TW201126667A - Semiconductor package assembly systems and methods using dam and trench structures - Google Patents

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TW201126667A
TW201126667A TW099140117A TW99140117A TW201126667A TW 201126667 A TW201126667 A TW 201126667A TW 099140117 A TW099140117 A TW 099140117A TW 99140117 A TW99140117 A TW 99140117A TW 201126667 A TW201126667 A TW 201126667A
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Taiwan
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solder resist
package
die
trench
dam
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TW099140117A
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English (en)
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Ruey Kae Zang
Wen-Sung Hsu
Original Assignee
Qualcomm Inc
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Description

201126667 六、發明說明: 【發明所屬之技術領域】 本發明大體而言係關於半導體晶片封裝且,更具體言 之’係關於使用壩與溝渠以控制側填滿物流動之技術。 【先前技術】 半導體晶片封裝用於多種器件中,且習知地包括封裝某 板及裝設於該封裝基板上之一或多個晶粒。半導體晶片封 裝有時包括側填滿物,以便將熱及機械支撐提供給封裝基 板上之晶粒。舉例而言,在使用覆晶球狀柵格陣列晶粒之 省知。又计中,在晶粒與基板之間塗覆液體狀之側填滿物, 藉此填充球狀柵格陣列内之間隔。側填滿物隨後硬化。 不希望側填滿物流動至封裝基板之某些部分上。舉例而 言,當側填滿物流至曝露的電接觸襯墊(諸如,結合指襯 墊)上時,其可防止與該襯墊之電接觸或造成機械問題。 一習知解決方法使用由阻焊劑製成之壩以試圖約束側填滿 材料之流動。亦可藉由將曝露的電接觸襯墊置於距該壩達 200微米處從而產生在液體側填滿物溢出該壩的情況下供 液體側填滿物經過的適量的間隙來對使用壩之習知系統進 行補充。另—習知系統使用溝渠以減緩側填滿物的流動。 然而’需要開發更有效的技術以控制側填滿材料之流 【發明内容】 & 根據-實施例’一種用於防止側填滿物溢出之封裝系 包含:具有-阻焊劑及―日日日粒附著點之—封敦基板、、位 該晶粒附著點近侧之該阻焊劑上之_阻焊㈣,及位於 152351.doc 201126667 .. ‘ 晶粒附著點近側之該阻焊劑中之—溝渠。該溝渠及該阻焊 劑壩經調適以約束一侧填滿材料之流動。 根據另-實施例’—種用於製造—半導體晶粒封裝之方 法匕含·製造具有一阻焊劑及一晶粒附著點之一封裝基 板將阻綷淛蛔女置於該晶粒附著點近側之該阻焊劑 上,及在該晶粒附著點近側之該阻焊劑中製造一溝渠。該 溝渠及該阻焊劑壩經調適以約束一側填滿材料之流動。 在另-實施例中,-種封裝系統包含具有—阻焊劑及一 晶粒附著點之-封裝基板。該封裝系統進一步包含用於阻 礙側填滿材料之-流動之構件,其中,該阻礙構件安置於 該晶粒附著點近側之該阻焊劑上。該封裝系統進一步包含 用於減緩該側填滿材料之流動之構件,其中,該減緩構件 處於該晶粒附著點近側。 刖文已相當廣泛地概述了本發明之特徵及技術優點,以 便更好地理解隨後之詳細描述。下文將描述形成本發明之 申請專利範圍之標的物的額外特徵及優點。彼等熟習此項 技術者應瞭解所揭示之概念及特定實施例可容易地用作為 用於修改或設計用於進行本發明的相同目的之其它結構的 基礎。彼等熟習此項技術者亦應意識 不脫離在所附申請專利範圍中所閣述之本發明的 ,·、。♦附®考慮時,自以下描㈣更好地理解據信為本發明 所特有之新穎特徵(關於其組織及操作方法兩者)以及另外 的目的及優點。然而,應明確理解,諸圖中之每一者僅係 出於說明及描述目的而提供且不意欲界定本發明之限制。 152351.doc 201126667 【實施方式】 為了更完全地理解本發明,現參考結合隨附圖式進行之 以下描述。 圖1展不可有利地使用本揭示案之實施例之例示性無線 通信系統100。出於說明之目的,圖1展示三個遠端單元 120、130及140以及兩個基地台15〇、16〇。將瞭解,無線 通信系統可具有多得多的遠端單元及基地台。遠端單元 120、130及140分別包括改良之半導體晶片封裝125八、 125B及125C(諸如,在下文中更詳細論述之半導體晶片封 裝)。圖1展示來自基地台150、160及遠端單元12〇、130及 140之前向鏈路信號180以及自遠端單元12〇、13〇及14〇至 基地台150、160之反向鏈路信號19〇。 在圖1中,遠端單元120展示為行動電話,遠端單元13〇 展示為攜帶型電腦,且遠端單元14〇展示為在無線區域迴 路系統中之電腦。舉例而言,遠端單元12〇可包括行動器 件(諸如,行動電話)、手持式個人通信系統(pcs)單元、攜 T型Η料單元(諸如,個人資料助理)。遠端單元12〇亦可包 括固疋位置資料單元,諸如,儀錶讀取設備。雖然圖i根 據本發明之教示說明遠端單元,但本發明不限於此等例示 性的所說明單元。可適當地將本發明用於任何包括半導體 晶片封裝之器件中。 圖2為根據本發明之一實施例調適之例示性半導體晶片 封裝200的說明。半導體晶片封裝2〇〇包括封裝基板2〇1、 半導體晶粒202及203(202與203堆疊)及阻焊劑2〇6。半導體 152351.doc 201126667 晶粒202使用球狀栅格陣列204而耦接至封裝基板201。晶 片封裝基板201亦包括曝露的電接觸襯墊,該曝露的電接 觸襯塾在此實例中為結合指襯墊2 〇 5,其提供與導電材料 220之電通信。結合指襯墊205可(例如)用以使用結合線(未 圖示)形成自半導體晶粒203至導電材料220之電通信路 徑。曝露的電接觸襯墊可在各種實施例中用於多種用途中 的任一者’該等用途包括用於將電耦接提供至電阻器、電 容器、電感器、貝楞(balun)組件及/或其類似者。 儘管出於簡明起見而未在圖2中展示,但可將側填滿材 料塗覆於半導體晶粒202以提供機械及熱支撐。在圖2之實 施例中,溝渠211、212、21 3及阻焊劑壩215用以約束側填 滿材料之流動,使得該側填滿材料不流動至曝露的結合指 襯塾205上。特疋§之,溝渠211、2 12及2 1 3減緩側填滿材 料之流動並在側填滿材料到達阻焊劑壩215之前截留更多 側填滿材料,且阻焊劑壩2丨5阻礙側填滿材料之流動。在 此實例中,溝渠211、212、213及壩215係阻焊劑結構,且 因此由阻焊劑材料形成。在封裝基板2〇1上之阻焊劑材料 層中蝕刻出溝渠211、212、213,且阻焊劑壩215由額外阻 焊劑材料層形成。參看圖8更詳細地論述半導體晶片封裝 之製造。 、 圖2之實施例為一項實施例,且實施例之範疇包括多種 其他結構。舉例而言’圖3為根據本發明之一實施例調適 之例=性半導體晶片封裝300的說明。圖3之實施例與圖2 之彼實施例類似,但半導體晶片封裝300包括層疊封裝球 152351.doc 201126667 〇1 。亥層疊封裝球3 01安置於球襯墊開口 302中而非結合 才曰襯墊205中。圖3展示在安置於球襯墊開口 3〇2中之前的 層疊封裝球301 〇阻焊劑壩215及溝渠2n、212、213約束 側填滿材料之流動使得在層疊封裝球3〇1安置於球襯墊開 口 3 02中之月ί』側填滿材料不干擾該球襯墊開口 3 。在側填 滿材料干擾球襯墊開口 3〇2之情況下,層疊封裝球3〇1之電 接觸可文到彳貝害。圖3之球襯墊開口 3〇2及圖2之結合指襯 墊205僅為χ盈於更有效的側填滿材料圍阻之可在各種實 把例中使用的電接觸結構之兩項實例,且實施例之範疇並 不限於任何特定類型之曝露的電接觸結構◊舉例而言其 他η細例可包括表面黏著技術(smt)組件襯墊,且該等實 施例可受益於使用壩及溝渠結構。 圖4為例示性半導體晶片封裝3 〇〇之說明,該半導體晶片 封裝係根據本發明之一實施例受到調適且包括側填滿材料 4〇1。圖4展示約束側填滿材料4〇1之流動的溝渠、 212、213及阻焊劑壩215之一實例。在此實例中,侧填滿 材料40 1在其填入溝渠2丨丨、2丨2、2丨3中時被減緩且被阻焊 劑壩215阻止。溝渠211、212、213提供額外容積以在側填 滿材料401流過晶片封裝3〇〇之表面時容納該側填滿材料 4〇1之至少一些部分。該額外容積在側填滿材料4〇ι到達阻 焊劑壩215之前截留該侧填滿材料4〇1中之一些。阻焊劑壩 215在剩餘侧填滿材料4〇1流至球襯墊開口 3〇2上之前阻礙 該剩餘側填滿材料401。 圖5為根據本發明之一實施例調適之例示性半導體晶片 152351 doc 201126667 封裝500的說明。半導體晶片封裝5〇〇包括兩個溝渠51〇、 51】及兩個壞515、5】6。提供圖5以及下文中描述之其他圖 以忒明貫施例並不限於任何特定數目之壩或溝渠,且壩及 溝渠之數目可適合於特定應用。 圖6為根據本發明之一實施例調適之例示性半導體晶片 封裝600的說明。半導體晶片封裝6〇〇包括阻焊劑壩21 $及 溝渠211、212、213,且亦包括阻焊劑壩615及溝渠611 ' 612及613。圖6說明了晶粒附著點(亦即,在封裝基板2〇1 上球狀柵格陣列204所耦接至之接觸點)之任一側可由溝渠 及/或壩結構完全地或部分地包圍。在各種實施例中,晶 粒接觸點至少部分地由溝渠及壩結構圍繞以約束側填滿材 料之流動。 圖7為根據本發明之一實施例調適之例示性半導體晶片 封裝700的說明.半導體晶片封裝7〇〇包括大溝渠,該 大溝渠710可比圖2至圖6之各種各別溝渠寬若干倍。圖7說 明了實施例可包括可被容納於特定封裝上之任何大小之溝 渠。此外,各種實施例可包括窄溝渠以及寬溝渠。 圖8為根據本發明之一實施例之用於製造半導體晶片封 裝的例示性方法800之說明。方法8〇〇之各種動作可Z 一或 多個實體在一或多個位點處執行。 5 在區塊謝中,製造具有阻焊劑及晶粒附著點之封裝多 板。可使用習知製造製程或者現已知或以後開發之其 程製造封裝基板、阻焊劑及晶粒附著點。可使用之 之類型的實例包括環氧樹脂及液體可光成像型材料,但實 152351.doc 201126667 施例之範疇並不限於阻焊劑之任何特定材料。 在區塊802中,將阻焊劑壩安置於晶粒附著點近側之阻 焊劑上。在區塊803中,阻焊劑中之一些材料被移除以在 晶粒附著點近側之阻焊劑中產生溝渠。可使用多種製程 (諸如,紫外線(UV)曝光或溶劑蝕刻)中之任一者產生溝 渠。 ’ 在區塊804中’將晶粒安置於晶粒附著點上。在一實例 中,晶粒附著點包括肖晶粒上之球狀栅格陣列之球對準的 接點陣列。一旦對準’則回焊該球狀拇格陣列。其他晶粒 亦可堆疊,諸如線結合晶粒。實施例之範田壽並不限於使用 覆晶球狀陣列.晶粒,因為要求使用侧填滿材料之任何結構 皆可包括於各種實施例中。 在區塊8G5中’將側填滿材料塗覆於封裝基板及晶粒, 藉此使該側填滿材料中之一些至少部分地填充溝渠。可用 於側填滿物之材料之類型的一實例為環氧樹脂,但實施例 之範㈣所使用側填滿物類型限制。溝渠及阻焊 束側填滿材料之流動。在區塊8〇6中’將半導體晶片封裝 安裝於器件(諸如,音樂播放器、視訊播放器、娛樂單 疋導航益件、通信器件、個人數位助理(PDA)、固定 置資料單元、電腦,或其類似者)中。 /管方法_經展示為-系列離散動作,但實施例之範 嘴不限於此。各種者尬办丨7 $ 種Κ施例可添加、省略、重新排列或修改 一或多個動作。座你丨而a , 舉例而έ,一些實施例可包括使用半 晶片封裝建置較大層疊封裝处 體 了哀、構。此外,在一些實施例中 152351.doc 201126667 可在執行區塊802之動作之前執行區塊803之動作。此外, 在一些貫施例中不執行區塊804、805及806之動作。另 外’其他實施例可包括製造更多溝渠及/或壩結構。 各種實施例可包括優於習知技術之一或多個優點。舉例 而5,與僅使用壩或溝渠之習知解決方法相比’以 * /J、.、令口 構補充壩結構減少了側填滿物溢出的機會。此外,—肽使 用壩及溝渠之實施例可製造得比相當的僅使用壩之實施例 小。此類僅使用壩之實施例有時在壩與電接點(例如,曝 露的接觸襯墊)之間包括間隙距離以防側填滿物溢出該 壩。在一些使用壩及溝渠兩者之實施例中,出於對側填滿 物不會溢出之預料而可減少壩與電接點之間的間隙距離, 且較小間隙可導致較小封裝。 儘官已闡述具體電路,但彼等熟習此項技術者將瞭解, 並不需要所有所揭示之電路來實踐本發明。此外,為了保 持集中於本發明,未描述某些熟知電路。 本文中所描述之方法可視應用而由各種組件實施。舉例 而S,此等方法可在硬體、韌體、軟體或其任何組合中實 施。對於硬體實施而言,處理單元可實施於一或多個特殊 應用積體電路(ASIC)、數位信號處理器(Dsp)、數位信號 處理器件(DSPD)、可程式化邏輯器件(pLD)、場可程式化 閘陣列(FPGA)、處理器、控制器、微控制器、微處理器、 =子器件、經設計以執行本文中所描述之功能的其他電子 早元或其組合内。 對於韌體及/或軟體實施,可鋅由舳,_ J错由執仃本文中所描述之 152351.doc 201126667 功月b的模組(例如,寂成 j ⑴如序、函式,等等)來實施 二形=指令之任何機器可讀媒雜均可用於實施二 且由處理器單元執行。記憶體可實施於處_=中
If AL Arr , 單兀*内或處 态早兀外部。本文所使用的術語「 之具划# μ c愿體」指任一類型 憶體、短期記憶體、揮發性記憶體、非揮發性記 憶體或其他記情體,θ τ up狄7 / ㈣·^不限於任何特定記憶體類型或記憶 肢數目,或記憶體所儲存於之媒體的類型。 —心 :在韌體及/或軟體中實施,則該等功能可作為一或多 =令或程式碼而儲存於電腦可讀媒體上。實例包括編碼 貝科結構之電腦可讀媒體及編碼有電職式之電腦可讀 媒體。電腦可讀媒體包括實體電腦儲存媒體。儲存媒體可 為可由電腦存取之任何可用媒體。舉例而言且並非限制, 該等電腦可讀媒體可包含RAM、R0M、EEPR〇M、咖 ROM或其它光碟儲存器、磁碟儲存器或其它磁性儲存器 件’或可用以儲存呈指令或資料結構之形式之所要程式碼 且可由電腦存取之任何#它媒冑;如本文中所使用,磁碟 及光碟包括光碟(CD)、雷射光碟、光學碟片、數位影音光 碟(DVD)、軟性磁碟及藍光光碟,其中磁碟通常以磁性方 式再生貢料,而光碟藉由雷射以光學方式再生資料。以上 各者之組合亦應包括於電腦可讀媒體之範疇内。 除了儲存於電腦可讀媒體上以外,指令及/或資料亦可 作為信號而被提供於包括於通信裝置中之傳輸媒體上。舉 例而p通彳5裝置可包括具有指示指令及資料之信號的收 152351 doc 11 201126667 發器。指令及資料經組態以使—或多個處理器實施申請專 利範圍中所概述之功能。 儘管已詳細描述本發明及其優點,但應理解在不脱離如 所附申請專利範圍所界定之本發明之技術的情況下,可在 本文中進行各種改變、#代及變更。此外本中請案之範 噚不意欲限制於說明書中描述之製程、機器、製造、物質 組成、構件、方法及步驟之特定實施例。如一般熟習此項 術者將易於自本發明瞭解的,可根據本發明利用目前現 有或猶後將開發的執行與本文中所描述之相應實施例實質 ^相同之功能或達成與其實質上相同《結果的製程、機 器、製造、物質組成、構件、方法或步驟。因此,所附申 請專利範圍意欲在其範嘴中包括此等製程、機器、製造、 物質組成、構件、方法或步驟。 【圖式簡單說明】 、圖1為展示可有利地使用本發明之實施例之例示性無線 通k系統的方塊圖; 圖2為根據本發明之一實施例調適之例示性半導體晶片 封裝的說明; 明 圖3為根據本發明之-實施例調適之例示性半導體曰片 封裝的說明; 曰曰 說明·為I括側填滿材料之圖3之例示性半導體晶片封裝的 根據本發明之一實施例調適之例示性半導體晶片 152351.d〇, 201126667 封=據本發明之一實施例調適之例示性半導體晶片 圖 封裝Γ說^本及發明之-實施例調適之例示性半導截晶片 圖8為根據本發明之 裝的例示性方法之說明 【主要元件符號說明】 實施例之用於製造半導體 晶片封 120 遠端單元 125A 改良之半導體晶片封装 125B 改良之半導體晶片封1 125C 改良之半導體晶片封裝 130 遠端單元 140 遠端單元 150 基地台 160 基地台 180 前向鏈路信號 190 反向鏈路信號 200 半導體晶片封裝 201 封裝基板 202 半導體晶极 203 半導體晶教 204 球狀橋格陣歹|J 205 結合指襯塾 206 阻焊劑 152351.doc 201126667 211 溝渠 212 溝渠 213 溝渠 215 阻焊劑壩 220 導電材料 300 半導體晶片封裝 301 層疊封裝球 302 球襯墊開口 401 側填滿材料 500 半導體晶片封裝 510 溝渠 511 溝渠 515 壩 516 壩 600 半導體晶片封裝 611 溝渠 612 溝渠 613 溝渠 615 阻焊劑壩 700 半導體晶片封裝 710 大溝渠 800 用於製造半導體晶片封裝的例示性方法 152351.doc -14-

Claims (1)

  1. 201126667 七、申請專利範園: 1. 一種用於防止側填滿物溢出之封裝系統,該封裝系統包 含: 具有一阻焊劑及一晶粒附著點之—封裝基板; 位於忒晶粒附著點近側之該阻焊劑上之一阻焊劑 壩;及 位於該晶粒附著點近側之該阻焊劑中之一溝渠,該溝 渠及該阻焊劑壩經調適以約束一側填滿材料之流動。 如咕求項1之封裝系統,其進一步包含裝設於該晶粒附 著點上之一半導體晶粒。 。月求項1之封裝系統,其進一步包含在該封裝基板上 之一阻焊劑開口襯墊,該阻焊劑壩及該溝渠被設在該晶 粒附著點與該阻焊劑開口襯墊之間。 士叫求項1之封裝系統,其進一步包含位於該晶粒附著 點近側之該阻焊劑中之一額外溝渠。 月长項1之封裝系統’其中該溝渠至少部分地填充有 該側填滿材料。 =月长項1之封裝系統,其進一步包含一層疊封裝球, έ ¥劑4及在該溝渠被設在該晶粒附著點與該層疊封 裝球之間。 7’如β求項1之封裝系統,其安裝於以下各者中之至少一 中 * Ή .—曰樂播放器、一視訊播放器、一娛樂單元、一 3ξ 件、一通信器件、一個人數位助理(pDA)、一固 定位置資料單元、及—電腦。 152351.doc 201126667 8. —種用於製造一半導體晶粒封裝之 < <万法,該方法包含: 製造具有一阻焊劑及一晶粒附著點之一封裝基板; 壩在該晶粒Μ著點近側之該阻焊冑j^置—阻谭劑 在該晶粒附著點近侧之該阻焊劑中製造一溝準, 渠及該阻焊劑壤經調適以約束一側填滿材料之流動广 9. 如請求項8之方法,其進一步包含: 在該晶粒附著點上安置一晶粒。 10. 如請求項9之方法,其進一步包含: 在該封裝基板與該晶粒之間塗覆該側填滿材料;及 使該側填滿材料至少部分地填充該溝渠。 11·如請求項8之方法’其中移除該阻焊财之—些材 在該阻焊劑中產生一溝渠進一步包含: 在該阻焊劑t產生一額外溝渠。 12.如明求項8之方法’其中,該封裂基板包含—阻焊劑開 口襯塾’该阻焊義及該溝渠將該阻焊劑開口襯塾 晶粒附著點分離,該方法進一步包含: 在該阻焊劑開口襯墊上安置一線結合。 月托項8之方法,其中,該封裝基板包括一曝露的電 接觸襯墊,該方法進一步包含: 麻ί該曝露的電接觸襯墊上安置一層疊封裝球,該阻焊 』壩及該溝渠將該層疊封裝球與該晶粒附著點分離。 14.如請求項8之方法,其進一步包含: Λ半導體晶粒封裝安裝於以下各者中之至少—者 152351.doc • 2 - 201126667 中:一音樂播放器、一視訊播放器、一娛樂單元、—導 航器件、一通信器件、一個人數位助理(PDA)、—固定 位置資料單元、及一電腦。 I5. —種封裝系統,該封裝系統包含: 具有一阻焊劑及一晶粒附著點之一封裝基板; 用於阻礙側填滿材料之一流動之構件’該阻礙構件安 置於該晶粒附著點近側之該阻焊劑上;及 用於減緩該側填滿材料之該流動之構件,該減緩構件 位於該晶粒附著點近側。 16.如請求項15之封裝系統’其進一步包含在該封裝基板上 之一電接觸襯塾’該阻礙構件及該減緩構件被設在該晶 粒附著點與該電接觸襯墊之間。 17·如π求項15之封裝系統,其中該減緩構件至少部分地填 充有該側填滿材料。 18 ’其進_步包含在該封裝基板」 之2疊封裳球,該阻礙構件及該減緩構件被設在該曰e 粒附著點與該層疊封裝球之間。 19.如請求項15之封裝系統,其安裝於以下各者中之至少一 者中:-音樂播放器、一視訊播放器 導航器件、-通信器件、一個人數位助理早)兀一 g 定位置資料單元、及一電腦。 ) 152351.doc
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399300B2 (en) * 2010-04-27 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material
US8536718B2 (en) * 2010-06-24 2013-09-17 Stats Chippac Ltd. Integrated circuit packaging system with trenches and method of manufacture thereof
JP5310660B2 (ja) * 2010-07-01 2013-10-09 富士電機株式会社 半導体装置
US9736045B2 (en) * 2011-09-16 2017-08-15 Qualcomm Incorporated Systems and methods for network quality estimation, connectivity detection, and load management
US9831170B2 (en) * 2011-12-30 2017-11-28 Deca Technologies, Inc. Fully molded miniaturized semiconductor module
US8982577B1 (en) 2012-02-17 2015-03-17 Amkor Technology, Inc. Electronic component package having bleed channel structure and method
US20140118978A1 (en) * 2012-10-25 2014-05-01 Po-Chun Lin Package substrate and chip package using the same
US9355924B2 (en) * 2012-10-30 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit underfill scheme
US9497861B2 (en) 2012-12-06 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
US8994176B2 (en) * 2012-12-13 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
US9627229B2 (en) 2013-06-27 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming trench and disposing semiconductor die over substrate to control outward flow of underfill material
JP2015119077A (ja) * 2013-12-19 2015-06-25 ソニー株式会社 半導体装置およびその製造方法
US9735043B2 (en) * 2013-12-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and process
JP6591234B2 (ja) * 2015-08-21 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置
US9842788B2 (en) 2015-12-31 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill control structures and method
JP6946316B2 (ja) * 2016-10-21 2021-10-06 ソニーセミコンダクタソリューションズ株式会社 電子基板、および電子装置
US11676929B2 (en) 2016-10-21 2023-06-13 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus
US11201066B2 (en) * 2017-01-31 2021-12-14 Skyworks Solutions, Inc. Control of under-fill using a dam on a packaging substrate for a dual-sided ball grid array package
EP3612008A4 (en) * 2017-05-03 2020-05-06 Huawei Technologies Co., Ltd. BOARD, PACKING STRUCTURE, TERMINAL AND BOARD PROCESSING PROCESS
US10586716B2 (en) * 2017-06-09 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11088082B2 (en) 2018-08-29 2021-08-10 STATS ChipPAC Pte. Ltd. Semiconductor device with partial EMI shielding and method of making the same
US10923438B2 (en) 2019-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
CN110416170B (zh) * 2019-06-24 2021-07-09 苏州通富超威半导体有限公司 基板、芯片封装结构及其制备方法
KR20210022911A (ko) * 2019-08-21 2021-03-04 삼성전기주식회사 반도체 패키지
JP6753498B1 (ja) * 2019-09-19 2020-09-09 株式会社明電舎 エミッタ支持構造及び電界放射装置
KR20210041929A (ko) 2019-10-08 2021-04-16 삼성전자주식회사 웨이퍼 레벨 패키지
KR20220001128A (ko) 2020-06-29 2022-01-05 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
CN113488495B (zh) * 2021-06-16 2022-09-09 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法
TWI788201B (zh) * 2022-01-24 2022-12-21 欣興電子股份有限公司 印刷電路板堆疊結構及其製作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
JPH04254358A (ja) * 1991-01-30 1992-09-09 Ibiden Co Ltd 電子部品搭載用基板
WO2001045140A2 (en) * 1999-12-17 2001-06-21 Osram Opto Semiconductors Gmbh Encapsulation for organic led device
US6387793B1 (en) * 2000-03-09 2002-05-14 Hrl Laboratories, Llc Method for manufacturing precision electroplated solder bumps
CN1292499C (zh) * 2000-09-06 2006-12-27 奥斯兰姆奥普托半导体股份有限两合公司 Oled装置的密封
US6614122B1 (en) * 2000-09-29 2003-09-02 Intel Corporation Controlling underfill flow locations on high density packages using physical trenches and dams
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7368391B2 (en) * 2002-04-10 2008-05-06 Micron Technology, Inc. Methods for designing carrier substrates with raised terminals
US7359211B2 (en) * 2004-03-02 2008-04-15 Intel Corporation Local control of underfill flow on high density packages, packages and systems made therewith, and methods of making same
JP4535969B2 (ja) 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
DE102006010511A1 (de) 2006-03-07 2007-09-13 Infineon Technologies Ag Vertikale Halbleiteranordnung und Herstellungsverfahren
US7569164B2 (en) * 2007-01-29 2009-08-04 Harima Chemicals, Inc. Solder precoating method
JP4438006B2 (ja) * 2007-03-30 2010-03-24 Okiセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP4441545B2 (ja) 2007-03-30 2010-03-31 Okiセミコンダクタ株式会社 半導体装置
JP4986738B2 (ja) * 2007-06-27 2012-07-25 新光電気工業株式会社 半導体パッケージおよびこれを用いた半導体装置
JP5162226B2 (ja) 2007-12-12 2013-03-13 新光電気工業株式会社 配線基板及び半導体装置
US7851345B2 (en) * 2008-03-19 2010-12-14 Stats Chippac, Ltd. Semiconductor device and method of forming oxide layer on signal traces for electrical isolation in fine pitch bonding
US8349721B2 (en) * 2008-03-19 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding
US8217514B2 (en) * 2008-04-07 2012-07-10 Stats Chippac Ltd. Integrated circuit packaging system with warpage control system and method of manufacture thereof
US7808113B2 (en) * 2008-07-10 2010-10-05 Texas Instruments Incorporated Flip chip semiconductor device having workpiece adhesion promoter layer for improved underfill adhesion
US20100007015A1 (en) * 2008-07-11 2010-01-14 Bernardo Gallegos Integrated circuit device with improved underfill coverage

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