KR20220001128A - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

패키지 기판은 코어 절연층, 상부 도전 패턴, 상부 절연 패턴, 하부 도전 패턴, 하부 절연 패턴 및 보강부를 포함할 수 있다. 상기 코어 절연층은 적어도 2개의 패키지 영역들 및 상기 적어도 2개의 패키지 영역들 사이의 경계 영역을 가질 수 있다. 상기 상부 도전 패턴은 상기 코어 절연층의 상부면에 배치될 수 있다. 상기 상부 절연 패턴은 상기 코어 절연층의 상부면에 배치되어 상기 상부 도전 패턴을 부분적으로 노출시킬 수 있다. 상기 상부 절연 패턴은 상기 경계 영역에 형성된 상부 트렌치를 가질 수 있다. 상기 하부 도전 패턴은 상기 코어 절연층의 하부면에 배치될 수 있다. 상기 하부 절연 패턴은 상기 코어 절연층의 하부면에 배치되어 상기 하부 도전 패턴을 부분적으로 노출시킬 수 있다. 상기 하부 절연 패턴은 상기 경계 영역에 형성된 하부 트렌치를 가질 수 있다. 상기 보강부는 상기 상부 트렌치와 상기 하부 트렌치 중 어느 하나의 내부에 배치될 수 있다. 따라서, 경계 영역에서의 패키지 기판의 강도가 강화되어, 경계 영역을 중심으로 패키지 기판이 휘어지는 것을 억제할 수 있다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다. 보다 구체적으로는, 반도체 패키징 공정에 사용되는 패키지 기판, 및 이러한 패키지 기판을 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 패키지 기판은 코어 절연층, 코어 절연층 상에 형성된 도전 패턴 및 도전 패턴이 부분적으로 노출되도록 코어 절연층 상에 형성된 절연 패턴을 포함할 수 있다. 이러한 패키지 기판은 복수개의 패키지 영역들로 구획될 수 있다.
도전 패턴은 시드막에 대한 하나의 도금 공정을 통해 형성될 수 있다. 따라서, 패키지 영역들 내의 도전 패턴들은 패키지 영역들 사이의 경계 영역에 배치된 도전 라인을 매개로 서로 전기적으로 연결되어 있을 수 있다. 어느 한 패키지 영역 내의 도전 패턴을 이웃하는 패키지 영역 내의 도전 패턴으로부터 전기적으로 절연시키기 위해서, 경계 영역 내의 절연 패턴과 도전 라인을 제거할 수 있다.
관련 기술들에 따르면, 경계 영역 내의 절연 패턴은 완전히 제거되어, 코어 절연층이 노출될 수 있다. 이로 인하여, 경계 영역 내의 패키지 기판의 두께가 얇아지게 되어, 패키지 기판이 경계 영역을 중심으로 휘어질 수 있다.
본 발명은 휨을 억제할 수 있는 패키지 기판을 제공한다.
또한, 본 발명은 상기된 패키지 기판을 포함하는 반도체 패키지도 제공한다.
본 발명의 일 견지에 따른 패키지 기판은 코어 절연층, 제 1 상부 도전 패턴, 제 2 상부 도전 패턴, 상부 절연 패턴, 제 1 하부 도전 패턴, 제 2 하부 도전 패턴 및 하부 절연 패턴을 포함할 수 있다. 상기 코어 절연층은 제 1 패키지 영역과 제 2 패키지 영역 및 상기 제 1 패키지 영역과 상기 제 2 패키지 영역 사이의 경계 영역을 가질 수 있다. 상기 제 1 상부 도전 패턴은 상기 제 1 패키지 영역 내의 상기 코어 절연층의 상부면에 배치될 수 있다. 상기 제 2 상부 도전 패턴은 상기 제 2 패키지 영역 내의 상기 코어 절연층의 상부면에 배치될 수 있다. 상기 제 2 상부 도전 패턴은 상기 제 1 상부 도전 패턴으로부터 전기적으로 절연될 수 있다. 상기 상부 절연 패턴은 상기 코어 절연층의 상부면에 배치되어 상기 제 1 및 제 2 상부 도전 패턴들을 부분적으로 노출시킬 수 있다. 상기 상부 절연 패턴은 상기 경계 영역에 형성되어 상기 제 1 상부 도전 패턴과 상기 제 2 상부 도전 패턴을 전기적으로 절연시키는 상부 트렌치를 가질 수 있다. 상기 상부 절연 패턴은 상기 상부 트렌치의 내부에 배치된 복수개의 상부 보강부들을 포함할 수 있다. 상기 제 1 하부 도전 패턴은 상기 제 1 패키지 영역 내의 상기 코어 절연층의 하부면에 배치될 수 있다. 상기 제 1 하부 도전 패턴은 상기 제 1 상부 도전 패턴에 전기적으로 연결될 수 있다. 상기 제 2 하부 도전 패턴은 상기 제 2 패키지 영역 내의 상기 코어 절연층의 하부면에 배치될 수 있다. 상기 제 2 하부 도전 패턴은 상기 제 2 상부 도전 패턴에 전기적으로 연결될 수 있다. 상기 제 2 하부 도전 패턴은 상기 제 1 하부 도전 패턴으로부터 전기적으로 절연될 수 있다. 상기 하부 절연 패턴은 상기 코어 절연층의 하부면에 배치되어 상기 제 1 및 제 2 하부 도전 패턴들을 부분적으로 노출시킬 수 있다. 상기 하부 절연 패턴은 상기 경계 영역에 형성되어 상기 제 1 하부 도전 패턴과 상기 제 2 하부 도전 패턴을 전기적으로 절연시키는 하부 트렌치를 가질 수 있다. 상기 하부 절연 패턴은 상기 하부 트렌치의 내부에 배치된 복수개의 하부 보강부들을 포함할 수 있다. 상기 상부 보강부들 각각은 상기 상부 절연 패턴의 두께의 20% 내지 80%의 두께를 가질 수 있다. 상기 하부 보강부들 각각은 상기 하부 절연 패턴의 두께의 20% 내지 80%의 두께를 가질 수 있다.
본 발명의 다른 견지에 따른 패키지 기판은 코어 절연층, 상부 도전 패턴, 상부 절연 패턴, 하부 도전 패턴, 하부 절연 패턴 및 보강부를 포함할 수 있다. 상기 코어 절연층은 적어도 2개의 패키지 영역들 및 상기 적어도 2개의 패키지 영역들 사이의 경계 영역을 가질 수 있다. 상기 상부 도전 패턴은 상기 코어 절연층의 상부면에 배치될 수 있다. 상기 상부 절연 패턴은 상기 코어 절연층의 상부면에 배치되어 상기 상부 도전 패턴을 부분적으로 노출시킬 수 있다. 상기 상부 절연 패턴은 상기 경계 영역에 형성된 상부 트렌치를 가질 수 있다. 상기 하부 도전 패턴은 상기 코어 절연층의 하부면에 배치될 수 있다. 상기 하부 절연 패턴은 상기 코어 절연층의 하부면에 배치되어 상기 하부 도전 패턴을 부분적으로 노출시킬 수 있다. 상기 하부 절연 패턴은 상기 경계 영역에 형성된 하부 트렌치를 가질 수 있다. 상기 보강부는 상기 상부 트렌치와 상기 하부 트렌치 중 어느 하나의 내부에 배치될 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 적어도 하나의 반도체 칩 및 몰딩 부재를 포함할 수 있다. 상기 패키지 기판은 코어 절연층, 상부 도전 패턴, 상부 절연 패턴, 하부 도전 패턴, 하부 절연 패턴 및 보강부를 포함할 수 있다. 상기 코어 절연층은 적어도 2개의 패키지 영역들 및 상기 적어도 2개의 패키지 영역들 사이의 경계 영역을 가질 수 있다. 상기 상부 도전 패턴은 상기 코어 절연층의 상부면에 배치될 수 있다. 상기 상부 절연 패턴은 상기 코어 절연층의 상부면에 배치되어 상기 상부 도전 패턴을 부분적으로 노출시킬 수 있다. 상기 상부 절연 패턴은 상기 경계 영역에 형성된 상부 트렌치를 가질 수 있다. 상기 하부 도전 패턴은 상기 코어 절연층의 하부면에 배치될 수 있다. 상기 하부 절연 패턴은 상기 코어 절연층의 하부면에 배치되어 상기 하부 도전 패턴을 부분적으로 노출시킬 수 있다. 상기 하부 절연 패턴은 상기 경계 영역에 형성된 하부 트렌치를 가질 수 있다. 상기 보강부는 상기 상부 트렌치와 상기 하부 트렌치 중 어느 하나의 내부에 배치될 수 있다. 상기 적어도 하나의 반도체 칩은 상기 패키지 기판의 상부면에 배치되어 상기 상부 도전 패턴에 전기적으로 연결될 수 있다. 상기 몰딩 부재는 상기 패키지 기판의 상부면에 형성되어 상기 적어도 하나의 반도체 칩을 덮을 수 있다.
상기된 본 발명에 따르면, 보강부가 절연 패턴의 트렌치의 내부에 배치됨으로써, 경계 영역에서의 패키지 기판의 두께가 보완될 수 있다. 따라서, 경계 영역에서의 패키지 기판의 강도가 강화되어, 경계 영역을 중심으로 패키지 기판이 휘어지는 것을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 사시도이다.
도 2는 도 1에 도시된 패키지 기판을 나타낸 평면도이다.
도 3은 도 1의 A-A'선을 따라 나타낸 단면도이다.
도 4는 도 1의 B-B'선을 따라 나타낸 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 사시도이다.
도 6은 도 5에 도시된 패키지 기판을 나타낸 저면도이다.
도 7은 도 5의 C-C'선을 따라 나타낸 단면도이다.
도 8은 도 5의 D-D'선을 따라 나타낸 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 사시도이다.
도 10은 도 9의 E-E'선을 따라 나타낸 단면도이다.
도 11은 도 9의 F-F'선을 따라 나타낸 단면도이다.
도 12 내지 도 15는 도 9에 도시된 패키지 기판을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 16은 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 사시도이고, 도 2는 도 1에 도시된 패키지 기판을 나타낸 평면도이며, 도 3은 도 1의 A-A'선을 따라 나타낸 단면도이고, 도 4는 도 1의 B-B'선을 따라 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 패키지 기판(package substrate)(200)은 코어 절연층(core insulation layer)(210), 상부 도전 패턴(upper conductive pattern)(220), 상부 절연 패턴(upper insulation pattern)(230), 하부 도전 패턴(lower conductive pattern)(240) 및 하부 절연 패턴(lower insulation pattern)(250)을 포함할 수 있다.
패키지 기판(200)은 복수개의 패키지 영역(package region)들 및 패키지 영역들 사이의 경계 영역(boundary region)(BR)을 포함할 수 있다. 패키지 영역들은 패키지 기판(200)에 대한 패키징 공정을 수행하여 형성되는 영역들로서, 적어도 하나의 반도체 칩이 패키지 영역들 각각에 배치될 수 있다. 패키지 영역들은 좌우 균일한 간격을 두고 배열될 수 있다. 본 실시예에서, 패키지 영역들 각각은 대략 직사각형 형상을 가질 수 있다. 경계 영역(BR)은 패키지 영역들 사이에 위치하는 영역으로서, 서로 십자형으로 교차하는 구조를 가질 수 있다. 본 실시예에서, 패키지 영역들은 9개인 것으로 예시적으로 도시하였으나, 패키지 영역들의 수는 특정 숫자로 국한되지 않을 수 있다.
본 실시예에서는, 설명의 편의를 위해 패키지 영역들 중에서 제 1 패키지 영역(PR1), 제 1 패키지 영역(PR1)의 좌측에 배치된 제 2 패키지 영역(PR2) 및 제 1 패키지 영역(PR1)의 우측에 배치된 제 3 패키지 영역(PR3)을 예로 들어서 설명한다. 이에 따라, 경계 영역(BR)은 제 1 패키지 영역(PR1)과 제 2 패키지 영역(PR2) 사이, 및 제 1 패키지 영역(PR1)과 제 3 패키지 영역(PR3) 사이에 위치할 수 있다.
코어 절연층(210)은 절연 물질을 포함할 수 있다. 절연 물질의 종류는 특정 물질로 국한되지 않을 수 있다. 코어 절연층(210)은 대략 직사각형 형상을 가질 수 있다.
상부 도전 패턴(220)은 코어 절연층(210)의 상부면에 배치될 수 있다. 상부 도전 패턴(220)은 복수개의 상부 패드(222)들 및 상부 패드(222)들을 연결하는 상부 도금 라인(224)들을 포함할 수 있다. 구체적으로, 상부 패드(222)들은 제 1 패키지 영역(PR1) 내에 배치된 적어도 하나의 제 1 상부 패드(222-1), 제 2 패키지 영역(PR2) 내에 배치된 적어도 하나의 제 2 상부 패드(222-2) 및 제 3 패키지 영역(PR3) 내에 배치된 적어도 하나의 제 3 상부 패드(222-3)를 포함할 수 있다. 상부 도금 라인(224)들은 경계 영역(BR) 내에 배치되어 제 1 상부 패드(222-1)와 제 2 상부 패드(222-2), 및 제 1 상부 패드(222-1)와 제 3 상부 패드(222-3)를 전기적으로 연결시킬 수 있다. 상부 도전 패턴(220)은 구리와 같은 금속을 포함할 수 있다.
본 실시예에서, 상부 도전 패턴(220)은 코어 절연층(210)의 상부면에 형성된 시드막(seed layer)에 대한 한 번의 도금 공정(plating process)을 통해서 형성될 수 있다. 이를 위해서, 제 1 패키지 영역(PR1) 내에 위치한 시드막 부분, 제 2 패키지 영역(PR2) 내에 위치한 시드막 부분 및 제 3 패키지 영역(PR3) 내에 위치한 시드막 부분은 경계 영역(BR) 내에 위치한 시드막 부분을 매개로 서로 전기적으로 연결될 수 있다. 따라서, 이러한 시드막에 대해서 한 번의 도금 공정을 수행하게 되면, 제 1 패키지 영역(PR1) 내에 제 1 상부 패드(222-1), 제 2 패키지 영역(PR2) 내에 제 2 상부 패드(222-2) 및 제 3 패키지 영역(PR3) 내에 제 3 상부 패드(222-3)가 형성될 수 있다. 또한, 경계 영역(BR) 내에는 제 1 상부 패드(222-1)와 제 2 상부 패드(222-2), 및 제 1 상부 패드(222-1)와 제 3 상부 패드(222-3)를 연결하는 상부 도금 라인(224)들이 형성될 수 있다.
패키지 기판(200)에 대한 패키징 공정이 완료된 이후 이웃하는 반도체 패키지들이 상부 도금 라인(224)에 의해 쇼트되지 않도록 하기 위해서, 경계 영역(BR) 내의 상부 도금 라인(224)을 제거할 수 있다. 즉, 상부 도금 라인(224)을 제거하여, 이웃하는 제 1 상부 패드(222-1)와 제 2 상부 패드(222-2), 제 1 상부 패드(222-1)와 제 3 상부 패드(222-3)를 전기적으로 절연시킬 수 있다.
상부 절연 패턴(230)은 코어 절연층(210)의 상부면에 형성될 수 있다. 즉, 상부 절연 패턴(230)은 코어 절연층(210)의 제 1 패키지 영역(PR1), 제 2 패키지 영역(PR2) 및 제 3 패키지 영역(PR3)의 상부면들과 경계 영역(BR)의 상부면에 형성될 수 있다. 상부 절연 패턴(230)은 상부 도전 패턴(220)의 제 1 내지 제 3 상부 패드(222-3)들을 노출시키는 개구부들을 가질 수 있다. 반면에, 상부 도금 라인(224)들은 경계 영역(BR)의 상부면에 형성된 상부 절연 패턴(230)으로 덮여서 노출되지 않을 수 있다. 상부 절연 패턴(230)은 솔더 레지스트(solder resist)를 포함할 수 있으나, 특정 절연 물질로 국한되지 않을 수 있다.
상부 도금 라인(224)들이 상부 절연 패턴(230)으로 덮여 있으므로, 경계 영역(BR) 내의 상부 도금 라인(224)들을 제거하기 위해서는 경계 영역(BR) 내의 상부 절연 패턴(230)을 우선적으로 제거할 필요가 있을 수 있다.
본 실시예에서, 상부 절연 패턴(230)의 제거되는 두께는 상부 절연 패턴(230)의 전체 두께(TU0)보다 얇을 수 있다. 구체적으로, 경계 영역(BR) 내의 상부 절연 패턴(230)을 부분적으로 식각하여 경계 영역(BR)을 따라 상부 트렌치(232)를 형성할 수 있다. 전술한 바와 같이, 상부 절연 패턴(230)의 식각 두께는 상부 절연 패턴(230)의 전체 두께(TU0)보다 작으므로, 상부 트렌치(232) 내에 식각되지 않은 상부 절연 패턴(230) 부분이 잔존할 수 있다. 따라서, 코어 절연층(210)의 상부면은 상부 트렌치(232)를 통해 노출되지 않을 수 있다. 잔존한 상부 절연 패턴(230) 부분이 패키지 기판(200)의 강도, 구체적으로는 경계 영역(BR)의 강도를 보강시키는 상부 보강부(234)에 해당할 수 있다.
본 실시예에서, 상부 절연 패턴(230)은 경계 영역(BR) 내의 상부 도금 라인(224)의 상부면이 노출될 때까지 식각될 수 있다. 따라서, 상부 보강부(234)는 상부 도금 라인(224)의 상부면과 실질적으로 동일 평면 상에 위치하는 상부면을 가질 수 있다. 즉, 상부 보강부(234)는 상부 도금 라인(224)의 두께와 실질적으로 동일한 두께(TU1)를 가질 수 있다. 그러나, 상부 보강부(234)의 두께(TU1)는 상부 도금 라인(224)의 두께와 동일하게 국한되지 않고, 상부 절연 패턴(230)의 두께(TU0)의 20% 내지 80%의 두께를 가질 수 있다.
상부 절연 패턴(230)을 부분적으로 식각한 이후, 상부 트렌치(232)를 통해 노출된 상부 도금 라인(224)들을 식각 공정을 통해 제거할 수 있다. 상부 도금 라인(224)들의 제거에 의해서, 제 1 상부 패드(222-1)와 제 2 상부 패드(222-2) 및 제 1 상부 패드(222-1)와 제 3 상부 패드(222-3)를 전기적으로 절연시키는 복수개의 상부 절연홀(236)들이 상부 절연 패턴(230)에 형성될 수 있다. 코어 절연층(210)의 상부면이 상부 절연홀(236)들을 통해 노출될 수 있다. 상부 절연홀(236)들은 상부 보강부(234) 사이에 위치하므로, 상부 절연홀(236)들에 의해서 상부 보강부(234)는 서로 이격된 복수개로 분리될 수 있다.
하부 도전 패턴(240)은 코어 절연층(210)의 하부면에 배치될 수 있다. 하부 도전 패턴(240)은 복수개의 하부 패드(242)들 및 하부 패드(242)들을 연결하는 하부 도금 라인(244)들을 포함할 수 있다. 구체적으로, 하부 패드(242)들은 제 1 패키지 영역(PR1) 내에 배치된 적어도 하나의 제 1 하부 패드(242-1), 제 2 패키지 영역(PR2) 내에 배치된 적어도 하나의 제 2 하부 패드(242-2) 및 제 3 패키지 영역(PR3) 내에 배치된 적어도 하나의 제 3 하부 패드(242-3)를 포함할 수 있다. 하부 도금 라인(244)들은 경계 영역(BR) 내에 배치되어 제 1 하부 패드(242-1)와 제 2 하부 패드(242-2), 및 제 1 하부 패드(242-1)와 제 3 하부 패드(242-3)를 전기적으로 연결시킬 수 있다. 하부 도전 패턴(240)은 구리와 같은 금속을 포함할 수 있다.
본 실시예에서, 하부 도전 패턴(240)도 상부 도전 패턴(220)과 마찬가지로 코어 절연층(210)의 하부면에 형성된 시드막에 대한 한 번의 도금 공정을 통해서 형성될 수 있다. 이를 위해서, 제 1 패키지 영역(PR1) 내에 위치한 시드막 부분, 제 2 패키지 영역(PR2) 내에 위치한 시드막 부분 및 제 3 패키지 영역(PR3) 내에 위치한 시드막 부분은 경계 영역(BR) 내에 위치한 시드막 부분을 매개로 서로 전기적으로 연결될 수 있다. 따라서, 이러한 시드막에 대해서 한 번의 도금 공정을 수행하게 되면, 제 1 패키지 영역(PR1) 내에 제 1 하부 패드(242-1), 제 2 패키지 영역(PR2) 내에 제 2 하부 패드(242-2) 및 제 3 패키지 영역(PR3) 내에 제 3 하부 패드(242-3)가 형성될 수 있다. 또한, 경계 영역(BR) 내에는 제 1 하부 패드(242-1)와 제 2 하부 패드(242-2), 및 제 1 하부 패드(242-1)와 제 3 하부 패드(242-3)를 연결하는 하부 도금 라인(244)들이 형성될 수 있다.
패키지 기판(200)에 대한 패키징 공정이 완료된 이후 이웃하는 반도체 패키지들이 하부 도금 라인에 의해 쇼트되지 않도록 하기 위해서, 경계 영역(BR) 내의 하부 도금 라인(244)을 제거할 수 있다. 즉, 하부 도금 라인(244)을 제거하여, 이웃하는 제 1 하부 패드(242-1)와 제 2 하부 패드(242-2), 제 1 하부 패드(242-1)와 제 3 하부 패드(242-3)를 전기적으로 절연시킬 수 있다.
하부 절연 패턴(250)은 코어 절연층(210)의 하부면에 형성될 수 있다. 즉, 하부 절연 패턴(250)은 코어 절연층(210)의 제 1 패키지 영역(PR1), 제 2 패키지 영역(PR2) 및 제 3 패키지 영역(PR3)의 하부면들과 경계 영역(BR)의 하부면에 형성될 수 있다. 하부 절연 패턴(250)은 하부 도전 패턴(240)의 제 1 내지 제 3 하부 패드(242-1, 242-2, 242-3)들을 노출시키는 개구부들을 가질 수 있다. 반면에, 하부 도금 라인(244)들은 경계 영역(BR)의 하부면에 형성된 하부 절연 패턴(250)으로 덮여서 노출되지 않을 수 있다. 하부 절연 패턴(250)은 솔더 레지스트를 포함할 수 있으나, 특정 절연 물질로 국한되지 않을 수 있다.
하부 도금 라인들이 하부 절연 패턴(250)으로 덮여 있으므로, 경계 영역(BR) 내의 하부 도금 라인들을 제거하기 위해서는 경계 영역(BR) 내의 하부 절연 패턴(250)을 우선적으로 제거할 필요가 있을 수 있다.
하부 절연 패턴(250)은 코어 절연층(210)의 하부면이 노출될 때까지 식각 공정을 통해 제거될 수 있다. 즉, 하부 절연 패턴(250)의 제거되는 두께는 하부 절연 패턴(250)의 전체 두께와 실질적으로 동일할 수 있다. 따라서, 코어 절연층(210)의 하부면과 하부 도금 라인(244)들을 노출시키는 하부 트렌치(252)가 하부 절연 패턴(250)에 형성될 수 있다.
하부 절연 패턴(250)을 식각한 이후, 하부 도금 라인(244)들을 식각 공정을 통해 제거할 수 있다. 제 1 하부 패드(242-1)와 제 2 하부 패드(242-2) 및 제 1 하부 패드(242-1)와 제 3 하부 패드(242-3)는 하부 트렌치(252)에 의해 전기적으로 절연될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 사시도이고, 도 6은 도 5에 도시된 패키지 기판을 나타낸 저면도이며, 도 7은 도 5의 C-C'선을 따라 나타낸 단면도이고, 도 8은 도 5의 D-D'선을 따라 나타낸 단면도이다.
본 실시예의 패키지 기판(200a)은 상부 절연 패턴과 하부 절연 패턴을 제외하고는 도 1에 도시된 패키지 기판(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 5 내지 도 8을 참조하면, 상부 절연 패턴(230)은 코어 절연층(210)의 상부면에 형성될 수 있다. 즉, 상부 절연 패턴(230)은 코어 절연층(210)의 제 1 패키지 영역(PR1), 제 2 패키지 영역(PR2) 및 제 3 패키지 영역(PR3)의 상부면들과 경계 영역(BR)의 상부면에 형성될 수 있다. 상부 절연 패턴(230)은 상부 도전 패턴(220)의 제 1 내지 제 3 상부 패드(222-1, 222-2, 222-3)들을 노출시키는 개구부들을 가질 수 있다. 반면에, 상부 도금 라인(224)들은 경계 영역(BR)의 상부면에 형성된 상부 절연 패턴(230)으로 덮여서 노출되지 않을 수 있다.
상부 도금 라인(224)들이 상부 절연 패턴(230)으로 덮여 있으므로, 경계 영역(BR) 내의 상부 도금 라인(224)들을 제거하기 위해서는 경계 영역(BR) 내의 상부 절연 패턴(230)을 우선적으로 제거할 필요가 있을 수 있다.
상부 절연 패턴(230)은 코어 절연층(210)의 상부면이 노출될 때까지 식각 공정을 통해 제거될 수 있다. 즉, 상부 절연 패턴(230)의 제거되는 두께는 상부 절연 패턴(230)의 전체 두께와 실질적으로 동일할 수 있다. 따라서, 코어 절연층(210)의 상부면과 상부 도금 라인(224)들을 노출시키는 상부 트렌치(232a)가 상부 절연 패턴(230)에 형성될 수 있다.
상부 절연 패턴(230)을 식각한 이후, 상부 도금 라인(224)들을 식각 공정을 통해 제거할 수 있다. 제 1 상부 패드(222-1)와 제 2 상부 패드(222-2) 및 제 1 상부 패드(222-1)와 제 3 상부 패드(222-3)는 상부 트렌치(232a)에 의해 전기적으로 절연될 수 있다.
하부 절연 패턴(250)은 코어 절연층(210)의 하부면에 형성될 수 있다. 즉, 하부 절연 패턴(250)은 코어 절연층(210)의 제 1 패키지 영역(PR1), 제 2 패키지 영역(PR2) 및 제 3 패키지 영역(PR3)의 하부면들과 경계 영역(BR)의 하부면에 형성될 수 있다. 하부 절연 패턴(250)은 하부 도전 패턴(240)의 제 1 내지 제 3 하부 패드(242-1, 242-2, 242-3)들을 노출시키는 개구부들을 가질 수 있다. 반면에, 하부 도금 라인(244)들은 경계 영역(BR)의 하부면에 형성된 하부 절연 패턴(250)으로 덮여서 노출되지 않을 수 있다.
하부 도금 라인(244)들이 하부 절연 패턴(250)으로 덮여 있으므로, 경계 영역(BR) 내의 하부 도금 라인(244)들을 제거하기 위해서는 경계 영역(BR) 내의 하부 절연 패턴(250)을 우선적으로 제거할 필요가 있을 수 있다.
본 실시예에서, 하부 절연 패턴(250)의 제거되는 두께는 하부 절연 패턴(250)의 전체 두께(TL0)보다 얇을 수 있다. 구체적으로, 경계 영역(BR) 내의 하부 절연 패턴(250)을 부분적으로 식각하여 경계 영역(BR)을 따라 하부 트렌치(252a)를 형성할 수 있다. 전술한 바와 같이, 하부 절연 패턴(250)의 식각 두께는 하부 절연 패턴(250)의 전체 두께(TL0)보다 작으므로, 하부 트렌치(252a) 내에 식각되지 않은 하부 절연 패턴(250) 부분이 잔존할 수 있다. 따라서, 코어 절연층(210)의 하부면은 하부 트렌치(252a)를 통해 노출되지 않을 수 있다. 잔존한 하부 절연 패턴(250) 부분이 패키지 기판(200)의 강도, 구체적으로는 경계 영역(BR)의 강도를 보강시키는 하부 보강부(254)에 해당할 수 있다.
본 실시예에서, 하부 절연 패턴(250)은 경계 영역(BR) 내의 하부 도금 라인(244)의 하부면이 노출될 때까지 식각될 수 있다. 따라서, 하부 보강부(254)는 하부 도금 라인(244)의 하부면과 실질적으로 동일 평면 상에 위치하는 하부면을 가질 수 있다. 즉, 하부 보강부(254)는 하부 도금 라인(244)의 두께와 실질적으로 동일한 두께(TL1)를 가질 수 있다. 그러나, 하부 보강부(254)의 두께(TL1)는 하부 도금 라인(244)의 두께와 동일하게 국한되지 않고, 하부 절연 패턴(250)의 두께(TL0)의 20% 내지 80%의 두께를 가질 수 있다.
하부 절연 패턴(250)을 부분적으로 식각한 이후, 하부 트렌치(252a)를 통해 노출된 하부 도금 라인(244)들을 식각 공정을 통해 제거할 수 있다. 하부 도금 라인(244)들의 제거에 의해서, 제 1 하부 패드(242-1)와 제 2 하부 패드(242-2) 및 제 1 하부 패드(242-1)와 제 3 하부 패드(242-3)를 전기적으로 절연시키는 복수개의 하부 절연홀(256)들이 하부 절연 패턴(250)에 형성될 수 있다. 코어 절연층(210)의 하부면이 하부 절연홀(256)들을 통해 노출될 수 있다. 하부 절연홀(256)들은 하부 보강부(254) 사이에 위치하므로, 하부 절연홀(256)들에 의해서 하부 보강부(254)는 서로 이격된 복수개로 분리될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 사시도이고, 도 10은 도 9의 E-E'선을 따라 나타낸 단면도이며, 도 11은 도 9의 F-F'선을 따라 나타낸 단면도이다.
본 실시예의 패키지 기판(200b)은 상부 절연 패턴과 하부 절연 패턴을 제외하고는 도 1에 도시된 패키지 기판(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 9 내지 도 11을 참조하면, 본 실시예에 따른 패키지 기판(200)은 상부 보강부(234)와 하부 보강부(254)를 모두 포함할 수 있다.
구체적으로, 상부 절연 패턴(230)은 코어 절연층(210)의 상부면에 형성될 수 있다. 즉, 상부 절연 패턴(230)은 코어 절연층(210)의 제 1 패키지 영역(PR1), 제 2 패키지 영역(PR2) 및 제 3 패키지 영역(PR3)의 상부면들과 경계 영역(BR)의 상부면에 형성될 수 있다. 상부 절연 패턴(230)은 상부 도전 패턴(220)의 제 1 내지 제 3 상부 패드(222-1, 222-2, 222-3)들을 노출시키는 개구부들을 가질 수 있다. 반면에, 상부 도금 라인(224)들은 경계 영역(BR)의 상부면에 형성된 상부 절연 패턴(230)으로 덮여서 노출되지 않을 수 있다.
본 실시예에서, 상부 절연 패턴(230)의 제거되는 두께는 상부 절연 패턴(230)의 전체 두께(TU0)보다 얇을 수 있다. 구체적으로, 경계 영역(BR) 내의 상부 절연 패턴(230)을 부분적으로 식각하여 경계 영역(BR)을 따라 상부 트렌치(232)를 형성할 수 있다. 전술한 바와 같이, 상부 절연 패턴(230)의 식각 두께는 상부 절연 패턴(230)의 전체 두께(TU0)보다 작으므로, 상부 트렌치(232) 내에 식각되지 않은 상부 절연 패턴(230) 부분이 잔존할 수 있다. 따라서, 코어 절연층(210)의 상부면은 상부 트렌치(232)를 통해 노출되지 않을 수 있다. 잔존한 상부 절연 패턴(230) 부분이 패키지 기판(200)의 강도, 구체적으로는 경계 영역(BR)의 강도를 보강시키는 상부 보강부(234)에 해당할 수 있다.
본 실시예에서, 상부 절연 패턴(230)은 경계 영역(BR) 내의 상부 도금 라인(224)의 상부면이 노출될 때까지 식각될 수 있다. 따라서, 상부 보강부(234)는 상부 도금 라인(224)의 상부면과 실질적으로 동일 평면 상에 위치하는 상부면을 가질 수 있다. 즉, 상부 보강부(234)는 상부 도금 라인(224)의 두께와 실질적으로 동일한 두께(TU1)를 가질 수 있다. 그러나, 상부 보강부(234)의 두께(TU1)는 상부 도금 라인(224)의 두께와 동일하게 국한되지 않고, 상부 절연 패턴(230)의 두께(TU0)의 20% 내지 80%의 두께를 가질 수 있다.
상부 절연 패턴(230)을 부분적으로 식각한 이후, 상부 트렌치(232)를 통해 노출된 상부 도금 라인(224)들을 식각 공정을 통해 제거할 수 있다. 상부 도금 라인(224)들의 제거에 의해서, 제 1 상부 패드(222-1)와 제 2 상부 패드(222-2) 및 제 1 상부 패드(222-1)와 제 3 상부 패드(222-3)를 전기적으로 절연시키는 복수개의 상부 절연홀(236)들이 상부 절연 패턴(230)에 형성될 수 있다. 코어 절연층(210)의 상부면이 상부 절연홀(236)들을 통해 노출될 수 있다. 상부 절연홀(236)들은 상부 보강부(234) 사이에 위치하므로, 상부 절연홀(236)들에 의해서 상부 보강부(234)는 서로 이격된 복수개로 분리될 수 있다.
하부 절연 패턴(250)은 코어 절연층(210)의 하부면에 형성될 수 있다. 즉, 하부 절연 패턴(250)은 코어 절연층(210)의 제 1 패키지 영역(PR1), 제 2 패키지 영역(PR2) 및 제 3 패키지 영역(PR3)의 하부면들과 경계 영역(BR)의 하부면에 형성될 수 있다. 하부 절연 패턴(250)은 하부 도전 패턴(240)의 제 1 내지 제 3 하부 패드(242-1, 242-2, 242-3)들을 노출시키는 개구부들을 가질 수 있다. 반면에, 하부 도금 라인(244)들은 경계 영역(BR)의 하부면에 형성된 하부 절연 패턴(250)으로 덮여서 노출되지 않을 수 있다.
본 실시예에서, 하부 절연 패턴(250)의 제거되는 두께는 하부 절연 패턴(250)의 전체 두께(TL0)보다 얇을 수 있다. 구체적으로, 경계 영역(BR) 내의 하부 절연 패턴(250)을 부분적으로 식각하여 경계 영역(BR)을 따라 하부 트렌치(252a)를 형성할 수 있다. 전술한 바와 같이, 하부 절연 패턴(250)의 식각 두께는 하부 절연 패턴(250)의 전체 두께(TL0)보다 작으므로, 하부 트렌치(252a) 내에 식각되지 않은 하부 절연 패턴(250) 부분이 잔존할 수 있다. 따라서, 코어 절연층(210)의 하부면은 하부 트렌치(252a)를 통해 노출되지 않을 수 있다. 잔존한 하부 절연 패턴(250) 부분이 패키지 기판(200)의 강도, 구체적으로는 경계 영역(BR)의 강도를 보강시키는 하부 보강부(254)에 해당할 수 있다.
본 실시예에서, 하부 절연 패턴(250)은 경계 영역(BR) 내의 하부 도금 라인(244)의 하부면이 노출될 때까지 식각될 수 있다. 따라서, 하부 보강부(254)는 하부 도금 라인(244)의 하부면과 실질적으로 동일 평면 상에 위치하는 하부면을 가질 수 있다. 즉, 하부 보강부(254)는 하부 도금 라인(244)의 두께와 실질적으로 동일한 두께(TL1)를 가질 수 있다. 그러나, 하부 보강부(254)의 두께(TL1)는 하부 도금 라인(244)의 두께와 동일하게 국한되지 않고, 하부 절연 패턴(250)의 두께(TL0)의 20% 내지 80%의 두께를 가질 수 있다.
하부 절연 패턴(250)을 부분적으로 식각한 이후, 하부 트렌치(252a)를 통해 노출된 하부 도금 라인(244)들을 식각 공정을 통해 제거할 수 있다. 하부 도금 라인(244)들의 제거에 의해서, 제 1 하부 패드(242-1)와 제 2 하부 패드(242-2) 및 제 1 하부 패드(242-1)와 제 3 하부 패드(242-3)를 전기적으로 절연시키는 복수개의 하부 절연홀(256)들이 하부 절연 패턴(250)에 형성될 수 있다. 코어 절연층(210)의 하부면이 하부 절연홀(256)들을 통해 노출될 수 있다. 하부 절연홀(256)들은 하부 보강부(254) 사이에 위치하므로, 하부 절연홀(256)들에 의해서 하부 보강부(254)는 서로 이격된 복수개로 분리될 수 있다.
도 12 내지 도 15는 도 9에 도시된 패키지 기판(200)을 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 12를 참조하면, 시드막(260)을 코어 절연층(210)의 상부면과 하부면에 형성할 수 있다.
도 13을 참조하면, 시드막(260)에 대해서 도금 공정을 수행하여, 상부 도전 패턴(220)을 코어 절연층(210)의 상부면에 형성하고 하부 도전 패턴(240)을 코어 절연층(210)의 하부면에 형성할 수 있다.
전술한 바와 같이, 제 1 패키지 영역(PR1) 내의 제 1 상부 패드(222-1), 제 2 패키지 영역(PR2) 내의 제 2 상부 패드(222-2) 및 제 3 패키지 영역(PR3) 내의 제 3 상부 패드(222-3)들은 상부 도금 라인(224)들에 의해 전기적으로 연결되어 있을 수 있다. 또한, 제 1 패키지 영역(PR1) 내의 제 1 하부 패드(242-1), 제 2 패키지 영역(PR2) 내의 제 2 하부 패드(242-2) 및 제 3 패키지 영역(PR3) 내의 제 3 하부 패드(242-3)들은 하부 도금 라인(244)들에 의해 전기적으로 연결되어 있을 수 있다.
도 14를 참조하면, 상부 절연 패턴(230)을 코어 절연층(210)의 상부면에 형성할 수 있다. 제 1 내지 제 3 상부 패드(222-1, 222-2, 222-3)들은 상부 절연 패턴(230)의 개구부들을 통해 노출될 수 있다. 반면에, 상부 도금 라인(224)들은 상부 절연 패턴(230)으로 덮일 수 있다.
또한, 하부 절연 패턴(250)을 코어 절연층(210)의 하부면에 형성할 수 있다. 제 1 내지 제 3 하부 패드(242-1, 242-2, 242-3)들은 하부 절연 패턴(250)의 개구부들을 통해 노출될 수 있다. 반면에, 하부 도금 라인(244)들은 하부 절연 패턴(250)으로 덮일 수 있다.
도 15를 참조하면, 경계 영역(BR) 내의 상부 절연 패턴(230)을 부분적으로 식각하여 경계 영역(BR)을 따라 상부 트렌치(232)를 형성할 수 있다. 상부 트렌치(232) 내에 식각되지 않은 상부 절연 패턴(230) 부분이 잔존하여 상부 보강부(234)가 형성될 수 있다. 코어 절연층(210)의 상부면은 상부 트렌치(232)를 통해 노출되지 않을 수 있다.
경계 영역(BR) 내의 하부 절연 패턴(250)을 부분적으로 식각하여 경계 영역(BR)을 따라 하부 트렌치(252a)를 형성할 수 있다. 하부 트렌치(252a) 내에 식각되지 않은 하부 절연 패턴(250) 부분이 잔존하여 하부 보강부(254)가 형성될 수 있다. 코어 절연층(210)의 하부면은 하부 트렌치(252a)를 통해 노출되지 않을 수 있다.
상부 절연 패턴(230)을 부분적으로 식각한 이후, 상부 트렌치(232)를 통해 노출된 상부 도금 라인(224)들을 식각 공정을 통해 제거할 수 있다. 상부 도금 라인(224)들의 제거에 의해서, 제 1 상부 패드(222-1)와 제 2 상부 패드(222-2) 및 제 1 상부 패드(222-1)와 제 3 상부 패드(222-3)를 전기적으로 절연시키는 복수개의 상부 절연홀(236)들이 상부 절연 패턴(230)에 형성될 수 있다. 코어 절연층(210)의 상부면이 상부 절연홀(236)들을 통해 노출될 수 있다. 상부 절연홀(236)들은 상부 보강부(234) 사이에 위치하므로, 상부 절연홀(236)들에 의해서 상부 보강부(234)는 서로 이격된 복수개로 분리될 수 있다.
하부 절연 패턴(250)을 부분적으로 식각한 이후, 하부 트렌치(252a)를 통해 노출된 하부 도금 라인(244)들을 식각 공정을 통해 제거할 수 있다. 하부 도금 라인(244)들의 제거에 의해서, 제 1 하부 패드(242-1)와 제 2 하부 패드(242-2) 및 제 1 하부 패드(242-1)와 제 3 하부 패드(242-3)를 전기적으로 절연시키는 복수개의 하부 절연홀(256)들이 하부 절연 패턴(250)에 형성될 수 있다. 코어 절연층(210)의 하부면이 하부 절연홀(256)들을 통해 노출될 수 있다. 하부 절연홀(256)들은 하부 보강부(254) 사이에 위치하므로, 하부 절연홀(256)들에 의해서 하부 보강부(254)는 서로 이격된 복수개로 분리됨으로써, 도 9에 도시된 패키지 기판(200)이 완성될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(semiconductor package)(100)는 패키지 기판(package substrate)(200b), 반도체 칩(semiconductor chip)(120), 도전성 와이어(conductive wire)(130), 몰딩 부재(molding member)(140) 및 복수개의 외부접속단자(external terminal)(160)들을 포함할 수 있다.
패키지 기판(200b)은 도 9에 도시된 패키지 기판(200b)의 구조와 실질적으로 동일한 구조를 가지므로, 패키지 기판(200b)에 대한 반복 설명은 생략할 수 있다. 다른 실시예로서, 반도체 패키지는 도 1에 도시된 패키지 기판(200) 또는 도 5에 도시된 패키지 기판(200a)을 포함할 수도 있다.
반도체 칩(120)은 패키지 기판(200b)의 상부면에 배치될 수 있다. 반도체 칩(120)은 패드(pad)(112)를 포함할 수 있다. 본 실시예에서, 패드(112)는 반도체 칩(120)의 상부면에 배치될 수 있다.
도전성 와이어(130)는 반도체 칩(120)의 패드(112)를 패키지 기판(200b)에 전기적으로 연결시킬 수 있다. 즉, 도전성 와이어(130)는 반도체 칩(120)의 패드(112)에 연결된 상단, 및 패키지 기판(200b)에 연결된 하단을 포함할 수 있다.
몰딩 부재(140)는 패키지 기판(200b)의 상부면에 형성되어 반도체 칩(120)을 덮을 수 있다. 몰딩 부재(140)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound ; EMC)를 포함할 수 있다.
외부접속단자(160)들은 패키지 기판(200b)의 하부 도전 패턴(240) 상에 실장될 수 있다 외부접속단자(160)들은 솔더 볼(solder ball)을 포함할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100a)는 반도체 칩을 제외하고는 도 16에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 17을 참조하면, 본 실시예의 패드(122a)는 반도체 칩(120a)의 하부면에 배치될 수 있다. 따라서, 반도체 칩(120a)의 패드(122a)는 도전성 범프(130a)를 매개로 패키지 기판(200)의 상부 도전 패턴(220)에 전기적으로 연결될 수 있다.
다른 실시예로서, 반도체 패키지는 도 1에 도시된 패키지 기판(200) 또는 도 5에 도시된 패키지 기판(200a)을 포함할 수도 있다.
도 18은 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100b)은 반도체 칩을 제외하고는 도 16에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 18을 참조하면, 본 실시예의 반도체 패키지(100b)는 적층된 제 1 내지 제 3 반도체 칩(120d-1, 120d-2, 120d-3)들을 포함할 수 있다. 특히, 제 1 내지 제 3 반도체 칩(120d-1, 120d-2, 120d-3)들은 패드(122d-1, 122d-2, 122d-3)들이 노출되도록 계단식으로 적층될 수 있다. 다른 실시예로서, 본 실시예의 반도체 패키지는 계단식으로 적층된 2개 또는 4개 이상의 반도체 칩들을 포함할 수도 있다.
제 1 도전성 와이어(130d-1)가 제 1 반도체 칩(120d-1)의 패드(122d-1)를 패키지 기판(200)의 상부 도전 패턴(220)에 전기적으로 연결시킬 수 있다. 제 2 도전성 와이어(130d-2)가 제 2 반도체 칩(120d-2)의 패드(122d-2)를 제 1 반도체 칩(120d-1)의 패드(122d-1)에 전기적으로 연결시킬 수 있다. 제 3 도전성 와이어(130d-3)가 제 3 반도체 칩(120d-3)의 패드(122d-3)를 제 2 반도체 칩(120d-2)의 패드(122d-2)에 전기적으로 연결시킬 수 있다.
다른 실시예로서, 반도체 패키지는 도 1에 도시된 패키지 기판(200) 또는 도 5에 도시된 패키지 기판(200a)을 포함할 수도 있다.
도 19는 본 발명의 또 다른 실시예에 따라 도 9에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100c)은 반도체 칩을 제외하고는 도 16에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 19를 참조하면, 본 실시예의 반도체 패키지(100c)는 적층된 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)들을 포함할 수 있다. 특히, 패드(122e-1, 122e-2, 122e-3)들은 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)의 하부면들 각각에 배치될 수 있다. 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)들은 제 1 내지 제 3 반도체 칩(120e-1, 120e-2, 120e-3)들 내부에 수직 방향을 따라 형성된 도전성 포스트들 각각을 포함할 수 있다. 다른 실시예로서, 본 실시예의 반도체 패키지는 적층된 2개 또는 4개 이상의 반도체 칩들을 포함할 수도 있다.
제 1 도전성 범프(130e-1)가 패키지 기판(200b)과 제 1 반도체 칩(120e-1) 사이에 개재되어, 패키지 기판(200b)의 상부 도전 패턴(220)을 제 1 반도체 칩(120e-1)의 패드(122e-1)에 전기적으로 연결시킬 수 있다. 제 2 도전성 범프(130e-2)가 제 1 반도체 칩(120e-1)과 제 2 반도체 칩(120e-2) 사이에 개재되어, 제 1 반도체 칩(120e-1)을 제 2 반도체 칩(120e-2)의 패드(122e-2에 전기적으로 연결시킬 수 있다. 제 3 도전성 범프(130e-3)가 제 2 반도체 칩(120e-2)과 제 3 반도체 칩(120e-3) 사이에 개재되어, 제 2 반도체 칩(120e-2)을 제 3 반도체 칩(120e-3)의 패드(122e-3)에 전기적으로 연결시킬 수 있다.
다른 실시예로서, 반도체 패키지는 도 1에 도시된 패키지 기판(200) 또는 도 5에 도시된 패키지 기판(200a)을 포함할 수도 있다.
상기된 본 실시예들에 따르면, 보강부가 절연 패턴의 트렌치의 내부에 배치됨으로써, 경계 영역에서의 패키지 기판의 두께가 보완될 수 있다. 따라서, 경계 영역에서의 패키지 기판의 강도가 강화되어, 경계 영역을 중심으로 패키지 기판이 휘어지는 것을 억제할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 메인 보드 120 ; 반도체 칩
130 ; 도전성 와이어 140 ; 몰딩 부재
160 ; 외부접속단자 162 ; 신호 단자
164 ; 파워 단자 166 ; 접지 단자
200 ; 패키지 기판 210 ; 코어 절연층
220 ; 상부 도전 패턴 222 ; 상부 패드
222-1 ; 제 1 상부 패드 222-2 ; 제 2 상부 패드
222-3 ; 제 3 상부 패드 224 ; 상부 도금 라인
230 ; 상부 절연 패턴 232, 232a ; 상부 트렌치
234 ; 상부 보강부 236 ; 상부 절연홀
240 ; 하부 도전 패턴 242 ; 하부 패드
242-1 ; 제 1 하부 패드 242-2 ; 제 2 하부 패드
242-3 ; 제 3 하부 패드 244 ; 하부 도금 라인
250 ; 하부 절연 패턴 252, 252a ; 하부 트렌치
254 ; 하부 보강부 256 ; 하부 절연홀

Claims (10)

  1. 제 1 패키지 영역, 제 2 패키지 영역 및 상기 제 1 패키지 영역과 상기 제 2 패키지 영역 사이의 경계 영역을 갖는 코어 절연층;
    상기 제 1 패키지 영역 내의 상기 코어 절연층의 상부면에 배치된 제 1 상부 도전 패턴;
    상기 제 2 패키지 영역 내의 상기 코어 절연층의 상부면에 배치되고, 상기 제 1 상부 도전 패턴으로부터 전기적으로 절연된 제 2 상부 도전 패턴;
    상기 코어 절연층의 상부면에 배치되어 상기 제 1 및 제 2 상부 도전 패턴들을 부분적으로 노출시키고, 상기 경계 영역에 형성되어 상기 제 1 상부 도전 패턴과 상기 제 2 상부 도전 패턴을 전기적으로 절연시키는 상부 트렌치를 가지며, 상기 상부 트렌치의 내부에 배치된 복수개의 한 쌍의 상부 보강부들을 포함하는 상부 절연 패턴;
    상기 제 1 패키지 영역 내의 상기 코어 절연층의 하부면에 배치되어 상기 제 1 상부 도전 패턴에 전기적으로 연결된 제 1 하부 도전 패턴;
    상기 제 2 패키지 영역 내의 상기 코어 절연층의 하부면에 배치되어 상기 제 2 상부 도전 패턴에 전기적으로 연결되고, 상기 제 1 하부 도전 패턴으로부터 전기적으로 절연된 제 2 하부 도전 패턴; 및
    상기 코어 절연층의 하부면에 배치되어 상기 제 1 및 제 2 하부 도전 패턴들을 부분적으로 노출시키고, 상기 경계 영역에 형성되어 상기 제 1 하부 도전 패턴과 상기 제 2 하부 도전 패턴을 전기적으로 절연시키는 하부 트렌치를 가지며, 상기 하부 트렌치의 내부에 배치된 복수개의 하부 보강부들을 포함하는 하부 절연 패턴을 포함하고,
    상기 상부 보강부들 각각은 상기 상부 절연 패턴의 두께의 20% 내지 80%의 두께를 갖고, 상기 하부 보강부들 각각은 상기 하부 절연 패턴의 두께의 20% 내지 80%의 두께를 갖는 패키지 기판.
  2. 제 1 항에 있어서, 상기 상부 보강부들은 상기 상부 절연 패턴의 일부이고, 상기 하부 보강부들은 상기 하부 절연 패턴의 일부인 패키지 기판.
  3. 제 2 항에 있어서, 상기 상부 절연 패턴과 상기 하부 절연 패턴은 솔더 레지스트를 포함하는 패키지 기판.
  4. 제 1 항에 있어서,
    상기 상부 절연 패턴은 상기 상부 보강부들 사이에 형성되어 상기 제 1 상부 도전 패턴과 상기 제 2 상부 도전 패턴을 절연시키는 복수개의 상부 절연공들을 갖고,
    상기 하부 절연 패턴은 상기 하부 보강부들 사이에 형성되어 상기 제 1 하부 도전 패턴과 상기 제 2 하부 도전 패턴을 절연시키는 복수개의 하부 절연공들을 갖는 패키지 기판.
  5. 제 1 항에 있어서, 상기 상부 보강부들 각각은 상기 코어 절연층의 상부면에 맞대어진 하부면을 갖는 패키지 기판.
  6. 제 1 항에 있어서, 상기 하부 보강부들 각각은 상기 코어 절연층의 하부면에 맞대어진 상부면을 갖는 패키지 기판.
  7. 적어도 2개의 패키지 영역들 및 상기 적어도 2개의 패키지 영역들 사이의 경계 영역을 갖는 코어 절연층;
    상기 코어 절연층의 상부면에 배치된 상부 도전 패턴;
    상기 코어 절연층의 상부면에 배치되어 상기 상부 도전 패턴을 부분적으로 노출시키고, 상기 경계 영역에 형성된 상부 트렌치를 갖는 상부 절연 패턴;
    상기 코어 절연층의 하부면에 배치된 하부 도전 패턴;
    상기 코어 절연층의 하부면에 배치되어 상기 하부 도전 패턴을 부분적으로 노출시키고, 상기 경계 영역에 형성된 하부 트렌치를 갖는 하부 절연 패턴; 및
    상기 상부 트렌치와 상기 하부 트렌치 중 어느 하나의 내부에 배치된 보강부를 포함하는 패키지 기판.
  8. 제 7 항에 있어서, 상기 보강부는 상기 상부 절연 패턴과 상기 하부 절연 패턴 중 어느 하나의 일부인 패키지 기판.
  9. 제 8 항에 있어서, 상기 상부 절연 패턴과 상기 하부 절연 패턴은 솔더 레지스트를 포함하는 패키지 기판.
  10. 제 7 항에 있어서, 상기 보강부는
    상기 상부 트렌치로부터 연장되어 상기 상부 도전 패턴들을 전기적으로 절연시키는 복수개의 상부 절연공들 사이에 배치된 상부 보강부들; 및
    상기 하부 트렌치로부터 연장되어 상기 하부 도전 패턴들을 전기적으로 절연시키는 복수개의 하부 절연공들을 사이에 배치된 하부 보강부들을 포함하는 패키지 기판.
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