TW201126572A - Methods of forming pillars for memory cells using sequential sidewall patterning - Google Patents

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mask
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memory
sidewall
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TW099136573A
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Roy E Scheuerlein
Christopher J Petti
Yoichiro Tanaka
Original Assignee
Sandisk 3D Llc
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Description

201126572 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體，且更特定而言係關於一 種藉由連續側壁圖案化形成用於記憶體單元之支柱之方 法。 本申請案請求於2009年10月26曰提出申請，標題為 「DOUBLE SIDEWALL PATTERNING FOR 4X HALF PITCH RELIEF PATTERNING」之美國臨時專利申請案第 61/255,080號（檔案號SD-MXA-265)之優先權，出於各種目 的該專利之全文以引用之方式藉此併入本文中。本申請案 亦請求於2009年10月26日提出申請，標題為「LAYOUT OF 3D MATRIX ARRAY MEMORY FOR REDUCED COST PATTERNING」之美國臨時專利申請案第61/255,085號（檔 案號SD-MXA-266)之優先權，出於各種目的該專利之全文 以引用之方式藉此併入本文中。 本申請案亦相關於在_提出申請且標題為
「APPARATUS AND METHODS OF FORMING MEMORY
LINES AND STRUCTURES USING DOUBLE SIDEWALL PATTERNING FOR FOUR TIMES HALF PITCH RELIEF PATTERNING」之美國專利申請案序列號_(檔案號 SD-MXA-265)，出於各種目的該專利之全文以引用方式藉 此併入本文中。 本申請案亦相關於在_提出申請且標題為
「METHODS AND APPARATUS FOR LAYOUT OF THREE 151800.doc 201126572 DIMENSIONAL MATRIX ARRAY MEMORY FOR REDUCED COST PATTERNING」之美國專利申請案序列號__(檔 案號SD-MXA-266)，出於各種目的該專利之全文以引用方 式藉此併入本文中。 【先前技術】 製造一記憶體件通常需要許多步驟，包含微影、沈積 各種組成材料、圖案化、蝕刻等等。然而，個別記憶體元 件之大小持續降低且在記憶體器件上製造此等記憶體元件 之密度持續增加正在挑戰當前微影及圖案化技術之極限。 舉例而言，現有微影及圖案化技術通常並非極適合於形成 具有小於約32奈米之一間距之特徵。可用的技術相對地昂 貴且需要昂貴的製程’諸如浸潰微影、極遠紫外線微影 (EUVL)及/或電子束（電子束）直接寫入微影。因此，關於 圖案化用於記憶體器件中之記憶體單元期望經改良且更具 成本效益之方法。特^而言，期望用於形成具有小間距之 記憶體元件之方法及裝置。 【發明内容】 在-些實施例中，本發明提供形成用於—記憶體支柱陣 列之一遮罩之方法。該等方法包含由位於-記憶體層堆疊 上面之帛才莫板層形成第一特徵；田比鄰該等第一特徵形 成第-側壁間隔件；藉由將該等第—側壁間隔件用作一硬 遮罩而在-遮罩層令形成沿一第—方向延伸之第二特徵； 在該遮罩層上沈積—第二模板層；由該第二模板層形成第 二特徵，峨鄰該等第三特徵形成第二側壁間隔件；及藉由 J51800.doc 201126572 將該等第二側壁間隔件用作一硬遮罩而在該遮罩層中形成 沿一第二方向延伸之第四特徵。 在一些其他實施例中，本發明提供一種用於一記憶體支 柱陣列之遮罩。該遮罩包含一結構，該結構形成有：第— 特徵，該等第一特徵由位於一記憶體層堆疊上面之—第— 模板層形成；第—側壁間隔件，該等第—側壁間隔件贼鄰 該等第一特徵而形成；第二特徵，該等第二特徵在—遮^ 層中沿一第一方向延伸且藉由將該等第一側壁間隔件用作 更迟罩而形成，一第二模板層，其沈積於該遮罩層上· 第二特徵，該等第三特徵係由該第二模板層形成；第二側 壁間隔件，該等第二側壁間隔件毗鄰該等第三特徵而形 成，及第四特徵，該等第四特徵在該遮罩層中沿一第二方向 延伸且藉由將料第三側壁間隔件用作罩而形成。 在-些實施例中，本發明提供形成用於—記憶體支柱陣 =之遮罩之方法。該等方法包含：由位於_記憶體層堆 疊上面之一第一模板層形成第一特徵；毗鄰該等第一特徵 形成第-側壁間隔件；#由將該等第一側壁間隔件用作一 硬遮罩而由-第二模板層形成第二特徵；她鄰該等第二特 徵形成第二側壁間隔件；藉由將該等第二侧壁間隔件用作 -硬遮罩在該遮罩層中形成沿一第一方向延伸之第三特 徵；在該遮罩層上沈積一第三及第四模板層；第三模 板層形成第四特檄.w胸兮哲够 .. 、 竹做，毗鄰该4第四特徵形成第三側壁間隔 件；藉由將該等第三側壁間隔件用作一硬遮罩而由該第四 模板層形成第五特徵；毗鄰該等第五特徵形成第四側壁間 151800.doc 201126572 牛’及藉由將該等第四側壁間隔件用作-硬遮罩在該遮 層中形成沿一第二方向延伸之第六特徵。 些其他實施例中，本發明提供—種用於一記憶體支 Ρ列之遮罩。該料包含—結構，該結構形成有：第— 特徵，該等第-特徵由位於一記憶體層堆疊上面之一第一 =層形成；第-側壁間隔件，該等第—側壁間隔件晚鄰 2第-特徵而形成；第二特徵’該等第二特徵藉由將該 γ 一側壁間隔❹作—硬遮罩而由—第二模板層形成； 側壁間隔件’該等第二側壁間隔件批鄰該等第二特徵 开/成，第一特徵，该等第三特徵在該遮罩層中沿一第— 方向延伸且藉由將該等第二側壁間隔件用作一硬遮罩而形 成；一第三及第四模板層，其沈積於該遮罩層上；第四特 徵4等第四特徵由一第三模板層形成；第三側壁間隔 件，該等第三側壁間隔件她鄰該等第四特徵而形成；第五 特徵4等第五特徵藉由將該等第三側壁間隔件用作一硬 遮罩而由。玄第四板板層形成；第四側壁間隔件，該等第四 側壁間隔田比鄰該等第五特徵而形成；及第六特徵該等第 六特徵在該遮罩層中沿一第二方向延伸且藉由將該等第四 側壁間隔件用作一硬遮罩而形成。 在一些其他實施例中，本發明提供使用上文所闡述之遮 罩而形成之記憶體單元陣列。 下文相對於以下圖示闡述眾多額外實施例。 【實施方式】 本發明促進次微米三維記憶料列之製造成本降低。特 151800.doc 201126572 定而言’本發明提供避免必須使用浸潰微影、EUVL或電 子束直接寫入微影方法（例如，其中之每一者相對昂貴）來 形成具有大約30奈米以下的一半間距（HP)尺寸之記憶體陣 列結構之方法。 在本發明之一些實施例令，提供可用以使該半間距尺寸 減小2x之方法，且在其他實施例中提供可實現半間距降低 4x之方法。因此，由於使用本發明之連續側壁圖案化方 法，具有成本效益之32奈米微影可用以達成降至大約8奈 米半間距尺寸或更小之記憶體結構（例如’記憶體單元支 柱）。注意，就當前技術而言，此改良表示以下五代中之 32奈米微影之延伸：自32㈣至22奈米至16奈米至u奈米 至8奈米。然而將理解，本發明亦可用以延伸未來技術。 在根據本發明之一貫例性實施例中，使用連續側壁圖案 化來形成用於形成具有小於與可用微影技術相關聯之最小 間距（亦即’在不使用（例如则儿或電子束直接寫入微影 之If形下t i小間距」）之一間距的一記憶體單元支柱 陣列之一遮罩。 最初在已沈積於一層間電介質（ild)(例如多晶石夕 一記憶體堆疊(例> ’當被圖案化時用以形成記憶體單 之各種材料之若干層）上 _ J上之—遮罩層（例如，鎢（W))上面 成一第一模板層（例如，s i Μ、
Si3N4)。可在該模板層與該遮罩 之間沈積一選用之姓岁丨丨炊L a , d〜止層（例如，Si02)，且可在該 罩層與該ILD/記憶體堆叠 之間沈積一選用之黏合層。 在一些實施例中 便用與可用微影及圖案化技術具有 151800.doc 201126572 ，的-最小間距之習用微輪如，3 模板層中圖索化線（ …、支術）在e亥第 中之該等線特徵之側切成在形成於該第一模板層 包含該第-模板層線結遮罩。該側壁硬遮罩 jis /J, 母者之任一側上的側壁間 ^件。相壁硬料具有 問 项始綠圖案之最小間距之一 ，歹^ 〇該原始線圖案之間距之大約-半。 接下來’使用該「丰Μ .. 化成半間距線特徵。在罩將該遮罩層圖案 Π ^ ^ 在^寺+間距線特徵之間沈積電介質 間隙填充材料且使用—平坦化製程以拉平該結構。 然後在該經平坦化之遮罩層上形成一第二模板層(例 一 Μ)視^况’可在該模板層與該遮罩層之間沈積 I占。層。然後在第二模板層上重複上文相對於第一模板 層所闊述之圖案化製程但將其旋轉大約九十度。換言之， 由於使用與上文相對於第一模板層所聞述相同的製程，因 ,一第二「半間距」側壁硬遮罩形成有大約垂直於第一 「半間距」側壁硬遮罩而行進之線特徵。 接下來，使用該第二「半間距」側壁硬遮罩以將該遮罩 層圖案化成如圖7中所綠示且下文更詳細闡述之半間距長 方體形狀的支柱特徵之-陣列。然後可使㈣遮罩層以藉 由蝕刻未被經圖案化之遮罩層覆蓋之下伏ILD/記憶體堆^ 來形成半間距長方體形狀的記憶體單元支柱之一陣列。 在替代性實施例中，可替代上文所闡述之以二維方式使 用之單連續側壁圖案化製程而以二維方式使用一雙連續側 壁圖案化製程。結果係被圖案化成四分之一間距陣列之一 151800.doc 201126572 。。 其可用以形成四分之一間距長方體形狀的記憶體 早兀支柱之一陳列 从一 ]°換s之，本發明可用以形成呈有 「^」半間距凸起之_錢料列。 '、 會丁根據本發明之一實例性記憶體單元1〇之—示意 性圖解說明。記憶體單元10包含耗合至一操縱元件14之一 可逆電阻值轉換元件12。可逆電阻值轉換元件以含具有 可在兩個更或多個狀態之間進行可逆轉換之一電阻率之一 可逆電阻率轉換材料（未單獨展示）。 舉例而β，TG件12之可逆電阻率轉換材料在製造時可處 ;初始低毛阻率狀態中。在施加一第一電壓及/或電流 時’該材料可轉換至一高電阻率狀態。施加—第二電壓及/ 或電流可使可逆電阻率轉換材料恢復至一低電阻率狀態。 另-選擇係，可逆電阻開關元件12在製造時可處於一初始 高電阻狀態中，在施加適當電壓及/或電流時，該高電阻 狀態可逆地可切換至-低電阻狀態。當用於一記憶體單元 〇夺，^個電阻值狀態可表示二元、，而另—電阻值狀 態可表示二元「〗」’但可使用兩個以上的資料/電阻值狀 態。舉例而言，於2005年5月9日提出申請且標題為 「Rewriteable Memory Cell Comprising Α 心心 And α
Resistance Switching Materia!」之第 1 1/125 939號美國專 利申清案（「’939申請案」）中闡述採用可逆電阻值轉換元 件之記憶體單元之許多可逆電阻率轉換材料及操作，出於 各種目的該專利申請案以全文引用的方式併入本文中。 操縱元件〗4可包含一薄膜電晶體、二極體、金屬_絕緣 151800.doc •10· 201126572 體-金屬隧穿電流器件或藉由選擇性地限制跨越及/或流經 可逆電阻值轉換元件12之電壓及/或電流而展示出非歐姆 傳導之另一類似操縱元件。以此方式，記憶體單元1 〇可用 作二維或三維記憶體陣列之一部分且可在不影響該陣列中 其他記憶體單元狀態之情形下將資料寫入至記憶體單元10 及/或自記憶體單元1 0讀取資料。 下文參照圖2 A至2D及圖3闡述記憶體單元1 〇、可逆電阻 值轉換元件12及操縱元件14之實例性實施例。 圖2 A係根據本發明之一記憶體單元1 〇之一實例性實施例 之一簡化透視圖，其中操縱元件14係二極體。記憶體單元 10包含一可逆電阻值轉換元件12，其在一第一導體2〇與一 第二導體22之間與二極體14串聯耦合。在一些實施例中， 一障壁層24可形成於可逆電阻值轉換元件12與二極體14之 間，且障壁層31及33可形成於可逆電阻值轉換元件12與第 二導體22之間。一額外障壁層28可形成於二極體14與第一 導體20之間。舉例而言，障壁層24、28、31及33可包含氣 化鈦、氮化钽、氮化鎢或另一類似的障壁層材料。 二極體14可包含任一適合的二極體，諸如一垂直多晶 p-n或p-i-n二極體（或是該二極體之一 n區位於一 p區上面之 上指或是該二極體之一 ρ區位於一η區上面之下指）。下文 將參照圖3闡述二極體14之實例性實施例。 第一導體20及/或第二導體22可包含任一適合導電材 料，例如鎢、任一適當金屬、經重度摻雜之半導體材料、 一導電矽化物 '一導電矽化物-鍺化物、一導電鍺化物或 151800.doc • 11 - 201126572 類似材料。在圖2A之實施例中，第一導體2〇及第二導體22 分別係軌道形狀且在不同方向上延伸（例如，大致彼此垂 直）。可使用其他導體形狀及/或組態。在_些實施例中， 障壁層、黏合層、抗反射塗層及/或類似層（未展示）可與第 一導體20及/或第二導體22 一起使用以改良器件效能及/或 幫助製造器件。 圖2B係由複數個記憶體單元1〇(諸如，圖2A之記憶體單 元1〇)形成之-第-記憶體層級3〇之一部分之一簡化透視 圖為簡明起見，不單獨展示可逆電阻值轉換元件η、二 極體14及障壁層24、28、31及33。記憶體陣列30係一「交 又點」陣列，其包含多個記憶體單元耗合至的複數個位元 線（第二導體22)及字線（第一導體2〇)(如所展示）。在實例性 實施例中’第一導體20與第二導體22以約16奈米與約8夺 米之間（更一般而言係約22奈米與約3奈米之間）的-間距規 則地間隔開。可伟用甘 4 其他s己憶體陣列組態，如可使用多個 記憶體層級。 舉例而言，圖2C係一留μ』一 , 、 單片式三維陣列40a之一部分之一 簡化透視圓，該單g 式二、准陣列包含定位於一第二記憶體 :級：下面之一第一記憶體層級42。記憶體層級42及料各 •成《又點陣列之複數個記憶體單元工〇。熟習此項 技術者將理解，第一盘笛_ ^ /、乐二記憶體層級42與44之間可存在 額外層（例如，一層間電公哲、. 』仔在 電介質），但為簡明起見未將其展示 於圖2C中。可借用 更用其他圮憶體陣列組態，如可使用額外記 憶體層級。在圖2C之實 貫施例中’所有二極體可「指」向同 151800.doc •12· 201126572 一方向（諸如向上或向下，此取決於所採用之p_i_n二極體 在該等二極體底部還是頂部上具有經摻雜區），從而簡 化一極體製造。 舉例而s ，在一些實施例中，可如標題為「High-
Density Three-Dimensional Memory Cell，」 之第 6,952,030 號美國專利中所闡述來形成該等記憶體層級，出於各種目 的該專利以全文引用之方式藉此併入本文中。例如，一第 。己隐體位階之上部導體可用作一定位於該第一記憶體位 階上面之第二記憶體位階之下部導體，如圖2D中所示。在 此等實施例中，峨鄰記憶體層級上之二極體較佳地指向相 反方向，如於2007年3月27日提出申請且標題為「Large
Array Of Upward Pointing P-I-N Diodes Having Large And U^f〇rm Current」之第u/692，i5i號美國專利申請案 (i51申吻案」）中所闡述，出於各種目的該專利申請案 以全文引用之方式藉此併人本文中。舉例而言，如圖2D中 所展7Γ第—圮憶體層級42之二極體可係如箭頭D1所指示 的上& 一極體（例如’其中Ρ區位於該等二極體底部處），而 第°己匕體層級44之二極體可係如箭頭D2~指示的下指二 極體（例如，盆tb I- /、干η區位於該等二極體底部處），或反之亦 缺。 一單片式rr έ仓^ 一 '准記憶體陣列係一種其中多個記憶體層級形 成 ' 單個基板（諸如，一圓晶）上面而無中間基板之記憶 體陣列。形成一 個圮憶體層級之層直接沈積或生長於一現 有層級或若干伽 現有層級之層上方。相反，堆疊式記憶體 151800.doc 13 201126572 係已藉由在單獨基板上形成記憶體層級並將該等記憶體層 級黏合於彼此頂部上構造而成，如在Leedy的標題為 「Three Dimensional Structure Memory.」之第 5,915,167 號 美國專利中所闡述。可在接合之前使該等基板薄化或自該 等記憶體層級移除，但由於該等記憶體層級最初形成於單 獨基板上方，因此此等記憶體並非真正的單片式三維記憶 體陣列。 圖3係圖2A之記憶體單元1〇之一實例性實施例之一剖面 視圖。特疋而g ’ g己憶體早元1〇可包含一碳基底可逆電阻 值轉換元件12(在剩下的說明中稱作「碳層12」）、二極體 14及分別第一導體20及第二導體22。記憶體單元1〇亦可包 含障壁層24、28、31及33、矽化物層50、矽化物形成金屬 層52及電介質層58以及黏合層、抗反射塗層及/或可分別 與第一導體20及/或第二導體22 一起使用以改良器件效能 及/或促進器件製造之類似層（未展示）。記憶體單元丨〇亦可 包含一個或多個側壁襯墊54。 如前文所陳述，二極體14可係一垂直p_n或卜丨…二極 體，其可係上指或下指。在圖2D之其中毗鄰記憶體層級分 用導體之實施财’❹記憶體層級較㈣具有指向相反 方向之二極體，諸如一第一記憶體層級之下指p_i_n二極體 及一毗鄰的第二記憶體層級之上指P - i - η二極體（或反之亦 然）。 在一些實施例中’二極體14可係由一多晶半導體材料 (諸如多晶妙、—多晶錯合金、多晶鍺或任—其他適合 151800.doc •14· 201126572 的材料）形成。舉例而言，二極體14可包含一經重度推雜 之η"晶矽區14a、位於„+多晶矽區“a上面之一經輕度摻 雜或純質(非故意摻雜)多晶矽區14b及位於純質區】讣上 面之經重度摻雜之P+多晶矽區14c。將理解，可反轉該 n+區與p+區之位置。 在一些實施例中，可在n+多 或石夕_鍺合金層（未展示）以防止 石夕區14a遷移至純質區14fc)中 曰提出申請且標題為 晶矽區14a上形成一薄鍺及/ 及/或降低摻雜劑自n+多晶 舉例而言，於2005年1 2月9
Deposited Semiconductor Structure
To Minimize N-Type Dopant Diffusion And Method Of
Making」之第1 1/298,33 1號美國專利申請案（「，33i申請 案」）中闡述此一層之使用，出於各種目的該專利申請案 以全文引用之方式藉此併入本文中。在一些實施例中可 採用數百埃或更少的矽-鍺合金（其中鍺含量約為1〇%或更 多）。 可在第一導體20與n+區Ma之間形成障壁層28，諸如氮 化鈦、氮化钽、氮化鎢或其他類似的障壁層材料（例如， 以防止及/或降低金屬原子遷移至該等多晶矽區中）。 虽一極體14係由沈積矽（例如，非晶或多晶）製造而成 時，可在一極體1 4上形成一層矽化物層5〇以使該沈積矽在 製造時處於一低電阻率狀態中。此一低電阻率狀態允許更 谷易程式化5己憶體單元1 〇，此乃因將該沈積矽轉換至一低 電阻率狀態並不需要一大電壓。舉例而言，可在p+多晶矽 區14c上沈積矽化物形成金屬層52(諸如鈦或鈷）。在一些實 151800.doc •15- 201126572 施例中’可在矽化物形成金屬層52之一頂部表面處形成一 額外氮化物層（未展示）^特定而言，對於高度反應性金屬 (諸如欽），可在矽化物形成金屬層52上形成一額外覆蓋層 (諸如TiN層）。因此，在此等實施例中，在p+多晶矽區Mc 之頂部上形成一 Ti/TiN堆疊。 在形成矽化物形成金屬層52之後，可在約540。(：下執行 一 RTA步驟達約一分鐘以形成矽化物層5〇，從而消耗所有 或一部分矽化物形成金屬層52。在該rTA步驟之後，可使 用一濕式化學品來剝除來自矽化物形成金屬層52之任一殘 留氮化物層’如上文所闡述且如此項技術中所習知。 可在矽化物形成金屬層52上面形成障壁層24，其包含氮 化鈦、氮化鈕、氮化鎢或另一類似障壁層材料。 碳層12包含一碳基底材料。舉例而言，碳層丨2可包含非 晶碳（「aC」）。在其他實施例中，碳層丨2可包含石墨烯、 石墨、碳奈米管材料、非晶類金剛石碳等等。 可在碳層12上面形成障壁層31及33，其可包含氮化鈦、 氮化组、氮化鎢或另一類似障壁層材料。 根據本發明之實例性實施例，可使用如圖4A至圖4F中 所繪示之一連續側壁圖案化製程來形成大致平行、大致共 面的δ己憶體線或軌道。圖4A繪示可在本發明之雙側壁圖案 化製程中使用之一實例層堆疊4〇〇之剖面。如所展示，一 第一模板層402沈積於一蝕刻終止層4〇4上。蝕刻終止層. 404位於一第二模板層4〇6上，該第二模板層形成於一選用 之黏合層408上或直接形成於一導電層41〇上。導電層 151800.doc •16· 201126572 形成於一黏合層412上，該黏合層接合至一層間電介質 414。如上文所指示，其他記憶體及/或佈線層可形成於層 堆疊400上面及下面。 第一模板層402及第二模板層406可係氮化矽（Si3N4)或任 一可實行的模板材料。此等層之厚度可係處於大約5〇奈米 與大約500奈米之間。蝕刻終止層404可係二氧化矽（Si〇2) 或任一可實行的蝕刻終止材料且其厚度可係處於大約1 〇奈 米與大約200奈米之間。黏合層4〇8、412可係氮化鈦 (TiN)、氮化鈕（TaN)、氮化鎢（WN)或任一可實行的黏合材 料且其厚度可係處於大約20埃至大約500埃之間，且較佳 地係大約100埃。可採用其他黏合層材料及/或厚度。在一 些貫施例中’黏合層408、412可係選用的。 導電層410可包含任一適合的導電材料，諸如鎢㈤或另 一適當金屬、經重度摻雜之半導體材料、一導電矽化物、 -導電矽化物-鍺化物、一導電鍺化物或藉由任一適合的 方法(例 > ’化學氣相沈積（「CVD」）、物理氣相沈積 (「PVD」）等等）沈積之任—可實行的佈線材料。在至少一 個實施例中’導電層106可係厚度為大約埃至大約25〇〇 埃之鎢。可使用其他導電層材料及/或厚度。 轉至圖4B’使用與可用微影及圖案化技術具有同量的最 小間距之習用微影（例如’ 32奈米技術）圖案化第—模板層 402以使其具有轨道/線（或其他特徵卜圖辦所展示之線 特徵延伸進人及超出該頁’ 1以剖面方式將其展示。接下 來’藉由沈積(例如)-多晶石夕保形襯塾且執行一等向性钮 151800.doc 201126572 刻步驟’在第一模板層402中所圖案化之線特徵之側上形 成一側壁硬遮罩410。所得的側壁硬遮罩416包含第一模板 層402線特徵之任一側上的侧壁間隔件，如圖4B中所展 示。該側壁硬遮罩416具有小於原始線圖案之最小間距之 一間距’例如該原始線圖案之間距之大約一半。該等側壁 間隔件以具有大於二分之一最小間距之一寬度之空間分 開。舉例而言，該等空間之寬度與該等線特徵之寬度之比 率可係、’勺3.1。可使用多晶石夕或任一可實行的材料來形成 側壁硬遮罩416。然後可使用一濕式蝕刻製程來移除側壁 硬遮罩416間隔件之間剩餘的第一模板層4〇2(亦即，線特 徵），如圖4C中所展示。在一些實施例中’第二模板層4〇6 選擇性地可為Si〇2或具有與第一模板層4〇2類似的一蝕刻 率比率以使得沒必要存在一蝕刻終止層4〇4。 接下來’使用該「半間距」側壁硬遮罩4 16將該第二模 板層406圖案化成半間距線，如圖中所展示。再一次藉 由沈積一保形襯墊及執行一等向性蝕刻步驟，在第二模板 層406中所圖案化之線之側壁上形成一側壁硬遮罩418。所 得的側壁硬遮罩418包含第二模板層406線結構之任一側上 的侧壁間隔件，如圖4E中所展示。此第二側壁硬遮罩4丄8 具有小於「半間距」側壁硬遮罩41 6之間距的一間距，例 如原始線圖案之間距之大約四分之一。然後可使用一濕式 蝕刻製程來移除側壁硬遮罩418之間剩餘的第二模板層 406 ° 然後可使用「四分之一間距」側壁硬遮罩418來蝕刻導 151800.doc • 18 - 201126572 體層41 0以形成諸如記憶體線（例如，位元線及字線）之四分 之一間距結構，如圖4F中所展示。然後可沈積一電介質間 隙填充材料Si〇2且可使用一平坦化製程以拉平四倍之Ηρ凸 起經圖案化特徵。可使用其他電介質材料（諸如氮化矽、 氮氧化矽、低K電介質等等）及/或其他電介質層厚度。實 例性低K電介質包含摻碳氧化物、矽碳層或類似層。 現在轉至圖5A至圖5F，圖解說明使用根據本發明之一 連續侧壁圖案化製程形成大致平行、大致共面的記憶體線 或執道之一第二實例製程。圖5 A繪示可在本發明之—雙侧 壁圖案化製程中使帛之一實例層堆疊5〇〇之剖面。如所展 不，一第一模板層502沈積於一蝕刻終止層5〇4上。蝕刻終 止層504位於一第二模板層5〇6上，該第二模板層形成於一 第一蝕刻終止層508上。第二蝕刻終止層5〇8形成於一層間 電’I質51〇上。如上文所指示，其他記憶體及/或佈線層可 形成於層堆疊500上面及下面。 第杈板層502及第二5〇6可係氮化矽或任一可實 行的模板材料。此等層之厚度可係處於大約5〇奈米與大約 500不米之間。蝕刻終止層5〇4、5〇8可係二氧化矽或 任可實行的钱刻終止材料且其厚度可係處於大約丨〇奈米 與大力200奈米之間。在一些實施例中，蝕刻終止層5〇4、 508可係選用的。 II至圖5B’使用與可用微影及圖案化技術具有同量的最 J間距之s用微影（例如’ 32奈米技術）圖案化第一模板層 02 使其具有轨道/線（或其他特徵）。圖π中所展示之線 151800.doc •19- 201126572 特徵延伸進入及超出該頁，且以剖面方式將其展示。接下 來，藉由沈積（例如）一多晶矽保形襯墊且執行一等向性触 刻步驟，在第一模板層502中所圖案化之線特徵之側上形 成一側壁硬遮罩512。所得的側壁硬遮罩5 12包含第—模板 層502線特徵之任一側上的側壁間隔件，如圖5B中所展 示。該側壁硬遮罩5 12具有小於原始線圖案之最小間距之 一間距，例如該原始線圖案之間距之大約一半。該等側壁 間隔件以具有大於二分之一最小間距之一寬度之空間分 開。舉例而言’該等空間之寬度與線特徵502之寬度之比 率可係約3:1。可使用多晶石夕或任一可實行的材料來形成 側壁硬遮罩512。然後可使用一濕式蝕刻製程來移除側壁 硬遮罩5 12間隔件之間剩餘的第一模板層5〇2(亦即，線特 徵），如圖5C中所展示。亦可使用蝕刻製程來移除側壁硬 遮罩5 12間隔件之間的選用之蝕刻終止層5〇4。在一些實施 例中，第二模板層506可選性地可係si〇2或具有與第一模 板層502類似的一蝕刻率比率以使得沒必要存在一蝕刻終 止層504。 接下來，使用該「半間距」側壁硬遮罩5 12將該第二模 板層506圖案化成半間距線，如圖5D中所展示。舉例而 s，可對第二選用之蝕刻終止層5〇8使用一定時蝕刻或一 端點偵測蝕刻。轉至圖5E，可在線特徵5〇6上以保形方式 沈積導電材料5 14以形成側壁導體。視情況，可在導電材 料5 14之前沈積一黏合層/障壁層材料516。在一些實施例 中’ ΤιΝ可能用作黏合層材料516且w可能用作導電材料 151800.doc -20- 201126572 5。在其他實施例中’ TaN可能用作黏合層/障壁層材料 川且銅㈣可能用作導電材料514。在此等實施例中隨 後可使用—選擇性沈積製程用無電極電鑛TaN來塗佈該等 Cu線。 接下來，可沈積一電介質材料（諸如Si〇2)且可使用一平 坦化製程(例如，化學機械平坦化、回钮等等)以拉平四倍 之HP凸起經沈積特徵。可使用其他電介質材料(諸如氮化 石夕、氮氧切、低K電介f等等）及/或其他電介質層厚 度。實例性低K電介質包含摻碳氧化物、矽碳層或^似 層。在-些實施例中’可如圖5F中所展示移除剩餘的第二 模板層材料506且然後可沈積一電介質間隙填充材料並將 其平坦化。 現在轉至圖6A至圖6F，闡述使用一連續側壁圖案化製 程形成用於圖案化一記憶體單元陣列之一遮罩之實例方 法。圖6A繪示可在本發明之側壁圖案化製程中使用之一實 例層堆疊600之剖面。如所展示，一第一模板層6〇2沈積於 一遮罩層604上。一選用之蝕刻終止層（未展示）可沈積於第 一模板層602與遮罩層604之間。遮罩層604形成於一選用 之黏合層606上’該選用之黏合層接合至一層間電介質及 記憶體堆疊層608。記憶體堆疊層608可包含上文所闡述或 此項技術中已知之任一組可實行的記憶體材料。亦如上文 所指示’其他記憶體及/或佈線層可形成於層堆疊600上面 及下面。 第一模板層602可係氮化矽（Si3N4)、二氧化矽（Si02)或任 151800.doc 21 201126572 -可實行的模板材料。此層之厚度可係處於大約％奈米與 大約500奈米之間。可採用其他 淫 、子度。、用之蝕刻終止層 (未展不）可係二氧化邦i〇2)或任—可實行的 料且其厚度可係處於大約10奈米與大約奈米之間= 知用其他厚度。黏合層_可係氮化鈦⑽）、氮化叙 ⑽）、氮化鹤（WN)或任—可實行的黏合材料且盆厚产可 係處於大約20埃至大約5〇〇埃之間，且其厚度較佳地係大 約100埃。可採用其他黏合層材料及/或厚度。在一些實施 例中’一黏合層606可係選用的。 層材料及/或厚度 遮罩層604可包含任一適合的硬遮罩材料，諸如鶴㈤或 另-適當金屬、經重度摻雜之半導體材料、矽化物、矽化 物-錯化物、鍺化物或藉由任—適合的方法（例如，化學氣 相沈積（「CVD」）、物理氣相沈積（「pvD」）等等）沈積之 任一可實行的材料。在至少一個實施例中，遮罩層6〇4可 係厚度為大約200埃至大約2500埃之鎢。可使用其他遮罩 轉至圖6B，使用與可用微影及圖案化技術具有同量的最 小間距之習用微影（例如，32奈米技術）圖案化第一模板層 602以使其具有軌道/線（或其他特徵）。圖讣中所展示之線 特徵延伸進入及超出該頁，且以剖面方式將其展示。換言 之，相對於圖6B之左下角中的笛卡爾參考座標系，該等線 特徵沿垂直於所繪示之X及Z方向兩者之一 γ方向延伸。 接下來，藉由沈積（例如）一多晶矽保形襯墊且執行一等 向性蝕刻步驟，在第一模板層602中所圖案化之線特徵之 151800.doc -22· 201126572 侧上形成一側壁硬遮罩6 i 〇。所得的側壁硬遮罩6丨〇包含第 一模板層602線特徵中之每一者之任一側上的側壁間隔 件，如圖6Β中所展示。該側壁硬遮罩6丨〇具有小於原始線 圖案之最小間距之一間距，例如該原始線圖案之間距之大 約一半。該等側壁間隔件以具有大於二分之一最小間距之 一寬度之空間分開。舉例而言，該等空間之寬度與線特徵 6〇2之寬度之比率可係約3:1。可使用多晶矽或任一可實行 的材料來形成側壁硬遮罩610。然後可使用一濕式蝕刻製 程來移除側壁硬遮罩61〇間隔件之間剩餘的第一模板層 602(亦即，線特徵）。亦可使用蝕刻製程來移除側壁硬遮罩 6 10間隔件之間的任一選用之蝕刻終止層。 然後可使用「二分之一間距」側壁硬遮罩61〇來蝕刻遮 罩層604以形成諸如一軌道圖案之四分之一間距結構如 圖6C中所展示。應記得，圖6C係該結構之一剖面視圖， 且^轨道圖案沿進入及超出該圖式頁之γ方向延伸。然後 可沈積一電介質間隙填充材料（例如，Si〇2)且可使用一平 坦化製程以拉平兩倍之HP凸起經圖案化特徵。可使用其他 電介質材料（諸如氮化矽、氮氧化矽、低κ電介質等等）及/ 或其他電介質層厚度。實例性低κ電介質包含摻碳氧化 物、矽碳層或類似層。 現在轉至圖6D，然後在經平坦化之遮罩層6〇4上形成一 第二模板層612(例如，ShNO。視情況，可在第二模板層 612與遮罩層604之間沈積一黏合層614。注意，圖6d繪示 相對於圖6C之剖面視圖旋轉了九十度之結構6〇〇之一剖面 151800.doc •23- 201126572 視圖。換言之，被圖案化成遮罩層6〇4之線特徵跨越該頁 之寬度而延伸而不是延伸進入及超出該頁。亦注意，左下 角中的笛卡爾參考座標系已旋轉以反映此不同的視圖。 接下來，在第一模板層6丨2上重複上文相對於第一模板 層604所闡述之圖案化製程但將其旋轉大約九十度。換言 之，由於使用肖上文相對於第一模板層6〇4所闡述相同的 製程’因此如圖6E中所展示一第二「半間距」側壁硬遮罩 616形成有沿大約垂直於第一「半間距」側壁硬遮罩 610(其不再是該結構之部分）之方向而行進之線特徵。因 此，在第二模板層612中形成沿乂方向延伸之一線圖案且形 成一第一「半間距j側壁硬遮罩6 16。 接下來，使用第二「半間距」側壁硬遮罩616以將該遮 罩層604圖案化成如圖6F中所展示之半間距長方體形狀的 支柱特徵之一陣列。圖7中展示所得結構6〇〇之一透視圖。 然後可使用經圖案化之遮罩層6〇4以藉由蝕刻未被經圖案 化之遮罩層604覆蓋之下伏ILD/記憶體堆疊6〇8來形成半間 距長方體形狀的記憶體單元支柱之一陣列。 接下來，可沈積一電介質材料（諸如Si〇2)且可使用一平 坦化製程（例如，化學機械平坦化、回蝕等等）以拉平記憶 體單元陣列。可使用其他電介質材料（諸如氮化石夕、氮氧 * 化石夕、低K電介質等等）及/或其他電介質層厚度。實例性 ， 低K電介質包含摻碳氧化物、矽碳層或類似層。在一些實 施例中’遮罩層604可如上文所指示係鎢，且可將一鎢層 故意留在記憶體單元支柱之頂部上。 151800.doc -24· 201126572 在替代性實施例中，可以二維方式使用上文相對於圖4A 至圖4F所闡述之一雙連續側壁圖案化製程以形成一支柱陣 列。將所得的遮罩層圖案化成可用以形成四分之一間距長 方體形狀的記憶體單元支柱之一陣列之四分之一間距陣 列。換言之，本發明亦可用以形成具有「4χ」半間距凸起 之一記憶體陣列。 本么明亦提供用於引出及引入記憶體陣列區塊之記憶體 線之一成本降低的佈局圖案。發明性記憶體線佈局適應可 使用一連續側壁界定製程而在記憶體陣列區塊中達成之小 間距以構造記憶體陣列。上文詳細闡述側壁界定製程。 根據本發明之其他態樣，記憶體線(例如，位元線 及字線）以自記憶體陣列區塊之相對側成對延伸之方式交 錯，其中在交替對上具有切口形狀。此配置允許記憶體線 對與該記憶體陣列區塊外面的其他對間隔開且㈣允許該 等線錯列以便可使切口形狀及導通孔（或介層孔）接觸塾更 大（例如’以最小的嚴格公差）。因此，本發明允許位於晚 鄰記憶體線對之間的切口形狀及該等接觸墊係記憶體線之 半間距尺寸之（例如）四倍。 此外’本發明促進次㈣三維記憶料列之製造成本降 低特疋而&，本發明提供避免必須使用極紫外線微影 (Eim〇或電子束直接寫人微影方法（例如，其中之兩者均 相當昂貴）來形成具有大約32奈米以下的—半間距尺寸之 吞己憶體線之方法。因此，徒用太欲 使用本發明之方法，具有成本效 益之64奈米微影工具（例如’用於形成記憶體線之微影工 151800.doc •25· 201126572 2及用㈣成具有64奈米之—標稱最小特徵大小之切口遮 及二二'之工具)可用以達成(例如)具有四個陣列線群組 =列介層孔之降至16奈米半間距尺寸之有效記憶體線圖 案化。在一些實施例令，32奈米微影可用 米半間距尺寸之有效纪愔㈣“ ^ " 。己隐體線圖案化且64奈米微影工且可 用以形成(例如)具有八個陣列線群組及八列介層孔之切口 遮罩及介層孔&意’就當前技術而言，此改良表示以下 五代中之32奈米微影之延伸：陣㈣自32奈米至22奈米、 至16奈米、至U奈米、至8奈米，且表示切口遮罩及介層 孔之64奈米微影之六代延伸。 在本發明之其他實施例中’ _微影（例如）可用以達成 降至6奈米半間距尺寸之有效記憶體線圖案化，且60夺米 微影可用㈣成具有十個陣列線群組及十列介層孔之切口 遮罩及介層孔。然而，將理解本發明亦可用以延伸其他及 未來技術。 更般* 5 ’本發明促進具有小於用以形成記憶體陣列 線之一微影工具之標稱最小特徵大小能力之—半間距尺寸 之>己隐體線之使用。根據本發明，介層孔接觸區域及切口 形狀可具有大於用以形成陣列線之微影工具之標稱最小特 徵大小能力之-尺寸。介層孔定義比均勻線及空間定義更 難。而且’可避免用以進一步降低陣列線間距之間距加倍 技術用於介層孔處理。由於藉由使用間距加倍技術及更昂 貝的製程及微影技術來降低陣列線間距因此針對介層孔 使用較簡單且不那麼昂責的微影技術係有利的。 151800.doc • 26 - 201126572 轉至圖8，展示三維記憶體陣列之一佈局丨〗〇〇。記憶體 陣列1100包含一個或多個陣列區塊丨1〇2，該等陣列區塊包 含一記憶體單元陣列。記憶體陣列線丨丨〇4自陣列區塊丨丨〇2 之兩個或更多個側沿交替方向成對延伸。一多線間距鬆弛 佈局11 00係藉由一新穎陣列線佈局而達成。藉由形成在延 伸進入一介層孔接觸區域丨丨05中對終止於陣列區塊1丨邊 緣處之間交替之陣列線對丨104而將切口遮罩形狀（下文所 論述）之間距四等分。亦四等分介層孔形狀之間距，此乃 因一半的陣列線終止且介層孔可配置成兩列，如（例如）圖9 中將展示。藉由調整介層孔接觸區域1105中模板形狀1106 之寬度及空間使延伸至介層孔接觸區域丨丨05之陣列線對 11 04之成員之間的緊密空間鬆弛以提供兩倍以上的區域來 放置"層孔（未展示但參見圖9)及相比於陣列線間距係四 倍大的介層孔形狀之一間距。雖然自陣列區塊丨丨〇2延伸之 線對11 04在陣列π 〇2之邊緣處不具有直接間距鬆弛，但一 間距加倍技術（例如使用一模板層之一側壁定義製程）可用 以以緊密半間距延伸線對1 〇 4。 暫時轉至圖9，本發明之佈局之一特徵係陣列線對丨丨〇4 之間的模板形狀1106超過切口遮罩形狀丨204之位置（圖9)或 終止對之端而延伸超出陣列區塊丨丨〇2 ^切口遮罩丨2〇4可終 止批鄰對且將毗鄰對分隔成個別電節點。此分隔用於在側 壁界定線用於陣列中且不添加多線間距鬆弛技術之製程複 雜性時之任一情形中。切口遮罩12〇4相比於陣列線11〇4可 具有四倍之間距。延伸進入接觸區域中之陣列線群組可在 151800.doc -27- 201126572 陣列1102之遠側處被一切口遮罩形狀12〇4分隔。延伸進入 接觸區域中之陣列線丨1〇4可延伸進入一第二陣列區塊1 且可在兩個陣列之間分用。兩個陣列丨1〇2之遠側處之切口 遮罩12〇4用以將對11〇4分隔成唯一電節點。 經過接觸區域中之切口遮罩12〇4，模板形狀11〇6之寬度 顯著增加，此乃因已剪切了 一半的陣列線。在圖8中舉 例而5 ’「2F」指示增加的寬度。模板形狀丨丨〇6之間的間 隔亦可增加至大於微影之特徵大小之一寬度。形成於模板 形狀1106之邊緣處的陣列線丨1〇4因此具有大於微影特徵大 小之一間距，如圖8中「2F」尺寸所指示，其中「F」表示 如圖8中所展示之陣列線丨1〇4之間距。F尺寸亦表示用於形 成杈板形狀1106之微影工具之半間距。由於用於該對之兩 個線1104中之每一者之介層孔12〇2錯列，因此如圖9中所 展不介層孔間距係4F。圖9中指示第一介層孔列及第二介 層孔列。 在些貫施例中’記憶體線可係大約32奈米降至大約4 奈米寬且在線1104退出陣列區塊11〇2之點處分隔開大約32 奈米降至大約4奈米之一距離。線對11〇4形成於一模板遮 罩11 06之任一側上。為針對該等陣列線達成大約相等的線 及空間，在光微影及蝕刻製程期間模板形狀丨丨〇6之大小可 降低以使得模板寬度小於陣列區域中之模板空間。在緊密 間距區中模板形狀1106之大小可自32奈米降低至大約4奈 米。如圖8中所展示，陣列線對11〇4可延伸進入毗鄰陣列 區塊1102中，如在三維矩陣記憶體晶片中可期望。使用下 151800.doc •28· 201126572 文相對於圖9所闡述之一切口遮罩在陣列區塊之遠邊緣處 使線對1104彼此斷開成單獨線。在一些實施例中，相對於 斤製k之圯憶體線，模板遮罩〇6係兩倍（2χ)之半間距 (HP)。在使用雙側壁圖案化之一些替代性實施例中，模板 遮罩可係四倍（4χ)之HP。 。在操作中，藉由連接至由接觸區1105下面的陣列線驅動 器電路控制之-資料匯流排（未展示）針對寫入操作電驅動 陣列線且針對讀取操作感測陣列線。毗鄰陣列線11 連接 至不同的資料匯流排線’該等不同的資料匯流排線中之每 者可藉助連接至該資料匯流排之讀取-寫入控制邏輯而 處於作用中或非作用中狀態。由於根據本發明線】可 如此緊密在一起，因此若毗鄰線同時作用中，則可存在干 擾記憶體陣列1102之操作的電串擾。因此，在本發明之一 另外I樣中，在任一給定時間僅一個交替線群組11 A或 1104B可係作用十而其他線係非作用中。換言之當線 1104A攜載一信號時不使用線11〇化，且當線丨^化攜載一 信號時不使用線U04A。此確保兩個毗鄰線u〇4A&li〇4B 不同時作用中且在線之間提供充足間隔以避免串擾或其他 干擾效應。在一些實施例中，在一給定時間僅每隔兩個或 三個或四個之陣列線可係作用中。在其他實施例中，可使 用避免線之間的干擾之任一線圖案。 再次轉至圖9，分別藉助交叉影線及水平線來指示介層 孔接觸墊202及切口遮罩204區域之位置。介層孔提供將多 個不同記憶體層上之記憶體線（或更一般而言導體）連接至 151800.doc •29- 201126572 陣列線驅動器及其他支援電路之構件。一習用導通孔連接 一電路之兩個不同層，然而一介層孔連接多個層。注意， 如圖9中所展示，每一記憶體線丨丨〇4穿過錯列的介層孔接 觸墊1202中之一者以連接兩個毗鄰陣列區塊丨1〇2。藉由如 所展示的那樣以一交替或棋盤圖案錯列介層孔接觸墊丨2〇2 且對記憶體線11 04進行選路’存在用於介層孔接觸墊丨202 之更多空間，即使記憶體線間距相對小。 如上文所指示’切口遮罩丨2〇4用以將使用模板遮罩丨丨〇6 而形成之s己憶體線對11 〇4分隔成兩個單獨導體。切口遮罩 1204指示記憶體線11 〇4之將被移除之一部分。在所展示之 貫例貫施例中’切口遮罩1204係4x HP且以與四倍於陣列 線之間距一樣大的一間距配置。換言之，本發明之佈局允 許切口遮罩1 204區域比記憶體線之間的距離大四倍。此意 指與在不藉助本發明之情形下原本將可能之情形相比，可 以大致更低精度要求（例如，以更寬鬆公差）且因此不那麼 昂貴地製造切口遮罩1204。同樣，藉由錯列介層孔接觸墊 1202，可使介層孔接觸墊1202更大以允許用於介層孔與記 憶體線之間的不對準之一更大裕量（例如，更大公差），此 亦降低與必須使用精密且昂貴得多的製造工具相關聯之成 本0 轉至圖10 ’展示本發明之記憶體線佈局1200B之一替代 性實例實施例。在圖1 〇中所繪示之實施例中，介層孔接觸 墊1202錯列成四列且可以比符號8F所圖解說明之陣列間距 大八倍之一間距。該等介層孔配置成一等級化或階梯式圖 151800.doc •30- 201126572 案。在另外其他實施例中，可採用圖9之交替圖案及圖10 之等級化圖案之任一可實行的組合以達成期望的介層孔間 距。在又另外其他實施例中，可採用達成期望的4χ Hp或 更大間隔之任一配置。 與圖9之實施例作比較，可在圖〗〇之實施例中達成介層 孔間距之進一步鬆弛。延伸進入接觸區中之一半的陣列線 對1104以陣列線1104之大致未改變的間隔延伸經過前兩列 介層孔1202且接觸於一第三及第四列介層孔12〇2中。介層 孔1202錯列成四個列中且具有8F之一間距。若期望進一步 增加介層孔間距則可將介層孔12〇2之位置錯列成四個以上 的列。 圖11繪示可與切口遮罩i 204 一起使用之額外切口形狀 1402。此4切口形狀可能大於或等於切口遮罩1中其他 形狀之4X Hp大小。此等較大切口形狀1402可用於填料形 狀或用以終止延伸超過上一記憶體陣列區塊11〇2之記憶體 線1104 。 圖12A至圖12D係在導通孔或介層孔接觸墊12〇2處相交 之不同佈線層之記憶體線之實例配置之示意圖式。該等接 觸墊係由對角交叉陰影區域表示。垂直交叉陰影區域表示 其中形成線11 04之一頂部導電層。實體黑色區域繪示形成 ;下下°卩層中之一 5己憶體線1 502。.兩個線11 〇4、1 502可 在定程度上彼此重疊，然而由於使用不同的形狀其未完 重且可使用一側壁界定製程來完成兩個線之形成，舉 而。。玄側壁界疋製程使用Si〇2模板層、多晶矽側壁硬遮 151800.d〇c 201126572 罩、TiN黏合層及鎢（w)佈線層。 圖12A至圖12D中展示四個實例相交線對。在圖12A中， 展示一直線1104與一方框或「C」形狀之線1502相交。在 圖12B中，展示兩個臺階式線n〇4、15〇2相交且在圖12C 中’展示兩個筆直的交叉線11〇4、1502相交。圖12D繪示 一直線1104與一彎曲形狀之線丨502相交。圖12D中所展示 之配置可造成相交線之間的最大接觸面積。可能存在其他 形狀及/或組合。本發明可使用呈一形狀之相交線之任一 可實行的組合。 轉至圖13，展示一介層孔丨202及兩個相交導線11〇4、 1502之一側視剖面圖。介層孔1202接觸導線11〇4、15〇2以 在兩個線1104、1502之間形成電連接。當介層孔形成時， 控制蝕刻以使得介層孔之邊界不連接至線丨丨〇4、丨5〇2。需 要陣列線之邊界不超過介層孔，此乃因在一絕緣材料（諸 如SiOJ中蝕刻一特徵或孔（在其中填充介層孔材料（例如， 諸如鎢））受到控制以僅往下到達期望導體（諸如陣列線15〇2 或一控制節點1504)。係該介層孔所接觸之最下部導體之 控制節點1504可具有至該介層孔之一邊界（亦即，經形成 以大於介層孔1202)。如上文所提及’可使用一連續側壁 界疋製程來形成該等線，舉例而言，該連續側壁界定製程 使用Si〇2模板層、多晶矽側壁硬遮罩、TiN黏合層及冒佈 線層 在另一實施例中，如圖丨4中所展示藉由一切口遮罩17〇2 終止四個記憶體線〗104群組而針對陣列線達成間距鬆弛。 151800.doc -32· 201126572 被四個線分組增加切口遮罩1702之間距，此允許針對切口 遮罩1702使用不那麼昂貴的微影工具。如所展示介層孔 1202安置成四個列且具有吓之一間距。若期望進一步増加 介層孔間距則可將介層孔12〇2之位置安置成四個以上的 列。在一些實施例中，亦可使用具有三個或四個以上的線 之群組。在其他實施例中，可全部組合（1)由四個或更多的 陣列線分組，（2)將介層孔錯列成更多的列，及（3)在除了 一些介層孔列之外不增加間隔之情形下延伸每隔三個陣列 線形狀群組。 在一些實施例中，係大致垂直的陣列線組之位元線及字 線兩者均可使用本發明之間距及區域鬆弛。可沿陣列區塊 之不同邊緣形成位元線及陣列線。根據本發明所形成之陣 列線可由3D記憶體單元之兩個層分用。在一些實施例中， 來自額外3D記憶體單元層之陣列線（例如用作位元線之彼 等陣列線）可具有除圖9、10、丨丨及^中所展示之彼等介層 孔列之外的額外介層孔列。此外’一個層上的陣列線可經 過且不電接觸與一第二層上之陣列線相關聯之介層孔。此 等非接觸陣列線可以大致與陣列Hp 一樣小的特徵大小較佳 地經過介層孔且可使用圖1〇之實施例及具有大致大於切口 遮罩形狀之間距之一間距之介層孔。在其他實施例中，舉 例而言，當陣列線用作一字線時，介層孔可接觸多個層上 之陣列線，如圖13中所展示。 在一些實施例中，本發明提供一種用於佈置記憶體線之 方法。該方法包含形成自一個或多個記憶體陣列區塊延伸 151800.doc -33· 201126572 之複數個記憶體線，其中該等記憶體線具有小於用以形成 記憶體線之一微影工具之標稱最小特徵大小能力之一半間 距尺寸ϋ形成具有大於該微影工具之該標稱最小特徵大 小能力之-尺寸之複數個介層孔接觸區域。該等記憶體線 配置成經調適以允許-單個記憶體線與—單個介層孔接觸 區域相交且在其他記憶體線之間提供用於其他介層孔接觸 區域之區域之一圖案。 在其他實施例中’本發明提供三維記憶體。該記憶體包 3被複數個介層孔耦合在一起之複數個記憶體層，每一介 層孔在至少一個記憶體層上包含一介層孔接觸區域。每一 "己it體層包含麵合i记憶體線之__冑或多㈣記憶體陣列區 塊。該等記憶體線自該等記憶體陣列區塊延伸。該等記憶 體線具有小於用以形成該等記憶體線之一微影工具之標稱 最小特徵大小能力之-半間距尺寸。該等介層孔接觸區域 具有大於該微影工具之標稱最小特徵大小能力之一尺寸。 該等記憶體線配置成經調適以允許一單個記憶體線與一單 個介層孔接觸區域相交且在其他記憶體線之間提供用於其 他介層孔接觸區域之區域之一圖案。 在另外其他實施例中，本發明提供用於三維記憶體之一 記憶體層《記憶體層包含一個或多個記憶體陣列區塊；耦 合至該等記憶體陣列區塊之複數個記憶體線；及用於將該 z憶體層耦合至三維記憶體中之其他記憶體層之複數個介 層孔接觸區域。該等記憶體線自該等記憶體陣列區塊延 伸。該等記憶體線具有小於用以形成該等記憶體線之一微 151800.doc -34 - 201126572 〜工具之標稱最小特徵大小能力之一半間距尺寸。該等介 層孔接觸區域具有大於該微影工具之標稱最小特徵大小能 力之一尺寸。該等記憶體線配置成經調適以允許一單個記 隐體線與一單個介層孔接觸區域相交且在其他記憶體線之 間提供用於其他介層孔接觸區域之區域之一圖案。 在又其他實施例中，本發明提供用於三維記憶體之一記 憶體層。記憶體層包含複數個記憶體陣列區塊；耦合至該 等圮憶體陣列區塊之複數個記憶體線；及用於將該記憶體 層耦合至三維記憶體中之其他記憶體層之複數個介層孔接 觸區域。該等記憶體線自記憶體陣列區塊延伸且其係使用 側壁界定製程而形成。該等記憶體線具有小於用以形成 該等記憶體線之一微影工具之標稱最小特徵大小能力之一 半間距尺寸。§亥等介層孔接觸區域具有係記憶體線之半間 距尺寸之大約四倍之一尺寸。該等記憶體線配置成經調適 以允S午一單個記憶體線與一單個介層孔接觸區域相交且在 其他δ己憶體線之間提供用於其他介層孔接觸區域之區域之 一圖案。 在又其他實施例中，記憶體線可自第一毗鄰線群組（亦 即’具有兩個或更多個線之多個群組之一第一組）中之記 憶體陣列之一邊緣延伸出去，該第一毗鄰線群組與終止於 該陣列之該邊緣處之第二毗鄰線群組（亦即，具有兩個或 更多個線之多個群組之一第二組）交錯。該等陣列線群組 自該陣列延伸出去至包含多個介層孔列之一接觸區域。可 存在在數目上大於或等於該複數個陣列線群組之複數個介 151800.doc •35- 201126572 層孔。在-些實施例中，該複數個陣列線群組可較佳地係 一偶數數目。 在又另外其他實施例中，根據本發明之三維記憶體陣列 包含一記憶體陣列層，該記憶體陣列層包含一陣列及複數 個記憶體線，其中該等記憶體線之部分大致彼此平行地自 該陣列延伸。該等記憶體線之-第一子組自該陣列之一第 一側延伸。該等記憶體線之一第二子組自該陣列之一第二 側延伸。在記憶體線之該第-子組内，第一複數個記憶體 線接近該陣列之一邊緣而終止。在記憶體線之該第一子組 内，第二複數個記憶體線延伸超過該陣列之該邊緣進入一 接觸區4-該接觸@包含經_以將該第二複數個記憶體 線耦合至支援電路之複數個觸點。該等觸點安置成兩個或 更多個列。該等觸點列經安置而與該等記憶體線大致不平 行且就鄰s己憶體線鶴合至不同列中之觸點。 熟習此項技術者將理解，可使用其他類似技術來製造根 據本發明之替代性記憶體結構。舉例而言，可形成二極體 14下面包含一碳層12之記憶體單元。 前述說明僅揭示本發明之實例性實施例，熟習此項技術 者將易於明瞭歸屬於本發明範疇内之對以上所揭示設備及 方法之修改。例如，在以上實施例中之任一者中，碳基底 材料可位於二極體14下面。如所陳述，雖然本發明已主要 參照非晶碳闡述了本發明，但可類似地使用其他碳基底材 料°此外’每—碳基底層較佳地形成於兩個導電層（諸 如，氮化鈦或其他障壁層/黏合層）之間以形成與一操縱元 151800.doc -36 - 201126572 件串聯之一 mim堆疊。 因此，雖然本文已結合本發明之實例性實施例揭示了本 發明’但應理解，其他實施例可歸屬於由以下申請專利範 圍界定之本發明精神及範疇内。 【圖式簡單說明】 依據結合以下圖式考量之以上具體實施方式，可更清楚 地理解本發明之特徵，所有圖式中相同的參考編號指示相 同的元件。 圖1係根據本發明之實施例之一實例性記憶體單元之一 圖。 圖2 A係根據本發明之實施例之一實例性記憶體單元之一 簡化透視圖。 圖2B係由複數個圖2A之記憶體單元形成之一第一實例 性記憶體層級之一部分之一簡化透視圖。 圖2C係根據本發明之實施例之一第一實例性三維記憶體 陣列之一部分之一簡化透視圖。 圖2 D係根據本發明之實施例之一第二實例性三維記憶體 陣列之一部分之一簡化透視圖。 圖3係根據本發明之實施例之一記憶體單元之一實例性 實施例之一剖面視圖。 圖4A至圖4F圖解說明在實例性地製造根據本發明之實 施例之一特徵期間一基板之一部分之剖面視圖之一第一序 列。 圖5A至圖5F圖解說明在實例性地製造根據本發明之實 151800.doc -37· 201126572 施例之一特徵期間一基板之一 列0 °P分之剖面視圖 之一第二序 圖6A至圖6F圖解說明在實例性 j r王地裂造根據本發明之 施例之一特徵期間一基板之一部 列 |刀I刮面視圖之一第三序 圖7係藉由圖6八至圖6F中所繪示之實例性製程形成之遮 罩結構之一實例實施例之一俯視透視圖。 圖8係根據本發明之―此音故知丨> ^ 些貫施例之一記憶體線佈局之一 實例配置之一示意性圖式。 圖9係根據本發明之—些實施例之包含切口形狀及接觸 墊之一記憶體線佈局之一實例配置之一示意性圖式。 圖1 〇係根據本發明之一些實施例之一記憶體線佈局之一 實例替代性配置之一示意性圖式。 圖11係根據本發明之一些實施例之一記憶體線佈局之一 貫例額外替代性配置之一示意性圖式。 圖12 A至圖12D係根據本發明之一些實施例在接觸塾/導 通孔處相交之不同佈線層之記憶體線之實例配置之示意性 圖式。 圖13係根據本發明之一些實施例具有相交佈線層之—接 觸墊/導通孔之一側視剖面圖。 圖14係根據本發明之一些實施例之包含切口形狀及接觸 塾之一記憶體線佈局之一實例配置之一示意性圖式。 【主要元件符號說明】 10 記憶體單元 151800.doc -38- 201126572 12 碳層 14 二極體 14a n+多晶<^區 14b 純質區 14c P +多晶石夕區 20 第一導體 22 第二導體 24 障壁層 28 障壁層 30 第一記憶體層級 31 障壁層 33 障壁層 40a 單片式三維陣列 42 第一記憶體層級 44 第二記憶體層級 50 石夕化物層 52 矽化物形成金屬層 54 側壁襯墊 58 電介質層 106 導電層 202 介層孔接觸墊 204 切口遮罩 400 層堆疊 402 第一模板層 151800.doc -39- 201126572 151800.doc 404 触刻終止層 406 第二模板層 408 黏合層 410 導電層 412 黏合層 414 層間電介質 416 側壁硬遮罩 418 側壁硬遮罩 500 層堆疊 502 第一模板層 504 蚀刻終止層 506 第二模板層 508 触刻終止層 510 層間電介質 512 側壁硬遮罩 514 導電材料 516 黏合層材料 600 層堆疊 602 第一模板層 604 遮罩層 606 黏合層 608 記憶體堆叠層 610 側壁硬遮罩 612 第二模板層 doc -40- 201126572 614 黏合層 616 側壁硬遮罩 1100 記憶體陣列 1102 陣列區塊 1104 記憶體陣列線 1104A 線 1104B 線 1105 介層孔接觸區域 1106 模板形狀 1200B 記憶體線佈局 1202 介層孔接觸墊 1204 切口遮罩 1402 切口形狀 1502 記憶體線 1504 控制節點 1702 切口遮罩 151800.doc • 41 -

Claims (1)

  1. 201126572 七、申請專利範圍： 憶體陣列之一遮罩之方法，其 上面之一第一模板層形成第 I. 一種形成用於圖案化一記 包括： 由位於一記憶體層堆疊 特徵； 毗鄰該等第一特徵形成第—側壁間隔件； 藉由將該等第一側壁間隔件用作-硬遮罩而在-遮罩 層中形成沿-第-方向延伸之第二特徵； 在該遮罩層上沈積一第二模板層； 由該第二模板層形成第三特徵； 毗鄰該等第三特徵形成第二側壁間隔件；及 ^將該等第：側壁間隔件用作—硬遮罩而在該遮罩 層中形成沿一第二方向延伸之第四特徵。 2.如π求項丨之方法’其進一步包括將包含該等第二及第 四特徵之該遮罩層用作—硬遮罩以轴刻該記憶體層堆疊 而形成記憶體單元支柱。 6.如請求項3之方法，其中該等第二側壁間隔件具有小 151800.doc 201126572 該最小間距之一間距。 7.如請求項3之方法，其中該等第二側壁間隔件具有係該 最小間距之大約一半之一間距。 8·如請求項1之方法，其進一步包括： 在沈積該第二模板層之前移除該等第一側壁間隔件。 9 _ 一種用於圖案化一記憶體陣列之遮罩，其包括· -結構’其形成有1 一特徵’該等第—特徵由位於 :記憶體層堆疊上面之一第一模板層形成；第—側壁間 隔件’該等第一側壁間隔件毗鄰該等第一特徵而形成； 第二特徵’該等第二特徵在一遮罩層中沿—第—方向延 伸且藉由將該等第一側壁間隔件用作一硬遮罩而形：； 一第二模板層，其沈積於該遮罩層上；第三特徵，^該等 第三特徵由該第二模板層形成；第二側壁間隔件，； 第二側壁間隔件毗鄰該等第三特徵而形成；及第四^特 徵，該等第四特徵在該遮罩層中沿_第二方向延伸3 由將該等第二側壁間隔件用作一硬遮罩而形成。 曰 10.如請求項9之遮罩，其中該等第一特徵係使用具有—最 小間距能力之一微影裝置形成’且其中該等第： 使用該微影裝置之該最小間距能力以一最小間距形成/、 如請求項1〇之遮罩，其中該等第一側壁間隔件具7有°、 該最小間距之一間距。 '、於 12.如請求項1G之遮罩，其中該等第—侧壁間隔件 最小間距之大約—半之一間距。 ’、以 13·如請求項10之遮罩，其中該等第二側壁間隔件具有小於 151800.doc 201126572 該最小間距之一間距。 14. 如明求項1〇之遮罩’其中該等第二側壁間隔件具有係1 最小間距之大約一半之一間距。 15. 如明求項9之遮罩，其中該等第—側壁間隔件 第二模板層之前被移除。 ' 16·:種使用如請求項9之遮罩而形成之記憶體單元陣列。 17.種开；成用於圖案化一記憶體陣列之一遮罩之方法直 包括： 八 由位於一記憶體層堆疊上面之一第一模板層形成第一 特徵； 田比鄰該等第—特徵形成第一側壁間隔件； 將該等第一側壁間隔件用作一硬遮罩而由一第二模板 層形成第二特徵； 毗鄰忒等第二特徵形成第二側壁間隔件； 藉由將s亥等第二側壁間隔件用作一硬遮罩而在一遮罩 層中形成沿—第-方向延伸之第三特徵； 在該遮罩層上沈積一第三及第四模板層； 由一第三模板層形成第四特徵； 毗鄰該等第四特徵形成第三側壁間隔件； 將該等第三側壁間隔件用作一硬遮罩而由該第四模板 層形成第五特徵； 田比鄰該等第五特徵形成第四側壁間隔件；及 11由㈣等第四側壁間隔件用作-硬遮罩而在該遮罩 層中形成沿-第二方向延伸之第六特徵。 151800.doc 201126572 18. 19. 20. 21. 22. 23. 24. 25. 如請求項1 7之方法，其進一步包括將包含該等第三及第 六特徵之該遮罩層用作一硬遮罩以蝕刻該記憶體層堆疊 而形成記憶體單元支柱。 如請求項17之方法，其中使用具有一最小間距能力之一 微影裝置形成該等第一及第四特徵，且其中使用該微影 裝置之該最小間距能力以一最小間距形成該等第一及第 四特徵。 如請求項19之方法，其中該等第一及第三側壁間隔件具 有小於該最小間距之一間距。 如請求項20之方法，其中該等第一及第三側壁間隔件具 有係該最小間距之大約一半之—間距。 如凊求項20之方法，其中該等第二及第四側壁間隔件具 有小於該最小間距之一間距。 如請求項20之方法，其中該等第-及第 币一汉弟四側壁間隔件具 有係該最小間距之大約四分之—之一間距。 如請求項17之方法，其進一步包括： 在沈積該第三及第四模板層之前移除該等第一及第二 側壁間隔件。 -結構’其形成有：第-特徵，該等第一特徵由位於 —記憶體層堆疊上面之模板層形成；側壁間 隔件，該等第一側壁間隔件毗鄰該等第— ^ 特徵而开> 成； 第二特徵，該等第二特徵藉由將哕耸筮 ^ f 4 4第—側壁間隔件用 作一硬遮罩而由一第二模板層形成.笛_ 成，第一側壁間隔件， 151800.doc 201126572 該等第二側壁間隔件毗鄰該等第 徵，該等第三特徵在-遮罩層t沿1而形成’·第三特 由將該等第二側壁間隔件用作一硬遮阜：方向延伸且藉 及第四模板層，其沈積於該遮罩層上；第=徵二= 第三模板層形成;第三側壁間隔件，該等 …件峨鄰該等第四特徵而形成；第五特徵， 该專第五特徵藉由將該等第三側壁間隔件用作—硬避罩 而由該第四模板層形成；第四側壁間隔件，該等第四側 壁間隔晚鄰該等第五特徵而形成；及第六特徵該等第 六特徵在該遮罩層中沿一第二方向延伸且藉由將該等第 四侧壁間隔件用作一硬遮罩而形成。 26. 一種使用如請求項25之遮罩而形成之記憶體單元陣列。 151800.doc
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