CN102714142B - 采用用于四倍半节距凸起图案化的两次侧壁图案化形成存储器线和结构的设备和方法 - Google Patents

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Abstract

本发明提供采用用于四倍半节距凸起图案化的两次侧壁图案化来制造存储器线和结构的设备、方法和系统。本发明包括：由设置在基板上方的第一模板层形成第一特征；邻近特征形成半节距侧壁间隔体；通过采用半节距侧壁间隔体作为硬掩模，在第二模板层中形成更小的特征；邻近更小的特征形成四分之一节距侧壁间隔体；以及通过采用四分之一节距侧壁间隔体作为硬掩模，由导体层形成导体特征。多个附加的方面被公开。

Description

采用用于四倍半节距凸起图案化的两次侧壁图案化形成存储器线和结构的设备和方法
相关申请的交叉引用
本申请要求申请日为2009年10月26日、发明名称为“Double SidewallPatterning For 4X Half Pitch Relief Patterning”（律师案卷号No.SD-MXA-265）的美国临时专利申请No.61/225,080的优先权，在此通过引用结合其全文用于所有目的。本申请还要求申请日为2009年10月26日、发明名称为“LayoutOf 3D Matrix Array Memory For Reduced Cost Patterning”（律师案卷号No.SD-MXA-266）的美国临时专利申请No.61/255,085的优先权，在此通过引用结合其全文用于所有目的。
本申请还涉及申请日为___、发明名称为“Methods And Apparatus ForLayout Of Three Dimensional Matrix Array Memory For Reduced CostPatterning”（律师案卷号No.SD-MXA-266）的美国专利申请序列号No.___，在此通过引用结合其全文用于所有目的。
本申请还涉及申请日为___、主题为“Methods Of Forming Pillars ForMemory Cells Using Sequential Sidewall Patterning”（律师案卷号No.SD-MXA-267）的美国专利申请序列号No.___，在此通过引用结合其全文以用于所有目的。
技术领域
本发明涉及非易失性存储器，更具体涉及一种通过两次侧壁图案化形成存储器线和存储器单元结构的方法。
背景技术
存储器装置的制造典型地需要多个步骤，包括：光刻、各种构成材料的沉积、图案化、蚀刻等等。然而，单个存储器元件的尺寸的持续减小以及在存储器装置上制造这样的存储器元件的密度持续增加，正挑战当前的光刻和图案化技术的极限。例如，现有的光刻和图案化技术典型地不是很适用于形成节距小于约32纳米的特征。可用的技术相对昂贵，并且需要昂贵的工艺，诸如浸没式光刻、极紫外光刻（EUVL）和/或电子束（e-beam）直写光刻。因而，需要改进的且更有成本效益的用于存储器装置中的图案化存储器单元的方法。特别地，需要用于形成具有小节距的存储器元件的方法和设备。
发明内容
在一些实施例中，本发明提供了形成存储器的布线图案的方法。所述方法包括：由设置在基板上方的第一模板层形成第一特征；邻近第一特征形成第一侧壁间隔体；通过采用第一侧壁间隔体作为硬掩模，在第二模板层中形成第二特征；邻近第二特征形成第二侧壁间隔体；以及通过采用第二间隔体作为硬掩模，由导体层形成导体特征。
在一些另外的实施例中，本发明提供一种存储器阵列的布线图案。所述布线图案包括形成为具有第一特征、第一侧壁间隔体、第二特征、第二侧壁间隔体以及导体特征的结构，第一特征由设置在基板上方的第一模板层形成，第一侧壁间隔体形成为邻近第一特征，第二特征通过采用第一侧壁间隔体作为硬掩模而形成在第二模板层中，第二侧壁间隔体形成为邻近第二特征，导体特征通过采用第二间隔体作为硬掩模而由导体层形成。
在另外实施例中，本发明提供一种形成存储器的布线图案的方法。所述方法包括：由设置在基板上方的第一模板层形成第一特征；邻近第一特征形成侧壁间隔体；通过采用侧壁间隔体作为硬掩模，在第二模板层中形成第二特征；以及通过在第二特征的侧壁上沉积导电材料而形成导体特征。
在一些另外的实施例中，本发明提供一种存储器阵列的布线图案。布线图案包括形成为具有第一特征、侧壁间隔体、第二特征以及导体特征的结构，第一特征由设置在基板上方的第一模板层形成，侧壁间隔体形成为邻近第一特征，第二特征通过采用侧壁间隔体作为硬掩模而形成在第二模板层中，导体特征通过在第二特征的侧壁上沉积导电材料而形成。
下面，结合附图描述多个附加的实施例。
附图说明
从以下结合附图考虑的详细说明，可更加清楚地理解本发明的特征，通篇相同的参考标号表示相同的元件。
图1是根据本发明实施例的示例性存储器单元的示意图。
图2A是根据本发明实施例的示例性存储器单元的简化立体图。
图2B是从图2A的多个存储器单元形成的第一示例性存储器级的一部分的简化立体图。
图2C是根据本发明实施例的第一示例性三维存储器阵列的一部分的简化立体图。
图2D是根据本发明实施例的第二示例性三维存储器阵列的一部分的简化立体图。
图3是根据本发明实施例的存储器单元的示例性实施例的截面图。
图4A至图4F示出在根据本发明实施例的特征的示例性制造期间，衬底的一部分的第一组截面图。
图5A至图5F示出在根据本发明实施例的特征的示例性制造期间，衬底的一部分的第二组截面图。
具体实施方式
本发明有助于亚微米三维存储器阵列的制造成本降低。特别地，本发明提供的方法避免了不得不采用浸没式光刻、EUVL或者电子束直写光刻方法（例如，其每种方法都相对昂贵）来形成具有约30nm以下的半节距（half-pitch，HP）尺寸的存储器阵列结构。
在本发明的一些实施例中提供可用于将半节距尺寸减少2倍方法，并且在其它实施例中可实现半节距减少4倍。因此，采用本发明的两次侧壁图案化方法，可将有成本效益的32nm光刻用于实现下至8nm半节距尺寸的存储器结构（例如存储器线）图案化。注意，就目前的技术而言，此改进代表了32nm光刻的五代的扩展：从32nm到22nm到16nm到11nm到8nm。然而，应理解本发明还可用于扩展未来的技术。
在根据本发明的示例性实施例中，采用两次侧壁图案化形成的存储器线的节距小于与可用的光刻技术相关的最小节距（即没有采用EUVL或者电子束直写光刻的“最小节距”）。首先，在已经沉积在层间电介质（ILD）或者基板上的布线层（例如，钨（W））上方形成两个模板层（例如，Si3N4）。蚀刻停止层（例如，SiO2）可沉积在模板层之间，并且可选的粘合层可沉积在下模板层与布线层之间以及布线层与ILD之间。
在一些实施例中，采用传统光刻（例如，32nm技术），在第一模板层中图案化线（或者其它特征），所述传统光刻具有与可用的光刻和图案化技术相当的最小节距。在线的侧面上形成侧壁硬掩模。侧壁硬掩模包括第一模板层线结构的任一侧面上的侧壁间隔体。侧壁硬掩模的节距小于初始的线图案的最小节距，例如，约为初始的线图案的节距的一半。
接下来，“半节距”侧壁硬掩模被用于将第二模板层图案化为半节距线。在半节距模板的侧面上形成第二侧壁硬掩模。此第二侧壁硬掩模也包括在第二模板层半节距线的任一侧面上的侧壁间隔体，并且第二侧壁硬掩模的节距小于“半节距”侧壁硬掩模的节距，例如，约为初始的线图案的节距的四分之一。然后，“四分之一节距”侧壁硬掩模被用于形成四分之一节距结构，诸如用于三维存储器阵列的存储器线（例如，位线和字线）。采用根据本发明的两次侧壁图案化，可形成三维矩阵阵列。在一些实施例中，矩阵阵列包括平行于阵列的第一轴的第一组存储器线和平行于阵列的第二轴的第二组存储器线。第一组线和第二组线可以彼此不平行（例如，彼此垂直）。
图1示出根据本发明的示例性存储器单元10的示意图。存储器单元10包括耦接到操控元件14的可逆电阻切换元件12。可逆电阻切换元件12包括可逆电阻率切换材料（未分离示出），可逆电阻率切换材料的电阻率可以在两个或者更多个状态之间可逆地切换。
例如，元件12的可逆电阻率切换材料在制造时可以处于初始的低电阻率状态。在施加第一电压和/或电流时，材料可切换至高电阻率状态。施加第二电压和/或电流可使可逆电阻率切换材料返回至低电阻率状态。可替换地，可逆电阻切换元件12可在制造时处于初始的高电阻状态，其在施加适当的电压和/或电流时被可逆地切换到低电阻状态。当用于存储器单元中时，一个电阻状态可代表二进制的“0”，而另一个电阻状态可代表二级制的“1”，尽管也可采用两个以上的数据/电阻状态。例如，通过引用结合其全文于此以用于所有目的的申请日为2005年5月9日，发明名称为“Rewriteable MemoryCell Comprising A Diode And A Resistance Switching Material”(“'939申请”)的美国专利申请序列号No.11/125,939中，描述了多种可逆电阻率切换材料以及采用可逆电阻切换元件的存储器单元的操作。
操控元件14可包括薄膜晶体管、二极管、金属-绝缘体-金属隧穿电流装置，或者其它类似操控元件，该其它类似操控元件通过选择性地限制可逆电阻切换元件12上的电压和/或流经可逆电阻切换元件12的电流而表现出非欧姆导通。以这种方式，存储器单元10可以用作二维或三维存储器阵列10的一部分，并且可将数据写入到存储器单元10和/或从存储器单元10读出，而不影响阵列中的其它存储器单元的状态。
下面，参考图2A-2D以及图3，描述存储器单元10、可逆电阻切换元件12以及操控元件14的示例性实施例。
图2A是根据本发明的存储器单元10的示例性实施例的简化立体图，其中操控元件14为二极管。存储器单元10包括可逆电阻切换元件12，其在第一导体20与第二导体22之间与二极管14串联耦接。在一些实施例中，阻挡层24可形成在可逆电阻切换元件12与二极管14之间，并且阻挡层31和阻挡层33可形成在可逆电阻切换元件12与第二导体22之间。附加阻挡层28可形成在二极管14与第一导体20之间。例如，阻挡层24、28、31和33可包括氮化钛、氮化钽、氮化钨或者另外的类似阻挡层材料。
二极管14可包括任何适当的二极管，诸如垂直多晶硅p-n或者p-i-n二极管，不论二极管的n区在p区之上的向上指向或者二极管的p区在n区之上的向下指向。下面，参考图3描述二极管14的示例性实施例。
第一导体20和/或第二导体22可包括诸如钨的任何适当导电材料、任何适当金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物、等等。在图2A的实施例中，第一导体20和第二导体22分别是轨形的，并且在不同的方向上（例如实质上彼此垂直的方向上）延伸。可以采用其它导体形状和/或构造。在一些实施例中，阻挡层、粘合层、抗反射涂层和/或类似物（未示出）可与第一导体20和/或第二导体22一起使用，以改善装置性能和/或有助于装置制造。
图2B是由多个存储器单元10（诸如图2A的存储器单元10）形成的第一存储器级30的一部分的简化立体图。为了简化起见，没有分别示出可逆电阻切换元件12、二极管14以及阻挡层24、28、31和33。存储器阵列30是“交叉点”阵列，其包括多条位线（第二导体22）和多条字线（第一导体20），多个存储器单元（如图所示）耦接至多条位线（第二导体22）和多条字线（第一导体20）。在示例性实施例中，第一导体20和第二导体22规则地间隔开约16nm至约8nm之间的节距，更一般地约22nm至约3nm之间的节距。可采用其它存储器阵列构造，例如可以是存储器的多个级。
例如，图2C是单片式三维阵列40a的一部分的简化立体图，单片式三维阵列40a包括位于第二存储器级44下方的第一存储器级42。存储器级42和44每个均包括交叉点阵列形式的多个存储器单元10。本领域的普通技术人员应理解附加层（例如，级间电介质）可存在于第一存储器级42与第二存储器级44之间，但是为了简化起见在图2C中没有示出。可采用其它存储器阵列构造，例如可以是存储器的附加级。在图2C的实施例中，根据采用的p-i-n二极管的p掺杂区域在二极管的底部还是顶部，所有的二极管可“指向”相同的方向，例如向上或者向下，简化二极管的制造。
例如，在一些实施例中，存储器级可形成为通过引用结合其全文于此以用于所有目的的发明名称为“High-Density Three-Dimensional Memory Cell”的美国专利No.6,952,030中所述。例如，第一存储器级的上导体可用作第二存储器级的下导体，第二存储器级位于第一存储器级上方，如图2D所示。在这样的实施例中，相邻的存储器级上的二极管优选指向相反的方向，如通过引用结合其全文于此以用于所有目的的发明名称为“Large Array OfUpward Pointing P-I-N Diodes Having Large And Uniform Current”（“'151申请”）中所述。例如，如图2D所示，第一存储器级42的二极管可以是如箭头D1所示的向上指向的二极管（例如，p区在二极管的底部），而第二存储器级44的二极管可以是如箭头D2所示的向下指向的二极管（例如，n区在二极管的底部），反之亦然。
单片式三维存储器阵列是这样的存储器阵列，其中，例如多个存储器级形成在诸如晶片的单个基板上方，而没有介于其间的基板。形成一个存储器级的层直接生长或者沉积在现有的级的层上方。相反，堆叠式存储器是通过在分离的基板上形成存储器级并且将存储器级彼此上下粘合而构成，如在Leedy的发明名称为“Three Dimensional Structure Memory”的美国专利No.5,915,167中所述。基板可在接合之前被减薄或者从存储器级上去除，但是由于存储器级初始形成在分离的基板之上，因此这样的存储器并不是真正的单片式三维存储器阵列。
图3是图2A的存储器单元10的示例性实施例的截面图。具体地，存储器单元10可分别包括碳基的可逆电阻切换元件12（在以下的描述中称为“碳层12”）、二极管14以及第一导体20和第二导体22。存储器单元10还可包括阻挡层24、28、31和33、硅化物层50、硅化物形成金属层52和电介质层58，以及可分别与第一和/或第二导体20和22一起使用以改进装置性能和/或有助于装置制造的粘合层、抗反射涂层和/或类似物（未示出）。存储器单元10还可包括一个或者更多个侧壁衬垫54。
如前文所述，二极管14可以是垂直的p-n或者p-i-n二极管，其可指向上或者指向下。在图2D的相邻存储器级共用导体的实施例中，相邻存储器级优选具有指向相反方向的二极管，例如，第一存储器级为向下指向的p-i-n二极管，而相邻的第二存储器级为向上指向的p-i-n二极管（反之亦然）。
在一些实施例中，二极管14可由多晶半导体材料形成，例如多晶硅、多晶硅锗合金、多晶锗或者任何其它适合的材料。例如，二极管14可包括重掺杂的n+多晶硅区14a、在n+多晶硅区14a上方的轻掺杂或者本征（未有意掺杂的）多晶硅区14b、以及在本征区14b上方的重掺杂p+多晶硅区14c。应理解n+和p+区的位置可反转。
在一些实施例中，薄锗和/或硅锗合金层（未示出）可形成在n+多晶硅区14a上，以避免和/或减少掺杂剂从n+多晶硅区14a迁移到本征区14b中。例如，在通过引用结合其全文于此以用于所有目的的申请日为2005年12月9日、发明名称为“Deposited Semiconductor Structure To Minimize N-TypeDopant Diffusion And Method Of Making”的美国专利申请序列号No.11/298,331（“'331申请”）中，描述了这种层的使用。在一些实施例中，可采用几百埃或更少的硅锗合金，其具有大约10at%或者更多的锗。
在第一导体20与n+区14a之间可形成阻挡层28，例如氮化钛、氮化钽、氮化钨或者其它类似的阻挡层材料（例如，以避免和/或减少金属原子迁移到多晶硅区中）。
如果二极管14由沉积的硅（例如，非晶硅或者多晶硅）制成，则硅化物层50可形成在二极管14上，以在制造时使沉积的硅处于低阻状态。这种低电阻率状态允许存储器单元10更容易编程，这是因为不需要大电压来将沉积的硅切换至低电阻率状态。例如，硅化物形成金属层52（诸如钛或钴）可沉积在p+多晶硅区14c上。在一些实施例中，附加的氮化物层（未示出）可形成在硅化物形成金属层52的顶表面。特别地，对于诸如钛的高反应性金属，附加的帽层（诸如TiN层）可形成在硅化物形成金属层52上。因此，在这样的实施例中，Ti/TiN堆叠形成在p+多晶硅区14c的顶上。
在形成硅化物形成金属层52之后，可在大约540℃执行RTA步骤约一分钟，以形成硅化物层50，消耗掉硅化物形成金属层52的全部或一部分。在RTA步骤之后，可采用湿化学剥离来自硅化物形成金属层52的任何残余氮化物层，如上所述并且如本领域所已知。
在硅化物形成金属层52上方可形成阻挡层24，包括氮化钛、氮化钽、氮化钨或者其它类似的阻挡层材料。
碳层12包括碳基材料。例如，碳层12可包括非晶碳（“aC”）。在其它实施例中，碳层12可包括石墨烯、石墨、碳纳米管材料、非晶的类金刚石碳、等等。
在碳层12上方可形成阻挡层31和33，其可包括氮化钛、氮化钽、氮化钨或者其它类似的阻挡层材料。
根据本发明的示例性实施例，采用图4A至图4F所示的顺序侧壁图案化工艺形成实质上平行、实质上共面的存储器线或者轨。图4A示出可用于本发明的两次侧壁图案化工艺中的示例性层堆叠400的横截面。如图所示，第一模板层402沉积在蚀刻停止层404上。蚀刻停止层404位于第二模板层406上，第二模板层406形成在可选的粘合层408上或者直接形成在导电层410上。导电层410形成在粘合层412上，粘合层412接合到层间电介质414。如上所述，其它存储器和/或布线层可形成在层堆叠400上方和下方。
第一模板层402和第二模板层406可以是氮化硅（Si3N4）或者任何实用的模板材料。这些层的厚度可以介于约50nm至约500nm之间。蚀刻停止层404可以是二氧化硅（SiO2）或者任何实用的蚀刻停止材料，并且蚀刻停止层404的厚度可以介于约10nm至约200nm之间。粘合层408、412可以是氮化钛（TiN）、氮化钽（TaN）、氮化钨（WN）或者任何实用的粘合材料，并且粘合层408、412的厚度可以介于约20埃至约500埃，并且优选为约100埃。可采用其它粘合层材料和/或厚度。在一些实施例中，粘合层408、412是可选的。
导电层410可包括诸如钨（W）或者其它合适的金属的任何合适的导电材料、重掺杂半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物或者通过任何适当的方法（例如，化学气相沉积（“CVD”）、物理气相沉积（“PVD”）、等等）沉积的任何实用的布线材料。在至少一个实施例中，导电层106可以是约200埃至约2500埃厚的钨。可采用其它导电层材料和/或厚度。
看到图4B，采用传统光刻（例如，32nm技术），图案化第一模板层402具有轨/线（或者其它特征），所述传统光刻具有与可用的光刻和图案化技术相当的最小节距。图4B所示的线特征延伸进入页面以及从页面出来，并且以截面示出。接下来，通过沉积例如多晶硅的共形衬垫并且执行各向同性蚀刻步骤，在第一模板层402中图案化的线特征的侧面上形成侧壁硬掩模416。产生的侧壁硬掩模416包括在第一模板层402的线特征的任一侧面上的侧壁间隔体，如图4B所示。侧壁硬掩模416的节距小于初始的线图案的最小节距，例如约为初始的线图案的节距的一半。侧壁间隔体以间隔分离，间隔的宽度大于最小节距的一半。例如，间隔的宽度与线特征的宽度之比可为大约3:1。多晶硅或者任何实用的材料可用于形成侧壁硬掩模416。然后，如图4C所示，可采用湿蚀刻工艺去除侧壁硬掩模416的间隔体之间的剩余的第一模板层402（即，线特征）。在一些实施例中，第二模板层406可选地可以是SiO2或者具有对第一模板层402的类似的蚀刻速率比，从而使蚀刻停止层404不是必需的。
接下来，如图4D所示，“半节距”侧壁硬掩模416被用于将第二模板层406图案化成半节距线。再次通过沉积共形衬垫并且执行各向同性的蚀刻步骤，在第二模板层406中图案化的线的侧面上形成侧壁硬掩模418。产生的侧壁硬掩模418包括在第二模板层406的线结构的任一侧面上的侧壁间隔体，如图4E所示。此第二侧壁硬掩模418的节距小于“半节距”侧壁硬掩模416的节距，例如约为初始的线图案的节距的四分之一。然后，可采用湿蚀刻工艺去除侧壁硬掩模418之间的剩余的第二模板层406。
然后，“四分之一节距”侧壁硬掩模418可用于蚀刻导体层410，以形成四分之一节距结构，诸如存储器线（例如，位线和字线），如图4F所示。然后，可沉积电介质间隙填充材料SiO2，并且可采用平坦化工艺使得四倍HP凸起图案化的特征齐平。可采用其它电介质材料，例如氮化硅、氮氧化硅、低k电介质、等等，和/或可采用其它电介质层厚度。示例性低k电介质包括碳掺杂的氧化物、硅碳层、等等。
现在看到图5A至图5F，示出了采用根据本发明的顺序侧壁图案化工艺形成实质上平行、实质上共面的存储器线或轨的第二示例性工艺。图5A示出可用于本发明的两次侧壁图案化工艺中的示例性层堆叠500的横截面。如图所示，第一模板层502沉积在蚀刻停止层504上。蚀刻停止层504位于第二模板层506上，第二模板层506形成在第二蚀刻停止层508上。第二蚀刻停止层508形成在层间电介质510上。如上所述，其它存储器和/或布线层可形成在层堆叠500上方以及下方。
第一模板层502和第二模板层506可以是氮化硅（Si3N4）或者任何实用的模板材料。这些层的厚度可以介于约50nm至约500nm之间。蚀刻停止层504、508可以是二氧化硅（SiO2）或者任何实用的蚀刻停止材料，并且蚀刻停止层504、508的厚度可以介于约10nm至约200nm之间。在一些实施例中，蚀刻停止层504、508可以是可选的。
看到图5B，采用传统光刻（例如，32nm技术）图案化第一模板层502具有轨/线（或者其它特征），传统光刻具有与可用的光刻和图案化技术相当的最小节距。图5B所示的线特征延伸进入页面以及从页面出来，并且以截面示出。接下来，通过沉积例如多晶硅的共形衬垫并且执行各向同性蚀刻步骤，在第一模板层402中图案化的线特征的侧面上形成侧壁硬掩模512。产生的侧壁硬掩模512包括在第一模板层502的线特征的任一侧面上的侧壁间隔体，如图5B所示。侧壁硬掩模512的节距小于初始的线图案的最小节距，例如约为初始的线图案的节距的一半。侧壁间隔体通过间隔分离，间隔的宽度大于最小节距的一半。例如，间隔的宽度与线特征502的宽度之比可为大约3:1。多晶硅或者任何实用的材料可用于形成侧壁硬掩模512。然后，可采用湿蚀刻工艺去除侧壁硬掩模512的间隔体之间的剩余的第一模板层502（即，线特征），如图5C所示。蚀刻工艺也可以用于去除侧壁硬掩模512的间隔体之间的可选的蚀刻停止层504的线特征。在一些实施例中，第二模板层506可选地可以是SiO2或者具有对第一模板层502的类似的蚀刻速率比，从而使蚀刻停止层504不是必需的。
接下来，“半节距”侧壁硬掩模512被用于将第二模板层506图案化成半节距线，如图5D所示。例如，可采用对第二可选蚀刻停止层508的定时蚀刻（timed etch）或者端点检测蚀刻。看到图5E，导电材料514可共形地沉积在线特征506上以形成侧壁导体。可选地，可在导电材料514之前沉积粘合/阻挡层材料516。在一些实施例中，TiN可用作粘合层材料516，而W可用作导电材料514。在其它实施例中，TaN可用作粘合/阻挡层材料516，而铜（Cu）可用作导电材料514。在这样的实施例中，随后，可采用选择性沉积工艺，以无电镀TaN涂覆铜线。
接下来，可沉积诸如SiO2的电介质材料，并且可采用平坦化工艺（例如，化学机械平坦化、回蚀刻、等等）以使得四倍HP凸起沉积的特征齐平。可采用其它的电介质材料，例如氮化硅、氮氧化硅、低k电介质、等等，和/或可采用其它电介质层厚度。示例性低k电介质包括碳掺杂的氧化物、硅碳层、等等。在一些实施例中，可去除剩余的第二模板层材料506，如图5F所示，然后可沉积并且平坦化电介质间隙填充材料。
本领域的普通技术人员应理解，采用其它类似的技术可制造根据本发明的可替换的存储器结构。例如，存储器单元可形成为包括二极管14下方的碳层12。
以上描述仅公开了本发明的示例性实施例。落入本发明的范围之内的以上公开的设备和方法的变型对于本领域的普通技术人员是显而易见的。例如，在任一个上述实施例中，碳基材料可位于二极管14下方。如所述，尽管主要参照非晶碳说明了本发明，但是可类似地使用其它的碳基材料。此外，每个碳基层优选形成在两个导电层（例如氮化钛）之间或者其它阻挡/粘合层之间，以形成与操控元件串联的MIM堆叠。
因此，尽管本发明已结合其示例性实施例公开，但是应该理解，如随附权利要求所限定的，其它实施例可落入本发明的精神和范围之内。

Claims (20)

1.一种形成存储器的布线图案的方法，包括：
由设置在基板上方的第一模板层形成第一特征；
邻近所述第一特征形成侧壁间隔体；
通过采用所述侧壁间隔体作为硬掩模，在第二模板层中形成第二特征；
通过在所述第二特征的侧壁上沉积导电材料形成导体特征；
在所述导体特征之上沉积电介质间隙填充材料；以及
平坦化所述电介质间隙填充材料使得所述导体特征齐平并且形成所述布线图案。
2.根据权利要求1所述的方法，其中所述第一特征采用具有最小节距能力的光刻设备形成，并且其中采用所述光刻设备的所述最小节距能力，所述第一特征形成为具有最小节距。
3.根据权利要求2所述的方法，其中所述侧壁间隔体的节距小于所述最小节距。
4.根据权利要求2所述的方法，其中所述侧壁间隔体的节距为所述最小节距的一半。
5.根据权利要求1所述的方法，其中所述导体特征的节距小于所述侧壁间隔体的节距。
6.根据权利要求2所述的方法，其中所述导体特征的节距为所述最小节距的四分之一。
7.根据权利要求1所述的方法，还包括：
在形成所述第二特征之前，去除所述第一特征。
8.根据权利要求1所述的方法，还包括在沉积电介质间隙填充材料之前，去除所述第二模板层材料。
9.根据权利要求1所述的方法，其中沉积导电材料包括在该导电材料之前沉积阻挡层。
10.根据权利要求9所述的方法，其中所述阻挡层包括TiN，所述导电材料包括W。
11.根据权利要求9所述的方法，其中所述阻挡层包括TaN，所述导电材料包括Cu。
12.根据权利要求1所述的方法，其中所述导电材料包括W。
13.根据权利要求1所述的方法，其中所述导电材料包括Cu。
14.一种根据权利要求1所述的方法形成的布线图案。
15.一种根据权利要求2所述的方法形成的布线图案。
16.一种根据权利要求3所述的方法形成的布线图案。
17.一种根据权利要求4所述的方法形成的布线图案。
18.一种根据权利要求5所述的方法形成的布线图案。
19.一种根据权利要求6所述的方法形成的布线图案。
20.一种根据权利要求7所述的方法形成的布线图案。
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