TW201131744A - Methods and apparatus for layout of three dimensional matrix array memory for reduced cost patterning - Google Patents

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memory lines
dimensional
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Roy E Scheuerlein
Christopher J Petti
Yoichiro Tanaka
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Sandisk 3D Llc
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Description

201131744 六、發明說明： 【發明所屬之技術領域】 本發明係關於記憶體陣列，且更特定而言係關於用於佈 置三維矩陣陣列記憶體以降低圖案化成本之方法及裝置。 本申請案請求於2009年10月26曰提出申請，標題為 「DOUBLE SIDEWALL PATTERNING FOR 4X HALF PITCH RELIEF PATTERNING」之美國臨時專利申請案第 61/255,080號（檔案號SD-MXA-265L)之優先權，出於各種 目的該專利之全文以引用之方式藉此併入本文中。本申請 案亦請求於2009年10月26日提出申請，標題為「LAYOUT OF 3D MATRIX ARRAY MEMORY FOR REDUCED COST PATTERNING」之美國臨時專利申請案第61/255,085號（標 案號SD-MXA-266L)之優先權，出於各種目的該專利之全 文以引用之方式藉此併入本文中。 本申請案亦相關於在________提出申請且標題為
「APPARATUS AND METHODS OF FORMING MEMORY LINES AND STRUCTURES USING DOUBLE SIDEWALL PATTERNING FOR FOUR TIMES HALF PITCH RELIEF PATTERNING」之美國 專利中請案序列號________(檔案號SD-MXA-265)，出於 各種目的該專利之全文以引用方式藉此併入本文中。 本申請案亦相關於在________提出中請且標題為 「METHODS OF FORMING PILLARS FOR MEMORY CELLS USING SEQUENTIAL SIDEWALL PATTERNING」之美國專利 申請案序列號________(檔案號SD-MXA-267)，出於各種 151799.doc 201131744 目的該專利之全文以弓丨用方式藉此併入本文中。 【先前技術】 製造-記憶體器件通常需要許多步驟，其包含微影、沈 積各種組成材料、圖案化、叙刻等等。然而，個別記憶體 元件之大小持續降低且在記憶體器件上製造此等記憶體元 件之密度持續增加正在挑戰t前微影及圖案化技術之極 限。舉例而言，目前現有微影及圖案化技術通常並非極適 合於形成具有小於約3 2本丰々 bb 不水之一間距之特徵。因此，關於 圖案化用於記憶體器件中之記憶體單元期望經改良之方 法特疋而5 ’期望用於形成具有小間距之記憶體元件之 方法。 在先前的耻憶體陣列中，個別記憶體線已自該陣列之 兩個側上之驅動器交錯。此在該陣列之邊緣處提供二對一 之-間距凸起。期望間距加倍技術用於增加陣列線之密度 但需要以在支料接佈局中提供間距凸起之—方式使此等 線交錯之-方法。在半間距記憶體線之情形下，由於使用 縮減至小於微影工具之最小特徵大小之間距加倍技術，因 此可不僅僅需要2對1間距鬆他以用於將支援電路連接至此 等密集記憶體陣列。支援電路連接件（例如，介層孔）之大 J可並非如此迅速地縮減，且不可從間距加倍技術中獲 ^因此對於秦弛用於支援電路連接件之間距要求，期 望改良之方法。 【發明内容】 在些只％例中，本發明提供—種用於佈置記憶體線之 151799.doc 201131744 • « . ♦ 方法。该方法包含形成自一個或多個記憶體陣列區塊延伸 ，複數個記憶體線’其中該等記憶體線具有小於用以形成 e it體線之-微影工具之標稱最小特徵大小能力之一半間 距=寸，及形成具有大於該微影工具之該標稱最小特徵大 尺寸之複數個介層孔接觸區域。該等記憶體線 配置成經調適以允許一單個記憶體線與一單個介層孔接觸 區域相父且在其他記憶體線之間提供用於其他介層孔接觸 區域之區域之一圓案。 在八他貫知例中，本發明提供三維記憶體。該記憶體包 S被複數個介層孔耦合在一起之複數個記憶體層，每一介 層孔在至少一個記憶體層上包含一介層孔接觸區域。每一 記憶體層包含耦合至記憶體線之一個或多個記憶體陣列區 塊。該等記憶體線自該等記憶體陣列區塊延伸。該等記憶 體線具有小於用以形成該等記憶體線之一微影工具之標稱 最小特徵大小能力之一半間距尺寸。該等介層孔接觸區域 具有大於該微影工具之標稱最小特徵大小能力之一尺寸。 該等記憶體線配置成經調適以允許一單個記憶體線與一單 個介層孔接觸區域相交且在其他記憶體線之間提供用於其 他介層孔接觸區域之區域之一圖案。 在另外其他實施例中’本發明提供用於三維記憶體之一 記憶體層。記憶體層包含一個或多個記憶體陣列區塊；柄 合至該等記憶體陣列區塊之複數個記憶體線；及用於將該 記憶體層耦合至三維記憶體中之其他記憶體層之複數個介 層孔接觸區域。該等記憶體線自該等記憶體陣列區塊延 151799.doc 201131744 伸。S玄等記憶體線具有小於用以形成該等記憶體線之一微 影工具之標稱最小特徵大小能力之—半間距尺寸。該等介 層孔接觸區域具有大於該微影工具之標稱最小特徵大小能 力之一尺寸。該等記憶體線配置成經調適以允許一單個記 隐ω·線與一單個介層孔接觸區域相交且在其他記憶體線之 間提供用於其他介層孔接觸區域之區域之一圖案。 在又其他實施例中，本發明提供用於三維記憶體之一記 憶體層。該記憶體層包含複數個記憶體陣列區塊；耦合至 該等記憶體陣列區塊之複數個記憶體線；及用於將該記憶 體層耦合至二維記憶體中之其他記憶體層之複數個介層孔 接觸區域。該等記憶體線自記憶體陣列區塊延伸且其係使 用-側壁界定製程而形成。該等記憶體線具有小於用以形 成該等記憶體線之一微影工具之標稱最小特徵大小能力之 -半間距尺寸。該等介層孔接觸區域具有係記憶體線之半 間距尺寸之大約四倍之-尺寸。”錢體線配置成經調 適以允許-單個記憶體線與_單個介層孔接觸區域相交且 在其他記憶體線之間提供用於其他介層孔接觸區域之區域 之一圖案。 在又其他實施例中，記憶體線可自第1比鄰線群組（亦 即’具有兩個或更多個線之多個群組之一第一組）中之4己 憶體陣列之-邊緣延伸出去，該第1比鄰線群組與終止於 该陣列之該邊緣處之第二㈣線群組（亦即，具有兩Κ 更多個線之多個群組之H)交錯。料陣列線群植 自該陣列延伸出去至包含多個介層孔列之一接觸區域。可 151799.doc 201131744 存在在數目上大於或等於該複數個陣列線群組之複數個介 層孔。在-些實施例中，該複數個陣列線群組可較佳地係 一偶數數目。 在又另外其他實施例中，根據本發明之三維記憶體陣列 包含-記憶體陣列層’該記憶體陣列層包含—陣列及複數 個記憶體線中該等記憶體線之部分大致彼此平行地自 該陣列延伸。該等記憶體線之_第_子組自該陣列之一第 一側延伸。該等記憶體線之一第二子組自該陣列之一第二 側延伸。在記憶體線之該第一子組内，一第一複數個記憶 體線接近該陣列之-邊緣而終止^在記憶體線之該第一子 組内，一第二複數個記憶體線延伸超過該陣列之該邊緣進 入一接觸區中。該接觸區包含經調適以耦合該第二複數個 記憶體線以支援電路之複數個觸點。該等觸點安置成兩個 或更多個列。該等觸點列經安置而與該等記憶體線大致不 平行且毗鄰記憶體線耦合至不同列中之觸點。下文相對於 以下圖示闡述眾多額外實施例。 【實施方式】 依據結合以下圖式考量之以下具體實施方式，可更清楚 地理解本發明之特徵，所有圖式中相同的參考編號指示相 同的元件。 本發明提供用於引出及引入記憶體陣列區塊之記憶體線 之成本降低的佈局圖案。發明性記憶體線佈局適應可使 用側壁界定製程而在記憶體陣列區塊中達成之小間距以 構造記憶體陣列。先前併入之標題為「Apparatus And 151799.doc 201131744
Methods Of Forming Memory Lines And Structures Using Double Sidewall Patterning For Four Times Half Pitch Relief Patterning」之專利申請案（檔案號SD_MXA_265)中 詳細闡述了側壁界定製程。 根據本發明，X及Y記憶體線（例如，位元線及字線）以自 s己憶體陣列區塊之相對側成對延伸之方式交錯，其中在交 替對上具有切口形狀。此配置允許記憶體線對與該記憶體 陣列區塊外面的其他對間隔開且同時允許該等線錯列以便 可使切口形狀及導通孔（或介層孔）接觸墊更大（例如，以最 小的嚴格公差）。因此，本發明允許安置於毗鄰記憶體線 對之間的切口形狀及該等接觸塾係記憶體線之半間距尺寸 之（例如）四倍。 此外，本發明促進亞微三維記憶體陣列之製造成本降 低。特定而言，本發明提供避免必須使用極紫外線微影 (EUVL)或e-束直接寫入微影方法（例如，其中之兩者均相 對昂貴）來形成具有大約32 nm以下的一半間距尺寸之記憶 體線之方&。因& ’使用本發明之方&，具冑成本效益之 64 nm微影工具（例如，用於形成記憶體線之微影工具及用 於形成具有64 nm之一標稱最小特徵大小之切口遮罩及介 層孔之工具）可用以達成（例如）具有四個陣列線群組及四列 "層孔之降至16 nm半間距尺寸之有效記憶體線圖案化。 在一些實施例中，32 nm微影可用以達成降至8 nm半間距 寸之有效圮丨思體線圖案化且64 nm微影工具可用以形成 ')八有八個陣列線群組及八列介層孔之切口遮罩及介 151799.doc 201131744 層孔。注意，就當前技術而纟，此改良表示以下五代中之 32 nm微影之延伸：陣列線自32 nm至22 1^至16 ^^至" nm至8 nm且表示切口遮罩及介層孔之M nm微影之六代延 伸。 在本發明之其他實施例中，EUV微影（例如）可用以達成 降至6 nm半間距尺寸之有效記憶體線圖案化且6〇 微影 可用以形成具有十個陣列線群組及十列介層孔之切口遮罩 及介層孔H將理解本發明亦可用明伸其他及未來 技術。 更-般而言’本發明促進具有小於用以形成記憶體陣列 線之一微影工具之標稱最小特徵大小能力之一半間距尺寸 之記憶體線之使帛。根據本I明，介層孔接觸區域及切口 形狀可具有大於用以形成陣列線之微影工具之標稱最小特 徵大小力之尺寸。介層孔定義比均勻線及空間定義更 難而且，可避免用以進一步減小陣列線間距之間距加倍 技術用於介層孔處理。由於藉由使用間距加倍技術及更昂 貴的製程及微影技術來降低陣列線間距，因此針對介層孔 使用較簡單且不那麼昂貴的微影技術係有利的。 轉至圖1 ’顯不二維記憶體陣列之一佈局〗〇〇。記憶體陣 列100包含一個或多個陣列區塊102，該等陣列區塊包含一 記憶體單元陣列。記憶體陣列線1G4自陣列區塊102之兩個 或更夕個側沿交替方向成對延伸。一多線間距鬆弛佈局 1 00係藉由一新穎陣列線佈局而達成。藉由形成在延伸進 入；|層孔接觸區域104中對終止於陣列區塊丨05邊緣處之 151799.doc 201131744 間交替之陣列線對1 02而將切口遮罩形狀（下文所論述）之間 距四等分。亦四等分介層孔形狀之間距，此乃因一半的陣 列線終止且介層孔可配置成兩列，如（例如）圖2中將顯示。 藉由s周整介層孔接觸區域1 〇5中模板形狀丨〇6之寬度及空間 使延伸至介層孔接觸區域1 〇5之陣列線對1 〇4之成員之間的 緊岔空間鬆弛以提供兩倍以上的區域來放置一介層孔（未 顯示但參見圖2)及相比於陣列線間距係四倍大的介層孔形 狀之一間距。雖然自陣列區塊1〇4延伸之線對1〇2在陣列 1.02之邊緣處不具有直接間距鬆弛，但一間距加倍技術（例 如使用一模板層之一側壁定義製程）可用以以緊密半間距 延伸線104對。 暫時轉至圖2，本發明之佈局之一特徵係陣列線對丨〇6之 間的模板形狀104超過切口遮罩形狀2〇4之位置（圖2)或終止 對之鳊而延伸超出陣列區塊丨〇2。切口遮罩2〇4可終止毗鄰 對且將毗鄰對分隔成個別電節點。此分隔用於在側壁界定 線用於陣列中^添加多㈣距鬆弛技術之製程複雜性時 之任情形中。切口遮罩204相比於陣列線丨〇4可具有四倍 之間距。延伸進入接觸區域中之陣列線群組可在陣列丨〇2 之遠側處被一切口遮罩形狀2〇4分隔。延伸進入接觸區域 中之陣列線104可延伸進入一第二陣列區塊1〇2且可在兩個 陣列之間共用。兩個陣列1之遠側處之切口遮罩綱用以 將對104分隔成唯一電節點。 經過接觸區域中之切口遮罩2〇4，模板形狀1〇6之寬度顯 著增加，此乃因已剪切了 一半的陣列線。在圖W，舉例 I51799.doc 201131744 而言，「2F」指示增加的寬度。模板形狀1 〇6之間的間隔亦 可增加至大於微影之特徵大小之一寬度。形成於模板形狀 104之邊緣處的陣列線〗〇6因此具有大於微影特徵大小之— 間距，如圖1中「2F」尺寸所指示，其中r F」表示如圖i 中所顯示之陣列線1〇4之間距。F尺寸亦表示用於形成模板 形狀106之微影工具之半間距。由於用於該對之兩個線 中之母一者之介層孔2〇2錯列，因此如圖2中所顯示介層孔 間距係4F。圖2中指示第一及第二介層孔列。 在一些實施例中，記憶體線可係大約32 nm降至大約 4 nm寬且在線104退出陣列區塊1〇2之點處分隔開大約μ nm降至大約4nm之一距離。線對1〇4形成於一模板遮罩 之任一側上。為針對該等陣列線達成大約相等的線及空 間，在光微影及蝕刻製程期間模板形狀1〇6之大小可降低 以使得模板寬度小於陣列區域中之模板空間。在緊密間距 區中模板形狀106之大小可自32 nm降低至大約4㈣。如圖 1中所顯示，陣列線對！ 〇4可延伸進入眺鄰陣列區塊⑺2 中如在一維矩陣記憶體晶片中可期望。使用下文相對於 圖所闡述之切口遮罩在陣列區塊之遠邊緣處使線對丨〇4 彼此斷開成單獨線。在—些實施例中，相對於所製造之記 隐體線，模板遮罩丨〇6係兩倍（2χ)之半間距在使用雙 側壁圖案化之一些替代性實施例中，模板遮罩可係四倍 (4x)之 HP。 。。在操作中，藉由連接至由接觸區1〇5下面的陣列線驅動 器電路控制之-資料匯流排（未顯示）針對寫入操作電驅動 151799.doc 12 201131744 陣列線且針對讀取操作感測陣列線。毗鄰陣列線1〇4連接 至不同的資料匯流排線，該等不同的資料匯流排線中之每 一者可藉助連接至該資料匯流排之讀取-寫入控制邏輯而 處於一活動或不活動狀態。由於根據本發明線1〇4可如此 緊密在一起，因此若毗鄰線同時活動，則可存在干擾記憶 體陣列102之操作的電_擾。因此，在本發明之一另外態 樣中，在任一給定時間僅一個交替線群組1〇4八或1〇佔可 活動而其他線不活動。換言之，當線1〇4八攜載一信號時不 使用線104B，且當線104B攜載一信號時不使用線1〇4八。 此確保兩個毗鄰線104八及丨〇4B不同時活動且在線之間提 供充足間隔以避免串擾或其他干擾效f在—些實施例 中，在一給定時間僅每隔兩個或三個或四個之陣列線可活 動°在其他實施例中’可使用避免線之間的干擾之任-線 圖案。 再次轉至圖2，分別藉助交又影線及水平線來指示介層 孔接觸墊202及切口遮罩2G4區域之位置。介層孔提供將多 個不同記憶體層上之記憶體線(或更一般而言導體)連接至 陣列線驅動H及其他支援電路之構件。ϋ導通孔連接 一電路之兩個不同I，’然而—介層孔連接多個層。注意， 圖中所‘4不，每一 §己憶體線1 〇4穿過錯列的介層孔接觸 墊202令之一者以連接兩個眺鄰陣列區塊藉由如所顯 不的那樣以一交替或棋盤圖案錯列介層孔接觸塾繼對 S&憶體線_進行選路，存在用於介層孔接觸墊202之更多 空間，即使記憶體線間距相對小。 J51799.doc • J3· 201131744 如上文所指示，切口遮罩2〇4用以將使用模板遮罩1 〇4而 形成之記憶體線對106分隔成兩個單獨導體。切口遮罩2〇4 扎示记憶體線1 〇4之將被移除之一部分。在所顯示之實例 貫％例中，切口遮罩2〇4係4χ ΉΡ且以與4倍於陣列線之間 距一樣大的一間距配置❶換言之，本發明之佈局允許切口 遮罩204區域比記憶體線之間的距離大四倍。此意指與在 不藉助本發明之情形下原本將可能之情形相比，可以大致 更低精度要求（例如，以更寬鬆公差）且因此不那麼昂貴地 製U切口遮罩204。同樣，藉由錯列介層孔接觸墊2〇2，可 使介層孔接觸墊202更大以允許用於介層孔與記憶體線之 間的不對準之-更大裕量（例如’更大公差），此亦降低與 必須使精密且昂貴得多的製造王具相關聯之成本。 轉至圖3，顯示本發明之記憶體線佈局2〇〇Β之一替代性 貫例貫施例。在圖3中所綠示之實施例中，介層孔接觸塾 2 02錯列成四列且可以比符號8ρ所圖解說明之陣列間距大 八倍之-間距。該等介層孔配置成一等級化或階梯圖案。 在另外其他實;^例中’可採用圖2之交替圖案及圖3之等級 化圖案之任一可實行的組合以達成期望的介層孔間距。在 又另外其他實施例中’可採用達成期望的& Hp或更大間 隔之任一配置。 與圖2之實施例作比舫，I + 、 了在圖3之貫施例中達成介層孔 間距之進一步鬆弛。延伸進入接觸區中之一半的陣列線對 1 04以陣列線i 04之大致未改變的間隔延伸經過前兩列介層 孔202且接觸於一第二及第四列介層孔皿中。介層孔搬 151799.doc •14- 201131744 。若期望進一步增加介 列成四個以上的列。 錯列成四個列中且具有吓之一間距 層孔間距則可將介層孔202之位置錯 圖4綠示可與切口遮罩2〇4 一起使用之額外切口形狀 4〇2。此等切口形狀可能大於或等於切口遮罩204中其他形 狀之4x HP大小。此等較大切口形狀4〇2可用於填料形狀或 用以終止延伸超過上一記憶體陣列區塊1〇4之記憶體線 102。 圖5A至圖5D係在導通孔或介層孔接觸墊2〇2處相交之不 同佈線層之記憶體線之實例配置之示意圖式。該等接觸塾 係由對角父叉陰影區域表示。垂直交又陰影區域表示其中 形成線104之一頂部導電層。實體黑色區域繪示形成於下 一下部層中之一記憶體線502。兩個線104、5〇2可在一定 程度上彼此重疊’然而由於使用不同的形狀其未完全重 疊。可使用-側壁界定製程來完成兩個線之形成，舉例而 言該側壁界定製程使用Si〇2模板層、多晶石夕側壁硬遮罩、 ΤιΝ黏合層及鎢（w)佈線層。 圖5A至圖5D中顯示四個實例相交線對。在圖5A中，顯 不直線104與一方框或「c」形狀之線5〇2相交。在圖5b 中，顯示兩個梯形線1〇4、5〇2相交且在圖冗中，顯示兩個 直線104、502相交。圖5D繪示一直線1〇4與一彎曲形狀之 4· 502相乂。圖5D中所顯示之配置可造成相交線之間的最 大接觸面積。可能存在其他形狀及/或組合。本發明可使 用呈一形狀之相交線之任一可實行的組合。 轉至圖6，顯示—介層孔2〇2及兩個相交導線1〇4、5〇2之 151799.doc 15 201131744 一側視剖面圖。介層孔202接觸導線104、502以在兩個線 104、502之間形成電連接。當介層孔形成時，控制蝕刻以 使得；I層孔之邊界不連接至線1 〇4、5〇2。需要陣列線之邊 界不超過介層孔，此乃因在一絕緣材料（諸如Si〇2)中蝕刻 一特徵或孔（在其中填充介層孔材料（例如，諸如鎢））受到 控制以僅往下到達期望導體（諸如陣列線5〇2或一控制節點 504) ^係該介層孔所接觸之最下部導體之控制節點5〇4可 具有至a亥介層孔之一邊界（亦即，經形成以大於介層孔 202)。如上文所提及，可使用一側壁界定製程來形成該等 線，舉例而言，該側壁界定製程使用以〇2模板層、多晶矽 側壁硬遮罩、TiN黏合層及W佈線層。 在另一實施例中，如圖7中所顯示藉由一切口遮罩7〇2終 止四個記憶體線1 04群組而針對陣列線達成間距鬆弛。被 四個線分組增加切口遮罩7〇2之間距，此允許針對切口遮 罩702使用不那麼昂貴的微影工具。如所顯示介層孔2〇2安 置成四個列且具有8F之一間距。若期望進一步增加介層孔 間距則可將介層孔202之位置安置成四個以上的列。在一 些實施例中，亦可使用具有三個或四個以上的線之群組。 在其他實施例中，可全部組合⑴由四個或更多的陣列線分 組’（2)將介層孔錯列成更多㈣，及（3)在除了一些介層 孔列之外不增加間隔之情形下延伸每隔三個陣列線：轉 組0 熟習此項技術者將理解’可使用其他類似技術來製造根 據本發明之替代性記憶體單元。 < 151799.doc -16- 201131744 &述β明僅揭示本發明之實例性實施例。熟習此項技術 者將易於明瞭歸屬於本發明之範，内之上文所揭示裝置及 ，法：修改形式。舉例而言，係大致垂直陣列線組之位元 品予線兩者均可使用本發明之間距及區域鬆弛。可沿陣 列區塊之不同邊緣形成位元線及陣列線。根據本發明所形 成之車歹j線可由3D記憶體單元之兩個層共用。在—些實施 J中來自額外3D記憶體單元層之陣列線（例如用作位元 ^之彼等陣列線）可具有除圖2、3、4及7中所顯示之彼等 介層孔列之外的額外介層孔列…卜，-個層上的陣列線 °歪k且不電接觸與一第二層上之陣列線相關聯之介層 孔此等非接觸陣列線可以大致與陣列Hp__樣小的特徵大 小較佳地經過介層孔且可使用圖3之實施例及具有大致大 於切口遮罩形狀之間距之一間距之介層孔。在一些實施例 中舉例而5 ,當陣列線用作一字線時，介層孔可接觸多 個層上之陣列線，如圖6中所顯示。 因此雖然本文已結合本發明之一些具體實例性實施例 揭示了本毛月但應理解，其他實施例可歸屬於由以下申 請專利範圍界定之本發明精神及範疇内。 【圖式簡單說明】 圖1係根據本發明之一些實施例之一記憶體線佈局之一 實例配置之一示意性圖式； 圖2係根據本發明之一些實施例之包含切口形狀及接觸 墊之一記憶體線佈局之一實例配置之一示意性圖式； 圖3係根據本發明之一些實施例之一記憶體線佈局之一 151799.doc -17- 201131744 實例替代性配置之—示意性圖式； 圖4係根據本發明之一些實施例之一記憶體線佈局之一 實例額外替代錢置之—㈣性圖式； 圖5A_5D係根據本發明之一些實施例在接觸墊，導通 孔處相父之不同佈線層之記憶體線之實例配置之示意 式； 圖6係根據本發明之一些實施例具有相交佈線層之一接 觸墊/導通孔之一側視剖面圖；及 圖7係根據本發明之一些實施例之包含切口形狀及接觸 墊之一圯憶體線佈局之一實例配置之一示意性圖式。 【主要元件符號說明】 100 記憶體陣列 102 陣列區塊 104A 交替線群組 104B 交替線群組 104 記憶體陣列線 105 陣列區塊 106 記憶體線對 202 介層孔接觸塾 204 切口遮罩 402 切口形狀 502 記憶體線 504 控制節點 702 切口遮罩 151799.doc

Claims (1)

  1. 201131744 七、申請專利範圍： 1.—種記憶體線佈局方法，其包括·· 形成自-個或多個記憶體陣列區塊延伸之複數個記憶 體線’其中該等記憶體線具有小於用以形成該等記憶體 線之-微影X具之標稱最小特徵大小能力之—半間距尺 寸；及 2. 3. 4. 5. 6. 形成具有大於該微影工具之該標稱最小特徵大小能力 之尺寸之複數個介層孔接觸區域， 其中該等記憶體線配置成經調適以允許一單個記憶體 ，與一單個介層孔接觸區域相交且在其他記憶體線之間 提供用於其他介層純觸區域之區域之一圖案。 如明求項1之記憶體線佈局方法，其中經由一側壁界定 製程而形成該等記憶體線。 如印求項1之記憶體線佈局方法，其中該等記憶體線自 該等記憶體陣列區塊之相對側成交錯對地延伸。 如請求項3之記憶體線佈局方法，其中具有大於該微影 =具之該標稱最小特徵大小能力之—尺寸之—切口形狀 定位於記憶體線對之一子組中之每—者上。 如明求項4之§己憶體線佈局方法，其中該切口形狀包含 係該等記憶體線之該半間距之四倍之一尺寸。 士》月求項1之δ己憶體線佈局方法，其中該等記憶體線之 該圖案係一錯列式圖案。 如明求項1之記憶體線佈局方法，其中該等記憶體線之 該圖案係一臺階式圖案。 151799.doc 201131744 8·如吻求項1之記憶體線佈局方法，其中該等記憶體線之 °亥圖案係-錯列式圖案與-臺階式圖案之一組合。 9. 如吻求項】之記憶體線佈局方法，其中該介層孔接觸區 域包含係該等記憶體線之該半間距之四倍之一尺寸。 10. —種三維記憶體，其包括： 複數個S己憶體層，其藉由複數個介層孔耦合在一起， 每W層孔在至少一個記憶體層上包含一介層孔接觸區 域， 其中每一記憶體層包含耦合至記憶體線之一個或多個 記憶體陣列區塊， 其中該等記憶體線自該等記憶體陣列區塊延伸， 其中該等記憶體線具有小於用以形成該等記憶體線之 一微影工具之標稱最小特徵大小能力之一半間距尺寸， 其中該等介層孔接觸區域具有大於該微影工具之該標 稱最小特徵大小能力之一尺寸，且 其中該等記憶體線配置成經調適以允許一單個記憶體 線與一單個介層孔接觸區域相交且在其他記憶體線之間 提供用於其他介層孔接觸區域之區域之一圖案。 11. 如明求項1〇之三維記憶體，其中該等記憶體線係經由一 側壁界定製程而形成。 12. 如請求項10之三維記憶體，其中該等記憶體線自該等記 憶體陣列區塊之相對側成交錯對地延伸。 13. 如請求項12之三維記憶體，其中具有大於該微影工具之 該標稱最小特徵大小能力之一尺寸之一切口形狀定位於 151799.doc 201131744 記憶體線對之一子組中之每一者上。 14_如凊求項13之三維記憶體，其中該切口形狀包含係該等 記憶體線之該半間距之四倍之—尺寸。 1 5.如請求項10之三維記憶體，其中該等記憶體線之該圖案 係一錯列式圖案。 1 6.如請求項丨〇之三維記憶體，其中該等記憶體線之該圖案 係一臺階式圖案。 1 7·如请求項1 〇之三維記憶體，其中該等記憶體線之該圖案 係一錯列式圖案與一臺階式圖案之一組合。 1 8.如請求項10之三維記憶體，其中該等介層孔接觸區域包 含係該等記憶體線之該半間距之四倍之一尺寸。 19. 一種用於三維記憶體之記憶體層，該記憶體層包括： 一個或多個記憶體陣列區塊； 複數個記憶體線’其耦合至該等記憶體陣列區塊；及 複數個介層孔接觸區域’其用於將該記憶體層耦合至 三維記憶體中之其他記憶體層， 其中該等記憶體線自該等記憶體陣列區塊延伸， • 其中該等記憶體線具有小於用以形成該等記憶體線之 祕影工具之標稱最小特徵大小能力之一半間距尺寸， 八中δ玄等介層孔接觸區域具有大於該微影工具之該標 稱最小特徵大小能力之一尺寸，且 其中該等記憶體線配置成經調適以允許一單個記憶體 線/、單個介層孔接觸區域相交且在其他記憶體線之間 提供用於其他介層孔接觸區域之區域之一圖案。 I51799.doc 201131744 20. 如請求項19之記憶體層，其中該等記憶體線係經由一側 壁界定製程而形成。 21. 如請求項19之記憶體層，其中該等記憶體線自該等記憶 體陣列區塊之相對側成交錯對地延伸。 22. 如請求項21之記憶體層’其中具有大於該微影工具之該 才示稱最小特徵大小能力之一尺寸之一切口形狀定位於記 憶體線對之一子組中之每一者上。 23. 如請求項22之記憶體層，其中該切口形狀包含係該等記 憶體線之該半間距之四倍之一尺寸。 24. 如請求項19之記憶體層，其中該等記憶體線之該圖案係 一錯列式圖案。 25. 如請求項19之記憶體層，其中該等記憶體線之該圖案係 一臺階式圖案。 26_如請求項〗9之記憶體層’其中該等記憶體線之該圖案係 一錯列式圖案與一臺階式圖案之一組合。 27·如請求項19之記憶體層’其中該等介層孔接觸區域包含 係該等記憶體線之該半間距之四倍之一尺寸。 28_ —種用於三維記憶體之記憶體層，該記憶體層包括： 複數個記憶體陣列區塊； 複數個記憶體線，其耦合至該等記憶體陣列區塊；及 複數個介層孔接觸區域，其用於將該記憶體層搞合至 三維記憶體中之其他記憶體層， 其中該等記憶體線自該等記憶體陣列區塊延伸且其係 使用一側壁界定製程而形成， 151799.doc 201131744 其中該等記憶體線具有小於用以形成該等記憶體線之 一微影工具之標稱最小特徵大小能力之一半間距尺寸， 其中該等介層孔接觸區域具有係該等記憶體線之該半 間距尺寸之大約四倍之一尺寸，且 其中該等記憶體線配置成經調適以允許一單個記憶體 線與一單個介層孔接觸區域相交且在其他記憶體線之間 提供用於其他介層孔接觸區域之區域之一圖案。 29. —種三維記憶體陣列，其包括： 一記憶體陣列層，其包含一陣列及複數個記憶體線， 其中該等記憶體線之部分自該陣列大致彼此平行地延 伸， 其中該等記憶體線之一第一子組自該陣列之一第一側 延伸， 其中該等記憶體線之一第二子組自該陣列之一第二側 延伸， 其中在記憶體線之該第一子組内，第一複數個記憶體 線接近該陣列之一邊緣而終止， 其中在記憶體線之該第一子組内，第二複數個記憶體 線延伸超過該陣列之該邊緣進入一接觸區中， 其中該接觸區包含經調適以將該第二複數個記憶體線 轉合至支援電路之複數個觸點， …其中該等觸點安置成兩個或更多個列，該等觸點列經 安置而大致不平行於該等記憶體線，且 其中毗鄰記憶體線耦合至不同列中之觸點。 I5I799.doc 201131744 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40. 如明求項29之三維記憶體陣列’其中該等觸點係介層 孔。 ★。月求項29之二維記憶體陣列，丨中記憶體線之該第 子、’且在數目上大致等於記憶體線之該第二子組。 如請求項29之三維記憶體陣列’其中該第一複數個記憶 體線在數目上大致等於該第二複數個記憶體線。 如。月求項29之三維記憶體陣列，其中該第一複數個記憶 體線分組成若干對。 如明求項29之二維記憶n I：車列，其中該第一複數個記憶 體線分組成四個線之群組。 如請求項29之三維記憶體陣列，其中該第一複數個記憶 體線分組成多於兩個線之群組。 士明求項2 9之二維記憶體陣列，其中該等記憶體線係藉 由間距加倍處理技術而形成。 如請求項29之三維記憶體陣列，其中該第一複數個記憶 體線係藉由一切口遮罩製程而終止。 如請求項37之三維記憶體陣列，其中該切口遮罩製程使 用包含至少兩個切口遮罩形狀之一切口遮罩圖案， 其中每一切口遮罩形狀安置於該陣列之一不同邊緣處 且與—記憶體線群組相關聯。 如請求項29之三維記憶體陣列，其中該第二複數個記憶 體線延伸超過該接觸區至一第二陣列。 如請求項29之三維記憶體陣列，其中該第一及第二複數 個記憶體線各自包含偶數數目個記憶體線。 151799.doc 201131744 41.如請求項29之三維記憶體陣列，其中該第一及第二複數 個記憶體線一起包含偶數數目個記憶體線。 151799.doc
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