201117217 六、發明說明： 【發明所屬之技術領域】 本發明例如係關於NAND型快閃記憶體，其係關於一種 可儲存多值資料之半導體記憶裝置。 【先前技術】 NAND型快閃s己憶體中，排列於列方向的複數單元之全 4單元、或半數單元係分別經由位元線而連接於寫入及讀 出用之問鎖電路。對該排列於列方向的全部單元或半數單 元（例如2〜8 kB之單元）總括地進行寫入或讀出動作。記憶 體單元係#由刪除動#而去除電子並將閾#電廢設定為 負’且藉由寫入動作而向記憶體單元内導入電子並將間值 電壓設定為正。 。9大NAND型快閃記憶體之記憶容量’開發出一種 二…♦儲存有2位元以上之多值記憶體。例如，為了於 :"*儲存2位元，需要設定4個閾值電壓，此與丨單元中 因此，存在有寫入速度變慢之問題。 。己隐體單70之微細化而引起鄰接單元間之耦 二，故相鄰單元被寫入後，先前被寫入 會發生變動。因此實施如下方法:例 1記憶體單元，苴4 A 百无粗略寫入至第 2記憶體單元，=1寫入至與第1記憶體單元鄰接之第 單元之間值電入原本的閾值電壓作為第1記憶體 元’其次粗略寫入至二’首先粗略寫入至第1記憶體單 寫入至與第1記憶體單元鄰接之第2記憶體單 149140.doc 201117217 元，此後，粗略寫入至盥篦樯舯留-抑从 -帛^己憶體早疋鄰接之第3記憶體 早兀（由第！記憶體單元分離之2個單元）後，向第】記憶 元中寫入原本的間值電壓等。藉由上述寫入方法而可二 鄰接之單元間之耦合，於1個記憶體單元中設定複數之閻 值電壓，可進行複數位元之儲存。 然而’上述寫入方法存在以下問題：需要對 單元進行多次反覆寫入，且寫入速度慢。χ，寫入次= 增大會縮短記憶體單元之壽命。 因此發出-種寫人方法’其設置有包含儲存有2位 兀以上之多值記憶體單元之多值區域(MLB)、及儲存有比 多值記憶體少的位元、例如儲存1位元之記憶體單元之2值 區域（SLB)(例如參照專利文獻丨）。
§亥寫入方法中，從外部供給之資料暫時被儲存於SLB 中’然後’ SLB之資料被傳送至脱8並作為多值資料而儲 存。由於SLB可進行高速寫入，故可實王見寫入速度之高速 化。 但疋，SLB之記憶體單元被頻繁寫入，而]^1^之記憶體 單元比SLB之記憶體單元的寫入次數少。因此，SLB之記 憶體單7L會比MLB之記憶體單元更快劣化。記憶體單元之 劣化將導致NAND型快閃記憶體之性能劣化。由此，為了 抑制NAND型快閃記憶體之性能劣化並實現高速寫入，考 慮相對於MLB之記憶容量的SLB之記憶容量。具體而言， 使MLB之記憶體單元之}單元中儲存2位元，使SLB之記憶 體單元之1單元中儲存1位元，且使]^1]^]5之記憶體單元之覆 149140.doc 201117217 寫次數例如為1 k次（k=l〇〇〇)e若將SLB之記憶體單元之覆 寫次數設為例如100 k次，則SLB之記憶體單元具有MLB之 記憶體單元之100倍的覆寫次數，故SLB之區塊數為MLB 之2%即可。 然而’若將MLB之記憶體單元之覆寫次數設為1 k次， 將SLB之記憶體單元之覆寫次數設為5〇 k次，則SLB必需 為MLB之4%。進而，若*MLB之記憶體單元之覆寫次數 设為1 k次’將SLB之記憶體單元之覆寫次數設為]〇 k次， 則SLB必需為MLB之20%。如此一來，在SLB之覆寫次數 接近於MLB之覆寫次數時，存在如下問題：必需預先具有 非常大的SLB。 [先前技術文獻] [專利文獻] 專利文獻1 :曰本專利特開2007-3052 10號公報 【發明内容】 [發明所欲解決之問題] 本發明提供一種半導體記憶裝置，其係設置有包含儲存 有2位元以上之多值記憶體單元的多值區域、及包含儲存 . 有比多值記憶體單元少的位元之記憶體單元之區域者，並 . 不增大儲存有比多值記憶體單元少的位元之記憶體單元之 區域之s己憶容罝便可進行高速寫入，且可延長製品之， 命。 °σ可 [解決問題之技術手段] 本發明之半導體記憶裝置之第1態樣的特徵在於：其係 149140.doc 201117217 包含於1單元中儲存n位元化為2以上之自然數）資料之複數 之記憶體單元者，且於上述複數之記憶體單元内，在第i 區域之記憶體單元中，儲存有h(h<=n)位元之資料，在第2 區域之記憶體單元中，儲存有i(i<h)位元之資料，當上述 第2區域之記憶體單元之覆寫次數達到規定值之情形時， 將i位元之資料儲存於第丨區域之記憶體中而不寫入至上述 第2區域之記憶體單元。 本發明之半導體記憶裝置之第2態樣的特徵在於：其係 包含於1單元中儲存n位元（n為2以上之自然數）資料之複數 之記憶體單元者，且於上述複數之記憶體單元内，在第i 區域之記憶體單元中，儲存有h(h<=n)位元之資料，在第2 區域之s己憶體單元中，儲存有丨（丨<]：1)位元之資料，當上述 第2區域之記憶體單元之覆寫次數達到規定值之情形時， 將上述第1區域之一部分記憶體單元設定為作為新的第2區 域之第3區域，並將i位元之資料儲存於上述第3區域而不 寫入至上述第2區域之記憶體單元。 本發明之半導體記憶裝置之第3態樣的特徵在於：其係 包含於1單元中儲存η位元（11為2以上之自然數）資料之複數 之記憶體單元者，且於上述複數之記憶體單元内，在第工 區域之記憶體單元中，儲存h(h<=n)位元之資料，在第2區 域之記憶體單元中，儲存i(i<h)位元之資料，上述第丨區域 與第2區域係在每次覆寫時交換’當寫入次數達到規定值 之情形時不被寫入。 本發明之半導體記憶裝置之第4態樣的特徵在於：其係 149I40.doc 201117217 含有包含於1單元中儲存η位元（11為2以上之自然數）資料之 複數之記憶體單元的第1及第2記憶體單元陣列者，且於上 述第1或第2記憶體單元陣列之上述複數記憶體單元内，在 第1區域之s己憶體單元中，儲存h(h<=n)位元之資料，並於 上述第1及第2記憶體單元陣列之上述複數記憶體單元内， 在第2區域之記憶體單元中，分割儲存用以儲存元資料 之i(i<h)位元資料。 [發明之效果] 本發明可提供一種半導體記憶裝置，其係設置有包含儲 存有2位元以上之多值記憶體單元之多值區域、及包含儲 存有比多值記憶體單元少的位元之記憶體單元之區域者， 並不增大料有比乡值記憶料元少的位元之記憶體單元 之區域之記憶容量便可進行高速寫人，且可延長製品 【實施方式】 以下’參照圖式說明本發明之實施形態。 (第1實施形態） 圖1係表示作為於記憶體單元中儲存有2值（1位元）或4值 (2位元)之半導體記憶裝置之NAND型快閃記憶體的構成。 記憶體單元陣列1包含複數之位元線、複數之字元線、 及共通源極線，例如將包含EEpR〇M(ElecuieaUy_En_e 聰mable Read彻y Me_y，電子抹除式可複寫这 讀記憶體)單元之可電性覆寫資料之記憶體單元配置成々 陣狀。於該記憶體單元陣歹〇上，連接有用以控制位。 149140.doc 201117217 =6元控制電路（亦稱為W面緩衝器（S/A))2與字元線控制 位疋線控制電路2經由位元線而讀出記憶體單元陣列胂 體單元之資料，又經由位元線而檢測記憶體單元陣 列1中之記憶體單元之狀態，並經由位元線 元陣列1中之記情俨留_ #丄# 了匕隐體早 元進^ 施加寫人控制電壓以對記憶體單 及資：Γ:位元線控制電路2上，連接有行解碼器3、 及貝科輸入輸出緩衝器4β位元線控制電 電路係藉由行解碼器3而選擇。讀 ：編隐 .p - ^ - 伴D貝出至貧枓記憶電路中之 。己隐體早疋之資料係經由 資料輸入輸出端子56外〜 輸出緩衝器4而從 向外邛輸出。資料輸入輪出端 於控制部9。該控制部9例如包含微電腦，並接受從上述資 料輸入輸出端子5輪出之資料…，控制二= NAND型快閃叩播触 刊丨^别出&制 及-料DT 各種指令CMD、位址娜、 及貝枓DT。從控制部9 資料會經輸4料5之寫入 +輸入輸出緩衝器4而被供給 所選擇之資料記愫雷玖此入 主由仃解碼益3 μ電路，指々及位址被供 控制電壓產&幻工虹號及 B# #i| u "控制部9於資料刪除 .f 數進行計數，並將料數的 入至對應的SLB。 数之貧枓寫 制電路6連接於記憶體單元陣列卜該字元線控 制電路6選擇e憶體單 選擇之字元線進行續出宜广線，並施加在對所 記憶體單元陣:】寫入、或刪除時所必要之電壓。 歹π、位元線控制電路2、行解碼器3、資 149140.doc 201117217 料輸入輪出緩衝n4、及字元線控制電路6係連接於控制信 號及控制職產生電路7,並藉由該控制信號及控制電廢 產生電路7而控制。控制信號及控制電Μ產生電路7係連接 :控制k號輸入端子8 ’並藉由從控制部9經控制信號輸入 端子8所輸入之控制信號ALE(位址/閃鎖/賦能）、咖（指令/ 曰"賦倉t· ) WE(寫人/賦能）而控制。該控制信號及控制電 壓產生電路7係在資料寫入時產生字元線或位元線之電 堅且如下所述產生供給至井之電壓。控制信號及控制電 壓產生電路7例如包含電荷泵電路之類的升壓電路可生 成可程式電壓及其他高電壓。 上述位S線控制電路2、行解碼器3、字元線控制電路 6、控制信號及控制電壓產生電路7構成寫入電路、及讀出 電路。 圖2係表示圖丨所示之記憶體單元陣列丨及位元線控制電 路2之構成之一例。於記憶體單元陣列丨中配置有複數之 NAND單元。1#NAND單元例如包含：串聯連接的包含例 如64個EEPROM之記憶體單元Mc、及選擇閘極μ、^。 選擇閘極S2連接於位元線BLOe，選擇閘極Sl連接於源極 線S R C。配置於各列之記憶體單元M c之控制問極係共通 連接於字元線WL0〜WL63❶又’選擇閘極S2共通連接於選 擇線S GD，選擇閘極si共通連接於選擇線sg§。 、 位元線控制電路2含有複數之資料記憶電路1〇。於各資 料記憶電路H)上，連接有一對位元線（BL〇e，bl〇〇)貝 (BLle，BLlo)…（BLie，BLio)、（BLne，BLno)。 149I40.doc 201117217 記憶體單元陣列1含有如虛線所示之複數之區塊。各區 塊包含複數之NAND單元。例如以該區塊為單位而刪除資 料。又，刪除動作係對連接於資料記憶電路1〇之2條位元 線同時進行。 又，每隔1條位元線而配置、且連接於丨條字元線之複數 之記憶體單元（以虛線包圍之範圍之記憶體單元）構成i扇 區。針對每一個該扇區而寫入、讀出資料。即配置於列 方向之複數之記憶體單元中之半數記憶體單㈣連接於對 的位元線。因此，每次對配置於列方向之複數之記憶體 單兀之半數執行寫入或讀出動作。 於進行讀取動作、程式驗證動作及程式動作時，從連接 於資料記憶電路10之2條位元線（BLie，BLi。）中，根據從 外部供給之位址信號（YA〇、ΥΑ1... YAi... YAn)而選擇其中i 條位元線。進而，根據外部位址而選擇㈠条字元線，而選 擇以虛線表示之2頁面。該2頁面之切換係藉由位址而進 行。 於1單元中儲存有2位元時為2頁面’但於1單元中儲存有 ^立元時為i頁面’於！單元中儲存有3位元時為3頁面，於丄 單元中儲存有4位元時為4頁面。 圖3係表示圊1所示之記憶體單元陣列1及位元線控制電 路2之構成之另一例。於圖2所示之構成中，於資料記憶電 路10上連接有2條位元線（BLie，BU。）。相對於此，於圖3 所示之構成中，於各位元線上連接有資料記憶電路1〇，配 置於列方向之複數之記憶體單元全部連接於對應的位元 149140.doc 201117217 線。因此， 或讀出動作 可對配置於列方向 之所有記憶體單元進行寫入 再者，以下說明可應用於圖 搂士 + γ 不之構成、及圖3所示之 者’以下針對使用圖3之情形加以說明。 :⑻係表示記憶體單元及選擇電晶體之剖面圆。 圖4⑷表示記憶體單元。於基板51(下述的p 形成有記憶體單元之源極、 或）上 久邛与，及極之η型擴散層42。 於Ρ型井區域55上拟ώ „托 增 Θ 5上^由閘極絕緣膜43而形成有浮動閘極 ，於該浮動閘極4 4上經由絕緣膜4 5而形成有控制閘 極(CG)46。圖4(b)表示選擇閘極。於ρ型井區域$ 有源極、及作為沒極之„型擴散層47。於p型井區邮:經 由閘極絕緣膜4 8而形成有控制閘極4 9。 圖5係表示快閃記憶體之剖面圖。例如於p型半 導體基板51内’形成有_井區域52、53、54、及p型井區 域56。於N型井區域52内形成有p型井區域55，於該p型井 區域5 5内开》成有構成s己憶體單元陣列丄之低電壓n通道電晶 體LVNTr。進而，於上述N型井區域53、p型井區域％内， 形成有構成資料記憶電路丨〇之低電壓p通道電晶體L ν ρ τ r、 及低電壓N通道電晶體LVNTr。於上述基板51内，形成有 連接位元線與資料記憶電路丨〇之高電壓N通道電晶體 HVNTr。又，於上述N型井區域54内形成有例如構成字元 線驅動電路等之高電壓P通道電晶體HVPTr。如圖$所示， 與低電壓電晶體LVNTT、LVPTr相比，高電壓電晶體 HVNTr、HVPTr例如具有較厚的閘極絕緣膜。 149140.doc 201117217 圖6係表不t、給至圖5所示之各區域之電壓之例。在進行 刪除、程式、f|取時，對各區域供給如圖6所示之電壓。 此處’ Vera係進行資料刪除時施加至基板之電壓，Μ係 接地電壓’ Vdd係電源mPgmH係進行資料寫入時施 加至列解碼器内之N通道M〇s電晶體之問極上的電壓，其 係用以導通子元線之寫人電壓Vpgm而不相應地降低騎道 MOS電晶體之閾值電壓的電位。亦即，其係供給至字元線 之電壓Vpgm+Vth(Vth : N通道M〇s電晶體之間值電壓）。 VreadH係在讀出時施加至列解碼器内之N通道Μ〇§電晶體 之閘極上的電壓，其係用以導通Vread而不相應地降低观 道MOS電晶體之閾值電壓的電位。亦gp，其係供給至字元 線之電壓，在續出時為Vread+Vth(Vth : N通道MOS電晶體 之閾值電壓）。 此外，在進行資料寫入時，具有被供給至非選擇單元之 字元線之電壓Vpass，在進行資料讀出時，具有被供給至 非選擇字元線之電壓Vread。 圖7、圖8係表示圖3所示之資料記憶電路丨〇之一例。資 料s己憶電路1 〇包含：圖7所示之感測放大器單元（SAU) l〇a、及圖8所示之資料控制單元（Dcu) 10b成。 於圖7中’感測放大器單元1〇a包含：複數之n通道M〇s 電晶體（以下，稱為NMOS)21〜27 ;複數之P通道MOS電晶 體（以下’稱為PMOS)28、29 ;傳輸閘30、3 1 ;閂鎖電路 3 2，及電容器3 3。閂鎖電路3 2例如包含時鐘反相器 (clocked inverter)電路 32a、32b 〇 149140.doc -12- 201117217 NMOS21之電流通路之一端係連接於被供給有電源電壓 Vdd之節點，另一端係經由傳輸閘3〇、NMOS24、及傳輸 閘3 1而接地。在Nm〇s24與傳輸閘3 1之連接節點上，連接 有NMOS25之電流通路之一端。該NM〇s25之另一端連接 於配置在記憶體單元陣列中之位元線BL。於NMOS2 1上， 並聯連接有NMOS22、23之串聯電路。 又’ PMOS28之電流通路之一端係連接於被供給有電源 電壓Vdd之節點，另一端係經由Pm〇S29而連接於構成閃 鎖電路32之反相器電路32a之輸入端，且經由NMOS26而接 地。與該反相器電路32a交又連接的時鐘反相器電路32b之 輸入端係經由NMOS27而連接於資料控制單元（DCU)lOb。 又，PMOS29之閘極連接於NMOS22、23之連接節點，於 該連接節點上連接有電容器33之一端。於該電容器33之另 一端被供給有時脈信號CLK。 在NMOS21之閘極中被供給有信號BLX。在構成傳輸閘 30之NMOS之閘極中被供給有構成閂鎖電路32之反相器電 路32a之輸出端的信號LAT，在PMOS電晶體之閘極中被供 給有反相器電路32a之輸入端之信號INV。在NMOS24之閘 極中被供給有信號BLC，在NMOS25之閘極中被供給有信 號 BLS。 在NMOS22之閘極中被供給有信號HLL，在NMOS23之 閘極中被供給有信號XXL。 在PMOS28之閘極中被供給有信號STB，在NMOS26之閘 極中被供給有重置信號RST。於NMOS27之閘極中被供給 149140.doc -13· 201117217 有信號NCO。 概略說明上述感測放大器單元之動作。 (寫入動作） 古在向記憶體單元令寫入資料時，首先，將信號㈣設為 :位準（以下，記作Η位準），將重置信號咖暫時設為Η位 :對閃鎖電路32進行重置而使獅位準，且使信號 INV為低位準（以下，記作L位準卜 •此後’將信號NCO設為Η位準，從資料控制單元⑽取入 資枓。當該資料為表示寫入之L位準（「〇」）時，信號Μ 成為L位準’信號INV成為_準。又，當該資料為表示非 之H位準（1 J )時，問鎖電路32之資料不發生變化， LAT保持為H位準，信號INV保持為L位準。 接著，將信號BLX、BLC、BLS設為H位準後，在問鎖電 路之彳5號LAT為L位準，且信號1]^¥為11位準（寫入）時，傳 =開3〇斷開’傳輸問31導通’位元線BL成為VSS。於該狀 心、右子元線成為程式電壓Vpgm，則資料被寫入至呓 憶體單元。 ° ;另—方面，對於閃鎖電路32，在將信號LAT設為11位 準，且將信號INV設為L位準（非寫入）時，傳輸閘3〇為導 '且傳輸閘3 1為斷開，故位元線BL被充電至vdd。因 此，在字元線成為Vpgn^f，單元之通道升壓至較高的電 位，故資料不會被寫入至記憶體單元。 (讀出動作、程式驗證讀出動作） 在從A憶體單元讀出資料時，首先’將設置信號rst暫 149140.doc -14· 201117217 時設為Η位準，對閂鎖電路32進行重置，使信號LAT為Η位 準，且使信號INV為L位準。此後，將信號BLS、BLC、 BLX、HLL、XXL設為特定之電壓，對位元線BL進行充 電。與此同時，將電容器33之Node充電至Vdd。此處，當 記憶體單元之閾值電壓高於讀出位準時，記憶體單元為斷 開狀態，位元線保持為Η位準。亦即，Node保持為Η位 準。又，當記憶體單元之閾值電壓低於讀出位準時，記憶 體單元成為導通狀態，位元線BL之電荷被放電。故位元線 BL成為L位準。因此，Node成為L位準。 接著，將信號STB設為L位準後，在記憶體單元導通 時，Node為L位準，故PMOS29導通，閂鎖電路32之信號 INV成為Η位準，且信號LAT成為L位準。另一方面，在記 憶體單元斷開時，閂鎖電路32之信號INV保持為L位準， 信號LAT保持為Η位準。 此後，在將信號NCO設為Η位準後，NMOS27導通，將 閂鎖電路32之資料傳送至資料控制單元1 Ob。 於寫入動作後，驗證記憶體單元之閾值電壓之程式驗證 動作與上述讀出動作大致相同。 圖8係表示資料控制單元（DCU) 10b之一例。 圖8所示之資料控制單元10b係包含運算電路40與複數之 資料閂鎖電路ADL、BDL、XDL、及NMOS41。 運算電路40係包含：匯流排（以下，記作IBUS);連接於 IBUS兩端並進行互補動作之傳輸閘42、43 ;對IBUS之資 料進行閂鎖之閂鎖電路44 ;及根據該閂鎖電路44之資料而 149140.doc -15- 201117217 設定閂鎖電路ADL、BDL、XDL之位準之設定電路45。 傳輸閘42係藉由互補的信號COND與信號CONS而動作， 並連接感測放大器單元SAUlOa之匯流排（記作SBUS)與 IBUS。傳輸閘43係藉由互補的信號CONS與信號COND而 動作’並連接IBUS與連接有資料閂鎖電路ADL、BDL、 XDL之匯流排（以下，記作DBUS)。當傳輸閘42導通時’傳 輸閘43為斷開，當傳輸閘42斷開時，傳輸閘43為導通。 閂鎖電路44係包含：複數之PMOS46〜49、複數之 NMOS5 0〜56、及反相器電路68。在PMOS46與NMOS50之 閘極中被供給有設置信號SET，在PMOS48之閘極中被供 給有重置信號REST。在NMOS53之閘極中被供給有信號 IFH，在NMOS55之閘極中被供給有信號IFL。NMOS54之 閘極係經由反相器電路68而連接於IBUS，NMOS56之閘極 係連接於IBUS。 設定電路45係包含：PMOS57〜60、及NMOS61-64。在 PMOS57之閘極及NMOS61之閘極中被供給有信號FAIL。 該信號FAIL係作為閂鎖電路44之一個輸出端之PMOS47與 NMOS51之連接節點的信號。在PMOS59與NMOS63之閘極 中被供給有信號MTCH。該信號MTCH係作為閂鎖電路44 之另一個輸出端之PMOS49與NMOS52之連接節點的信 號。進而，在PMOS58之閘極中被供給有信號M2HB，在 PMOS60之閘極中被供給有信號F2HB。在NMOS62之閘極 中被供給有F2L，在NMOS64之閘極中被供給有信號 M2L。 149140.doc •16- 201117217 資料閂鎖電路ADL、BDL、XDL為相同之構成，其等係 包含：閂鎖電路66、及將該閂鎖電路66連接於DBUS之傳 輸閘65。各傳輸閘65藉由信號BLCA、BLCB、BLCX而控 制。資料閂鎖電路XDL係經由NMOS41而連接於輸入輸出 端10。在NMOS41之閘極中被供給有信號CSL。 如上所述，資料控制單元1 Ob保持寫入資料，且在讀出 時，保持從記憶體單元中讀出之資料。 從資料輸入輸出緩衝器6所供給之2位元之寫入資料經由 資料閂鎖電路XDL而被例如資料閂鎖電路ADL、BDL逐1 位元地進行閂鎖。 圖8所示之運算電路40可對資料閂鎖電路ADL、BDL之 資料進行AND(與）、OR(或）、及互斥NOR(互斥或）等之運 算。例如在AND時，將保持於資料閂鎖電路ADL、BDL中 之資料輸出至DBUS及IBUS。此時，僅在保持於資料閂鎖 電路ADL、BDL中之資料皆為「1」的情況下，IBUS成為 Η位準，在其他情況下，成為L位準。即，僅在非寫入 時，IBUS成為「1」，在寫入時，IBUS成為「0」。將該資 料經由SBUS而傳送至圖7所示之感測放大器單元10a，藉 以進行寫入。 圖8.所示之運算電路40亦可相對於複數之圖7所示之感測 放大器單元（SAU) 10a及複數之圖8所示之資料控制單元 (DCU)lOb而分配1個來配置。藉此，可削減電路面積。 運算電路40之動作可進行種種變形，例如1個邏輯運算 亦可應用種種控制方法，且視需要而可改變控制方法。 149140.doc 17 201117217 由於本NAND型快閃記憶體為多值記憶體，故可w單元 中儲存2位元之資料。該2位元之切換係藉由位址(第！頁 面，第2頁面）而進行。在i單元中健存有2位元時，為2頁 面’但在【單元中儲存有3位元時，藉由位址（第【頁面，第 2頁面’第3頁面）而切換各位元。進而，在】單元中儲存有 4位元時，藉由位址（笸丨百品 ^ k 曰問1址（弟I頁面，弟2頁面，第3頁面，第々頁 面）而切換位元。 圖9係概略地表示記㈣單元陣狀記憶區域之構成。 記憶體單元陣m含有如上所述之複數之區塊。於本實施 形先、中’ 6亥等區塊被定義為多值區塊mlb及2值區塊 SLBeMLB係包含將n位元(11為2以上之自然數)儲存於Η固 兄憶體單Α中之多值位準單元(MLC)，⑽係包含Μ位元 (k<n)儲存於1個記憶體單Α中之2值位準單元。本實施形 態中，為簡單起見’例如使。=2，k=1 ’並假定MW中儲存 有4值資料（2位元），SLB中儲存有2值資料（1位元）。紙b 及SLB於記憶體單元陣列丨内之位置為任意。mlb及slb之 位址例如係藉由作為圖丨所示之主控制器之控制部9所控 制。 又，本實施形態中，說明對如圖3所示排列於列方向上 之所有單元進行總括地寫入讀出之情形。 圖10⑷係表示2值區域中之記憶體單元之閣值電壓與讀 出位準。因刪除動作而使記憶體單元成為資料「1」的閾 值電壓，因寫入「〇」資料而使記憶體單元成為資料 的閾值電壓。 149140.doc 18 201117217 讀出時’使用資料與「G」之間值錢之間的位準 SLf_R。寫入時，因驗證位準具有資料保存邊界故使用 稍回於璜出時之位準SLC_R的位準SLC_V。 圖l〇(b)係表示4值區域中之記憶體單元之閾值電壓與讀 出位準。因刪除動作而使記憶體單元成為資料「11」的閾 值電壓，因寫入下位頁面（l〇wer Page)與上位頁面（upper Page)之2頁面之資料而成為資料「〇1」、「〇〇」、「1〇」的閾 值電壓。讀出時，使用與各個閾值電壓之間對應的讀取位 準A—R」、「B_R」、「C_R寫入時，因驗證位準具有資 料保存邊界（data retention margin) ’故使用例如稍高於讀 出時之位準的位準A_V ' B V、C V。 — _ 圖U係表示由4值寫入產生的記憶體單元之閾值電壓之 變遷。 (程式） (高速寫入區域之寫入） 從外部寫入之資料首先作為2值資料而被寫入至圖9所示 之SLB(尚速寫入區域）。即，本實施形態中，寫入至1個 MLC中之資料係作為2值資料而被寫入至2個SLC。對構成 SLB之單元SLC而言，於1單元中儲存有i位元，對於構成 MLB之單元1^!^而言，於1單元中儲存有2位元。因此，為 了將資料寫入至1個MLC中而需要2倍數量之SLC。於本實 施形態中，SLB之數量與MLB之數量可視使用者側之需要 而改變。 如圖10(a)所示，對於刪除狀態之SLC，當來自外部之資 149140.doc •19- 201117217 料為「ο」時，進行寫入，當來自外部之資料為「 不進行寫入而是保持刪除狀態。 °由於 入。如 至構成 以此方式，將寫入資料依序寫入至SLB之slc SLC之寫入為2值資料之寫入，故可進行高速的寫 此，在將資料寫入至SLC之後，將SLC之資料傳送 MLB之MLC，並作為多值資料而儲存於MLC中。 (4值寫入） 於MLC中，例如_⑷、（b)、（c)、⑷⑷所示進布 3步驟之寫人，將從SLC中讀出之資料作為多值資料而寫 入至MLC。於該例中，以3步驟進行寫入，但亦可以2步 驟、4步驟等進行寫人。例如圖12所示之單元（ce叫以圖 11(a)所示之方式從删除狀態被粗略地被寫入資料 「Rough」。此後，將資料寫入至與單元…叫鄰接之單元 (Cell2)中。隨著該鄰接單元_2)之寫入，先寫入的_ 之閾值電壓如圖11〇))所示會以使閾值電壓變高之方式有若 干擴展。此後’如圖11(c)所示，被粗略地寫入資料、 「b」、「c」。 此後，將資料寫入至由Cem分離之2個單元（Cell3)(與 CeU2鄰接之單元）、及與Cem鄰接之_。隨著該⑽3 及Cell2之寫入，弈耷 无罵入的Celll之閾值電壓如圖u(d)所示 會以使関值電壓變高之方式有若干擴展。此後，對Celll如 圖導示根據寫入驗證位準「"」「”」「c—v」而 進行精細寫入，牆痒：士士皆 槓在地寫入各資料「a」、rb」、「c」之閾 值電壓°反覆進行上述動作，將多值資料寫人至動之各 149140.doc •20· 201117217 〇〇 一 單兀。 再者，於MLB之寫入中，從SLB讀出的i頁面或2頁面量 之2值資料被暫時儲存於圖8所示之資料閃鎖電路ADL、 BDL、XDL中之1個或2個中，此後被寫入至!^!^。 圖13係表示SLB及MLB内的頁面之構成之一例。該頁面 係包含儲存資料錯誤校正碼（ECC，Error Correcting Codes)之區域PI、及將SLB或MLB之寫入/讀出（w/E)次數 例如作為刪除次數而儲存之區域P2。該區域p2例如相對於 1個SLB或MLB而設定1個。儲存於該區域P2中之W/E次數 例如係藉由控制部9而管理。 圖14係表示控制部9進行的SLB之刪除動作。控制部9在 進行SLB之刪除時，首先從區域P2讀出W/E次數N(S1)。判 別該讀出的W/E次數N是否為規定值以下（S2)。當W/E次數 N為規定值以下時’增加W/E次數（S3)。此後，刪除SLB之 資料（S4)。接著，將已增加的W/E次數N寫入至刪除後的 SLB之區域P2中（S5)。 另一方面，於步驟S2中，當判斷W/E次數n達到規定值 時，將該SLB設定為使用禁止（S6)，將刪除狀態之MLB設 定為SLB(S7)。此後，於SLB中設定W/E次數n之初始值、 例如「0」（S8)。或者，在得知MLB所使用之w/E次數時， 繼續使用該次數。如此，在將MLB設定為SLB時，以使各 SLB之W/E次數N成為均等之方式進行周知的均化動作。 於上述構成中，多值區域MLB之記憶體單元MLC將2位 元儲存於1單元中’ 2值區域SLB之記憶體單元slC將1位元 149140.doc •21 · 201117217 儲存於i單元中，並假定MLB之記憶體單元河1^之寫入/讀 出（W/E)次數N為1 k(k=1000)次，SLB之記憶體單元SLc之 W/E次數^1為5〇 k次，SLB之記憶容量為mlb之記憶容量的 2/〇。於該情形時’ SLB之記憶體單元slc在W/E次數^^達 到50 欠後設為使用禁止。於此時間點，使MLB進行均化 後’各MLB進行500次覆寫《此後，將MLB之記憶體單元 MLC用作SLC。MLB相對於i單元多值資料之寫入而需要 進打2單元量之2值資料之寫入。故多值資料之寫入次數成 為1/3 °因此，多值資料之覆寫次數成為500+500/3=667 次。 再者’亦可不如上述第1實施形態般設置專用之2值區域 SLB ’而從一開始便對多值區域mlb之記憶體單元MLC進 行均化，將MLB用作SLB。於該情形時，在將多值資料寫 入至MLB之1單元中時，需要將2值資料寫入至SLB之2單 元中。因此，多值資料之寫入次數成為1/3，多值資料之 覆寫次數成為1000/3=333次。 如上所述，SLB之W/E次數每達到規定值時便將MLB置 換成SLB，直至預先設定的複數個SLB全部成為使用禁止 為止。 圖15(a)、（b)、（c)係表示第1實施形態之多值區域MLB與 2值區域SLB之使用狀態。如圖15(a)所示’相對於複數之 MLB而設定複數之SLB。於該狀態下，如圖15(b)所示，當 SLB之W/E次數達到規定值時，該SLB作為無效而被禁止 使用，MLB之一部分被置換成SLB。圖15(c)係表示將預先 149140.doc -22- 201117217 設定的所有SLB設為無效，並與此對應而將MLB置換成 SLB之情形。 (讀出） 儲存於多值區域MLB之記憶體單元MLC中之資料係使用 圖10(b)所示之讀取位準「A_R」、「B_R」、「C—R」而被讀 ' 出，並作為2位元之資料輸出至外部。 根據上述第1實施形態，為了將多值資料寫入至多值區 域MLB之記憶體單元MLC中，在具有2值區域SLB，且在 SLB之W/E次數達到規定值時，將該SLB設為使用禁止， 將MLB —邊均化一邊用作SLB。因此，無需增多預先設定 的SLB之數量，在預先設定的SLB消失的情況下，亦可藉 由將MLB置換成SLB而防止寫入速度下降，延長半導體記 憶裝置之壽命。 (第2實施形態） 圖16(a)、（b)、（c)係表示第2實施形態之多值區域MLB與 2值區域SLB之使用狀態。 於第1實施形態中，當預先設定的SLB之W/E次數達到規 定值時，對該SLB不進行寫入，而將MLB之一部分用作 SLB，將MLB—邊均化一邊用作SLB。因此，將MLB作為 ' SLB而使用，故MLC之覆寫次數會變少。
' 相對於此，第2實施形態中，在將預先設定的所有SLB 置換成MLB時，MLC之覆寫次數亦不會變少。 即，如圖16(a)所示，SLB之W/E次數依序達到規定值， 將MLB置換成SLB。圖16(b)係表示原本用作SLB之所有 149140.doc -23- 201117217 SLB之W/Ε次數依序達到規定值，將MLB置換成SLB。 又，圖16(c)中，當由MLB置換之SLB之W/E次數達到規定 值時，進而將剩餘的MLB中之1個置換成SLB。如此一 來，隨著W/E次數之增加，記憶體容量減少，但MLC之覆 寫次數不會變少。 又’由使用者可知’隨著記憶體容量之減少而推進記憶 體單元之劣化。 此處，例如在多值區域MLB之記憶體單元MLC於1單元 中儲存有2位元，2值區域SLB之記憶體單元SLC於1單元中 儲存1位元，且在MLB之記憶體單元MLC之覆寫次數為1 k 次’ SLB之記憶體單元SLC之覆寫次數為50 k次，SLB之記 憶容量為MLB之記憶容量之2%的情況下，若SLB之記憶體 單元SLC之W/E次數N達到50 k次，則該SLB被設為無效。 於該時間點’若使MLB進行均化，則會進行5〇〇次覆寫。 此處’將MLB之一部分用作SLB。多值資料之覆寫次數為 1 k次’但在多值資料之覆寫次數為5 0 〇次以後，記憶容量 會減少2%。 另一方面，例如在多值區域MLB之記憶體單元MLC於1 單元中儲存有2位元’ 2值區域SLB之記憶體單元§LC於1單 元中儲存有1位元’且在MLB之記憶體單元Mlc之覆寫次 數為1 k次，SLB之記憶體單元SLC之覆寫次數為10 k次， SLB之§己憶谷量為MLB之§己憶容量之2%的情況下，若slb 之§己憶體早元SLC之W/E次數N達到10 k次，則該SLB被設 為無效。於§玄時間點’右MLB進行均化，則mlB進行100 149140.doc -24- 201117217 次覆寫。此處’將MLB之一部分置換成SLB。因此，記憶 容量會進一步減少2%。此後，進而在SLB之寫入次數達到 10 k次時’若MLB進行均化，則MLB進行200次覆寫。此 處’將MLB之一部分置換成SLB。因此，記憶容量會減少 4%。以此方式，在SLB之寫入次數每達到SLC可覆寫之次 數時，若使用新的MLB之一部分作為SLB，則可使用直至 達到MLB原本的多值資料可覆寫之次數為止。即，於該例 中’可使用直至MLC之覆寫次數達1 k次為止，故可延長 半導體記憶裝置之壽命。 根據上述第2實施形態’在使預先設定的SLB為無效 後’判斷置換成SLB之MLB之寫入次數，當該SLB之寫入 -人數達到規定值時’將該SLB設為無效，並將剩餘的mlb 之一部分進一步置換成SLB。因此，記憶容量雖減少，但 了在保持寫入速度南速化之狀態下，延長半導體記憶事置 之壽命。 再者，於第1、第2實施形態中，SLB之位置無需固定。 可將SLB、MLB之位置設定於記憶體單元陣列i内之任意 位置。 (第3實施形態） 圖17係表示第3實施形態，其係表示作為圖7、圖8所示 之頁面緩衝器之資料記憶電路10 ' 2值區域SLB、及多值 區域MLB的關係。例如，當寫入至於丨個單元中儲存有2位 元之複數之MLB的1區塊時，例如必需將2區塊量寫入至於 1個單元中儲存有丄位元之SLB中。由於必需寫入至SLB之 149140.doc -25- 201117217 每1區塊内之每i頁面中，故在SLB與MLB位於相同記憶體 單元陣列内時’向SLB中之寫入時間成為問題。因此，為 了使向SLB之寫入實現高速化，例如考慮將2區塊之slb寫 入至2個記憶體單元陣列之複數之SLBi i區塊内的每^頁 面中。即，將資料寫入至第丨記憶體單元陣列之複數之 SLB的1區塊中，且將資料同時寫入至第2記憶體單元陣列 之複數之SLB的1區塊中。其次，將第i記憶體單元陣列之 SLB之資料與第2記憶體單元陣列之SLB之資料傳送至第} s己憶體單το陣列或第2記憶體單元陣列内之丨個MLB。藉 此’可謀求SLB之寫入之高速化。 然而，從第1或第2記憶體單元陣列讀出、並保持於頁面 緩衝器中之1個SLB之資料必需傳送至另一個記憶體單元 陣列之頁面緩衝器中。故資料之移動需要較長時間。 因此，如圖1 7所示，第3實施形態可將從第丨記憶體單元 陣列1 -1之SLB中讀出之資料之複數位元同時傳送至第2記 憶體單元陣列1_2。因此，在第丨記憶體單元陣列丨“之頁面 緩衝器（S/A)2-l、與第2記憶體單元陣列1-2之頁面緩衝器 (S/A)2-2之間，針對每一或複數之資料記憶電路而設置有 連接電路71。 圖18係表示連接電路71之一例。於圖18中，對於與圖8 相同之部分附以相同符號。配置於第丨記憶體單元陣列1 _ 1 側之頁面緩衝器（S/A)2-1係包含複數之資料記憶電路1 〇， 構成各資料記憶電路10之DCU之電晶體41係連接於佈線 71 1。又’配置於第2記憶體單元陣列1 ·2側之頁面緩衝器 149140.doc -26· 201117217 (S/A)2-2係包含複數之資料記憶電路1〇，構成各資料記憶 電路10之DCU之電晶體41係連接於佈線7丨_2。 為方便說明，佈線係分別以丨條佈線表示， 電晶體71-3亦以1個電晶體表示❶但具體而言，關於佈線 71-1，當頁面緩衝器（S/A)2-l中所含之電晶體41之數量例 如為8 k個之情形時，佈線71_丨係藉由i k條佈線構成，各 電晶體41之每8個連接於對應之佈線。關於佈線？^，亦 以與佈線71-1相同之方式構成，當頁面緩衝器（s/a)2_2* 所含之電晶體41之數量例如為8让個之情形時佈線7i_2係 藉由1 k條佈線構成，各電晶體4丨之每8個連接於對應之佈 線。佈線71-1與佈線71_2之一端部係經由電晶體71_3而連 接於輸入輸出端10。電晶體71_3亦係藉由與佈線、71_ 2相同數量之電晶體而構成。具體而言係由】k個電晶體構 成。 對於電晶體71·3之閘極電極，被供給有信號？1。於其他 。己隐體單元陣列相互間亦配置有連接電路72、73…，該等 連接電路72、73…連接於輸入輸出端1〇。 於上述構成中，針對將資料寫入至第1記憶體單元陣列 1之MLB之情形進行。此時，首先，例如將1區塊量之資 料寫入至第1記憶體單元陣列W側之則中，並將剩餘的^ 區塊量之資料寫入至第2記憶體單元陣列卜2側之SLB中。 P使彳°唬T1為高位準，使電晶體7 1 -3導通。於該狀態 下，例如使供給至構成第1記憶體單元陣列1-1側之頁面緩 衝益（S/A)2_1之複數之電晶體41的信號CSL為高位準。因 149140.doc -27- 201117217 此’輸入至輸入輸出端10之1區塊量的資料被傳送至第1纪 憶體單元陣列1-1側之資料記憶電路（頁面緩衝器（S/A)2_ 1)。於該狀態下，使頁面緩衝器（S/A)2_l側之信號CSL為 低位準’使供給至構成第2記憶體單元陣列ι_2側之頁面緩 衝器（S/A)2-2之複數之電晶體41的信號CSL為高位準。因 此，輸入至輸入輸出端IO之剩餘的資料被傳送至第2記憶 體單元陣列1-2側之資料記憶電路（頁面緩衝器（S/A)2_2)。 此後，傳送至第丨記憶體單元陣列丨_丨側之資料記憶電 路、及傳送至第2記憶體單元陣m_2側之資料記憶電路中 的資料’同時被寫人至第1記憶體單元陣列Η之SLB及第2 記憶體單元陣列1 -2之SLB中。 以此方式，在將1區塊量之資料寫入至^記憶體單元陣 列W之則、且將工區塊量之資料寫入至第2記憶體單元陣 列1·2之SLB之後，讀出憶體單元陣列 頁面量的資料、及第2記憶體單元陣列^之㈣以頁面量 的資料，並保持於對應的各資料記憶電路（頁面緩衝器 (S/A)2-l 與 2-2)中。 此後，當信號丁1為低位準時，將讀出至第i記憶體單天 陣列Μ之頁面緩衝器(S/A⑻中的資料、或讀出至請 憶體單元陣列i-2之資料記憶電路(頁面緩衝器陶Μ)中 的資料傳送至其他記憶體單元陣列之㈣記憶電路（頁面 緩衝器（S/A))中。
此後’將保持於第1記憶體單 元陣列1 -2之資料記憶電路（頁 元陣列1-1、或第2記憶體 面緩衝器之資料）中的2頁 149140.doc •28· 201117217 面量之SLB之資料寫入至第u 己亡體早兀陣列1-1、或第2記 憶體單元陣列1-2之MLB中。在筮！也电 在第1、第2實施形態所應用 之構成例之情況下，需要8 人的傅达動作，但在第3實施 形態之情況下’ 8次之傳送動作即 助作即可。又，於第3實施形態 中，當頁面缓衝器（S/A)2-l、h a β # 中包含之電晶體41之數量 例如為8 k:個時，由於各雷晶辨4。， 黾日日體41之每8個連接於對應之佈 線，故電晶體7 1 - 3之數量為1 k 双里馮ί k個。然而，例如若電晶體41 每80個連接於對應之佈線，則雷曰 ⑴电日日體71-3之數量成為1〇〇 個，傳送動作成為80次。 根據上述第3實施形態，在第憶體單元陣列盥第2 記憶體單元陣m_2之間，設置有連接第以憶體單元陣列 1-1之頁面緩衝器（S/A)2-l與第2記憶體單元陣列之頁面緩 衝器（S/A)2-2的連接電路71，藉由該連接電路71而將寫入 至SLB中之2區塊量之資料逐一區塊地寫入至第“己憶體單 元陣列1-1之SLB、及第2記憶體單元陣列1-2之SLB中。因 此，在SLB之2區塊量之資料寫入時，可不等待i區塊量之 寫入完成而進行剩餘的1區塊量之寫入。由此，可縮短 SLB之寫入所需之時間。 又，同時讀出寫入至第1記憶體單元陣列1 _ 1之SLB中之1 頁面的資料、及寫入至第2記憶體單元陣列ι_2之§ lb中之1 頁面的資料，並經由連接電路71而傳送至第1記憶體單元 陣列1 -1之資料記憶電路（頁面緩衝器（S/A))2-1、或第2記憶 體單元陣列1-2之資料記憶電路（頁面緩衝器（S/A))2_2，藉 此使一個記憶體單元陣列之記憶體單元之資料記憶電路 149140.doc -29- 201117217 (頁面緩衝器（S/Α))中保持有寫入至第1記憶體單元陣列 之SLB中之1頁面的資料、及保持有寫入至第2記憶體單元 陣列1-2之SLB中之1頁面的資料，從而可對mlb進行寫 入。因此，藉由將2區塊量資料同時儲存於2個記憶體單元 陣列之SLB中而可實現SLB寫入時間之高速化。 再者’於第3實施形態中，當第1、第2記憶體單元陣列 卜1、1-2之SLB之W/E次數達到規定值時，與第}或第2實 施形態同樣地將MLB置換成SLB。 (實際應用之例）· 接下來，說明應用上述半導體記憶裝置之實際應用。 圖19係表示應用有半導體記憶裝置之記憶卡之例。於圖 19中’記憶卡900具有包含上述實施形態中所說明的NAND 型快閃s己憶體之半導體記憶裝置9〇 1 ^半導體記憶裝置9〇 1 從未圖示之外部裝置接收特定之控制信號及資料。又，向 未圖示之外部裝置輸出特定之控制信號及資料。 即’在裝載於記憶卡900中之半導體記憶裝置901上，連 接有：傳送資料、位址、或指令之信號線（DAT);表示將 指令傳送至信號線DAT之指令列賦能信號線（CLE);表示 將位址傳送至信號線DAT之位址列賦能信號線（ALE);及 表示快閃記憶體可否動作之準備/忙碌信號線（R/B)。 圖20係表示另一記憶卡之例。與圖19所示之記憶卡不 同’該記憶卡具有控制快閃記憶體9〇丨並與未圖示之外部 裝置進行信號授受的控制器91 〇。 控制器91 0例如包含：介面部（I/F)9丨丨，其從未圖示之外 149l40.doc •30· 201117217 部裝置輸入信號’ $向外部裝置輸出信號；介面部， 其與包含_型快閃記憶體之半導體記憶裝置9〇ι進行信 號授受；微處理器（MPU)913，其進行將從外部裝置輸入 之邏輯位址轉換成物理位址等的計算；作為緩衝器之 RAM914’其暫時儲存資料·，及錯誤校正部（ECC)915，其 生成錯誤校正碼。又’於記憶卡_之介面部911上’連接 有指令信號線（CMD)、時脈信號線（CLK)、及信號線 (DAT)。 ° 再者’於上述記憶卡中，各種信號線之數量、信號線之 4元寬度及控制器之構成係可變形。又，使用該構成， 亦可構成一轉變為硬碟之SSD(S〇lid State Drive，固態驅 動器）。 " 圖21係表示另一實際應用。如圖21所示，上述記憶卡 9〇0被插入至卡片固持器920中，並連接於未圖示之電子機 器卡片固持态920亦可具有一部分的控制器9丨〇之功能。 圖22係表示另一實際應用。將記憶卡9〇〇、或插入有記 憶卡900之卡片固持器920插入至連接裝置1000。連接裝置 1〇〇〇經由連接佈線1100及介面電路12〇〇而連接於插板 1300。於插板1300上裝載有CPU 1400及匯流排150〇。 圖23係表示另—實際應用。將記憶卡900、或插入有記 憶卡900之卡片固持器920插入至連接裝置1000。連接裝置 1 〇〇〇'”至由連接佈線11 〇〇而連接於個人電腦2〇〇〇。 圖24、圖25係表示另一實際應用。如圖24、圖25所示， 1匚卡2100上裝載有1^(：1；22〇〇。1^(：1；22〇〇具備：包含上述 149140.doc -31 · 201117217 實施形態之NAND型快閃記憶體之半導體記憶裝置901、以 及例如 ROM 23 00、RAM 2400及 CPU 25 00。如圖 24所示， 1C卡2100具有露出於其一表面之平面終端（plane terminal) 2600，該平面終端2600連接於MCU 2200。CPU 2500具 備：運算部25 1 0、以及連接於半導體記憶裝置90 1、ROM 2300及 RAM 2400之控制部 2520。 圖26係表示另一實際應用，例如係表示攜帶式音樂記錄 再生裝置3000之例。該攜帶式音樂記錄再生裝置3000例如 内置有於本體内包含上述實施形態之N AND型快閃記憶體 的半導體記憶裝置901。進而，可安裝包含上述NAND型快 閃記憶體之記憶卡900。 圖2 7係表示另一貫際應用，例如係表示行動電話等之行 動終端裝置4000。行動終端裝置4000内置有例如於本體内 包含上述實施形態之NAND型快閃記憶體之半導體記憶裝 置901。進而，可安裝包含上述NAND型快閃記憶體之記憶 卡 900。 圖28係表示另一實際應用，例如係表示USB記憶體 5000。USB記憶體5000内置有例如於本體内包含上述實施 形態之NAND型快閃記憶體之半導體記憶裝置901。 此外，當然，於不改變本發明之要旨之範圍内可進行種 種變形實施。 【圖式簡單說明】 圖1係表示作為本發明之實施形態所應用之半導體記憶 裝置之NAND型快閃記憶體的構成圖； 149l40.doc -32· 201117217 圖2係表示圖1所示之記恃贈留_ 土 之構h 隐體h陣列及位元線控制電路 之構成之一例的電路圖； 塔 圖3係表示圖1所示之記憶體 之椹士 口 干兀丨皁列及位兀線控制電路 構成之另一例的電路圖； 圖4中，圖4(a)係記憶體單元 托^ < σ丨面圖，圖4(b)係選擇閘 極之剖面圖； 7疋伴闸 圖5係半導體記憶裝置之剖面圖； 圖6係表示刪除、編程、讀取主 貝取時圖5之各部之電壓的圖； 圖7係表示圖2、圖3所示之咨七比而 之貝枓圮憶電路之一部分的 圖，其係表示感測放大器|元之電路圖； 圖8係表示圖2、圖3所示之資料記憶電路之一部分的 圖，其係表示資料控制單元之電路圖； 圖9係概略地表^示_ ip，陰g _ 听®衣不。己隱體早兀陣列之記憶區域之構成 圖； 圖丨〇中，圖10(a)係表示圖9所示之2值區域SLB之閾值分 之例的圖，圖10(b)係表示圖9所示之多值區域MLB之閾 值分佈之例的圖； 圖11(a)〜(e)係表示圖9所示之多值區域厘1^之寫入動作 的圖； 圖12係表示記憶體單元之寫入順序之例的圖； 圖13係表示一頁面之構成的圖； 圖丨4係表示用以說明第丨實施形態之動作之流程圖； 圖^中’圖15(a)、（b)、（c)係表示用以說明第1實施形態 之動作的圖； 149140.doc •33· 201117217 2實施形態 圖16中’圖16(a)、（b)、（c)係表示用以說明 之動作的圖； 圖17係表示第3實施形態之構成圖； 圖丨8係表示取出圖17之一部分之電路圖； 置之實際 圖19係表示應用有各實施形態之半導體記憶^ 應用的構成圖； 圖20係表示另一實際應用之例的構成圖； 圖21係表示另一實際應用之例的構成圖； 圖22係表示另一實際應用之例的構成圖； 圖23係表示另一實際應用之例的構成圖； 圖24係表示另一實際應用之例的構成圖； 圖25係表示另一實際應用之例的構成圖； 圖26係表示另一實際應用之例的構成圖； 圖27係表示另一實際應用之例的構成圖；及 圖28係表示另一實際應用之例的構成圖。 【主要元件符號說明】 1 、 1-1 、 1-2 記憶體單元陣列 9 控制部 10 資料記憶電路 1〇·1 ' 10-2 頁面緩衝器 71 連接電路 MLB 多值區域 SLB 2值區域 149140.doc • 34 -