TW201017886A - (110)-oriented p-channel trench MOSFET having high-k gate dielectric - Google Patents

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TW201017886A
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layer
type
trench
region
semiconductor layer
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TW098130206A
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Tat Ngai
Qi Wang
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Fairchild Semiconductor
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201017886 六、發明說明： 本發明係有關於具有高介電常數閘極介電質之（110)指 向p型通道溝槽金氧半導體場效電晶體。 交互參照相關申請案 本申請案有關於2008年7月16日提出申請的美國專 利申請案第12/174,030號案（代理人號案第 018865-024100US號），其共同被讓渡且所有用途的全部内 容在此以參照形式被併入本文。本申請案還相關於2〇〇5年 7月25日提出申請的美國專利申請案第u/189，163號案(代 理人號案第018865-017300US號），其共同被讓渡且所有用 途的全部内容在此以參照形式被併入本文。 發明背景 本發明大體上有關於半導體裝置，且更特別地有關於 用於製造在（110)指向金屬薄片上無定形矽（s〇M)基體中且 具有高介電常數（高幻閘極介電質的溝槽場效電晶體(FET) 的一方法及結構。 習知的半導體製造使用多個製程，以在基體上形成半 導體結構。在某些裝置中，該基體用作電流傳導路徑的部 分。例如，該基體扮演重要的固態開關的角色，該固態開 關是用於離散裝置應用及積體電路的一關鍵半導體結構。 固態開關包括例如功率金氧半導體場效電晶體（功率 MOSFET)、隔離閘極雙極性電晶體(IGBT)及各種類型的閘 201017886 流體。一些定義功率開關之性能的特性是其導通電阻（即及 極至源極導通電阻RDS〇〇)、崩潰電壓及開關速度。 大體上，一典型的MOSFET裝置的開關速度、導通電 阻、崩潰電壓及電力消耗可受佈局、尺寸及材料影響。工 業設計實踐已力求使MOSFET導通電阻盡可能低，以降低 傳導功率損失且增加電流密度。例如，在垂直式功率 MOSFET裝置中，導通電阻由諸如通道電阻、漂移區域（外 延層）電阻及基體電阻的多個電阻組成。這—垂直式功率 MOSFET裝置（及其他MOSFET裝置）的導通電阻直接地受 用於汲極至源極傳導路徑中之材料的類型及尺寸影響。因 而，對於一垂直式功率裝置，諸如一功率MOSFET，基體 是一關鍵的性能元素。 此外，基體可影響MOSFET中閘極介電質的特性及品 質。因而，形成該閘極介電質的方法在判定一 MOSFET的 性能及穩定性中扮演一重要的角色。 P使已用各種基體材料，使用習知的技術來製造垂 、"置值疋仍有與此等習知技術相關聯的限制條 件。下面將就鱗限制的-些予以詳細地討論。 〃 因而，需要改良用於製造具有期望之基體及介電質特 性的垂直式裝“維持-簡單製造製程的技術。 ' 【考务明内潑^】 '钱間平概受 根據本翻之實施例，描述用於使用p型（11G)指向石夕 材料形成垂直式较置的各種技術，該p型（11G)指向石夕材料 201017886 對在（110)平面上且在該<110>方向中的電流傳導及重推 雜P型區域，提供增加的電洞遷移率，均用於減小基體電 阻且形成-良好的歐姆接觸。此外，還提供用於形成具有 高介電常數之閘極介電質的一方法，以在一⑴0)矽表面上 獲得與習知的熱氧化層相比較佳的品質。在一實施例中， -重掺雜（110)⑦材料層遭形成且接著轉移至—支撐基體。 下面的垂直式裝置製造，由一金屬接觸及支揮層至重摻雜 (110)石夕材料來替代支擇基體。在本發明的—變化 掺雜(110)石夕材料層形成於—輕摻雜⑴〇)石夕基體上。在裝置 製造完成讀’縣體在初始的賴研紅後㈣一選擇 性姓刻製㈣歸。因此，本㈣之實施例將結合在該 (110)P型材料中之較高的電洞遷移率、該⑴啦面上改良 的高U極介電質及重摻雜⑴G)p型材料的低電阻率以 改良P型垂直式半導體裝置的裝置特徵。 根據本發明的一實施例，提供用於在-重摻雜P型⑽） 半導體層上形成-半導體裝置的一方法。該方法開始於提 供-重摻雜P型⑽)石夕層，且在P重摻雜型⑽)石夕層上形 成一輕摻雜P型⑽)石夕層。該方法還包括形成_ p通道 m〇sf= ’該p通道则FET在該輕摻雜p型（叫夕層中 具有d著-⑴〇)結晶平面的一通道區域以允許在—<11〇> 方向上的—電流傳導。該P通道MOSFET也包括具有—高 介電常數材料且内襯於該（_結晶平面的-閘極介電質 層。該方法進一步包括形成覆蓋在該輕摻雜p型（11_層 上的一頂部傳導體層’及覆蓋在該重摻雜P型⑽)石夕層下 201017886 的一底部傳導體層。根據該實施例，^通道M〇SFET可 以是-溝槽閘極M〇SFET、—屏蔽閘極m〇sfet或一橫向 MOSFET等。在此等裝置的每一個中，從該了員部傳導體層 至該底部傳導體層的-電流傳導的特徵表現為沿著一 <11〇>結晶指向且在-（1H))結晶平面上的一電洞遷移率。下 面更詳細地描述用於形成此等裝置的方法。 在-實施例中，該重摻雜p型（11〇)妙層覆蓋在一第一 支樓基體上。在該頂部傳導體形成之後，該方法包括將一 第二支律基體接合於該頂部傳導體層。接著將該第一支撐 基體移除，以暴露該重摻雜p_1〇)石夕層的一後表面且 該底部傳導體層遭形成而與該重摻雜p型⑴〇)石夕層的經暴 露後表面相接觸。隨後’將該第二支樓基體移除。 在:實施例中，該第-支撐基體包括覆蓋在一石夕基體 上的-氧化層，其特徵表現為（1〇〇)、结晶指向、p型傳導率 及輕摻雜。在-特定實施射，如τ形成該p型重摻邮⑼ 石夕層…P型歸雜⑽)㈣形錢蓋在—第_石夕基體 上，該第-石夕基體是-輕摻雜P型⑴〇)基體。—第一氧化 層形成覆蓋在該P型重摻雜（11_層上。將氫離 重摻雜⑽㈣層以在此形成由於氫而充分變弱的—區^ 以允許沿著該區域將該重摻雜⑽)石夕層劈裂而形成一上方 及-下方⑽)層。在一實施例中，一第二氧化層形 成覆羞在該第-支撐石夕基體上。該方法包括將該第一基體 接合於該第一支擇石夕基體，且沿著該區域將該ρ型重摻雜 ⑴0)石夕層劈裂，而使下方層接合於覆蓋在該第一支擇石夕基 201017886 上的第二二氧化石夕層。該下方(11G)層的特徵表現為p型 傳導率及冋摻雜。在-特定實施例中，該第一支揮基體透 過研磨該石夕基體而獲移除，且是將該氧化層用作一触刻停 止來钱刻剩餘石夕基體，並將該？型重掺雜⑽辦層作為一 姓刻停止來蝕刻該氧化層’而獲移除。 在另-實施例中，該第—支撐基體包括一石夕基體，該 石夕基體的特徵表現為⑽)結晶指向、p型傳導率及輕摻 φ 雜且1^ p型重掺雜(110)石夕層使用-外延製程或-離子植 入製程而形成。在-特定實施射，該第—支麟體透過 研磨該矽基體且將重摻雜P型矽作為一蝕刻停止來蝕刻剩 - 餘的矽基體而獲移除。例如，該第一支撐矽基體可使用包 括KOH或EDP的一濕式蝕刻製程來移除。 該重摻雜（ll〇)p型矽層提供一低電阻裝置區域。在一 特定實施例中，該重摻雜（11〇)p型矽層的特徵表現為大約 6xl019 cm-3更高的一摻雜濃度。在另一實施例中，該重摻 參雜（110)p型矽層的特徵表現為大約lxl〇n cm-3更高的—摻 雜濃度。該電阻可透過使用一卩型重摻雜（11〇)矽層的薄層 而獲進一步減小。例如，這一層可具有在大概 0.5 μιη至大 概3 μιη之間的厚度。另一方面，該底部金屬層具有足夠的 厚度來支揮半導體裝置。在一特定實施例中，該底部傳導 體層具有大約50 μπι的厚度。 在一實施例中，高介電常數材料具有與一二氧化矽層 相比較高的一介電常數。僅作為範例，該高介電常數材料 具有大約5 nm至大約50 nm的厚度。諸如HfO2之高介電 7 201017886 常數材料可使用一原子層沈積(ALD)製程來形成。在一實施 例中，該閘極介電質層包括覆蓋在該高介電常數材料下的 一薄介面介電質層。該薄介面層可包括氧化氮層、化學氧 化層或熱氧化層。 根據本發明之另一實施例，一半導體裝置包括一底部 傳導層及覆蓋在該底部傳導體層上的一第一 P型半導體 層。該第一 p型半導體層遭重換雜’且其特徵表現為一（110) 表面結晶指向及一第一傳導率。該半導體裝置包括覆蓋在 該第一 P型半導體層上的一第二p型半導體層。該第二半 導體層也是p型，且其特徵表現為一與該第一傳導率相比 較低的傳導率。而且，該半導體裝置具有包括一高介電常 數材料的一閘極介電質層。該閘極介電質層形成於該第二P 型半導體層内的一（110)結晶平面上。一頂部金屬層覆蓋在 該第二p型半導體層上，且形成至該裝置的一頂部接觸。 在這一半導體裝置中，從該頂部金屬層至該底部金屬層且 穿過該第二P型半導體層的一電流傳導的特徵表現為，沿 著一<110>結晶指向且在（110)結晶平面上的一電洞遷移率。 在該半導體裝置的一特定實施例中’該第一 P型半導 體層的特徵表現為lE17/cm3或更高的一摻雜濃度。在另一 實施例中，該第一 p型半導體層的特徵表現為高於6E19/ cm3的一摻雜濃度。 在一特定實施例中，該半導體裝置包括具有—溝槽的 一溝槽閘極MOSFET，該溝槽延伸至該第二p型半導體區 域内。一閘極介電質層内襯於該溝槽之側壁及底部。該溝 201017886 槽閘極MOSFET包括位於該溝槽中之閘極介電質上的一間 極電極’及在該溝槽中之開極電極之每一側的側面處的p 型源極區域。該M0SFET還包括—p型漂移區域，延伸於 該漂移區域上的- n型本體區域，及在相鄰於該溝槽之本 體區域中的Ρ型源極區域。 在另-實施例中，辦導體裝置包括具有-溝槽的一 屏蔽閘極溝槽则FET，該溝槽延伸至該第二半導體層 • β。一屏蔽介電質内襯於該溝槽之側壁及-底部表面。該 屏蔽閘極溝槽MOSFET包括在溝槽之—下方部分中的一屏 蔽電極，且藉由該屏蔽介電質與第二半導體層隔離。一電 _介電質覆蓋在屏蔽電極上，且_閘極介電質内概於溝 . 槽側壁之上方部分。該屏蔽閘極溝槽MOSFET還包括在該 溝槽之-上方部分中，位於電極間介電f上的—問極電 極。該閘極電極藉由該閘極介電質與該第二半導體層隔 離。在-實施例中，該第二半導體層包括1型漂移區域、 ® ⑨伸於該漂移區域上的—η型本體區域，及在相鄰於溝槽 之本體區域中的多個Ρ型源極區域。 根據本發明之又一實施例，形成具有位於一金屬基體 、的重摻雜ρ型（110)半導體層的—場效電晶體的一方 法’其包含：提供—重摻雜ρ __層；在該重推雜ρ ·()夕層上形成-轉雜㈣⑴…⑦層；形成具有在該 輕摻雜Ρ_0)㈣中沿著—⑽)結晶平面之—通道區域 的-P通道勘贿，以允許在一 <11〇>方向上的一電流傳 5 P通道M0SFET進-步包括具有内襯於該（11〇)結晶 9 201017886 H 材料的—雜介電質層；形成覆蓋在 該輕摻雜P型〇·夕層上的一頂部傳導體 在該重摻雜P型⑽㈣下的—底部傳導體層= 頂部傳導體層域底部料體層的1流料的特徵表現 =^~<11G>結晶指向且在—⑽)結晶平面上的—_ ,在一實施例中，該方法更包含：提供—第—支擇基體； 及形成覆蓋在該第-支撐基體上的重摻雜㈣⑽)石夕層。 在另-實施例中，該方法更包含：將一第二支律基體 接合於該頂部傳導體層；移除該第-支揮基體，以暴^該 重摻雜卩型⑽)石夕層的一後表面；形成與該重推雜p型⑴二） 石夕層之後表rM目接觸的底部料體層；及歸 基體。 釋 在另一實施例中，該第一支撐基體包含一矽基體，該 石夕基體的特徵表現為(110)結晶指向、p型傳導率及輕接雜。 在另一實施例中，形成該P型重摻雜（11〇)矽層包含— 離子植人製程或-適當摻雜外延製程，則彡成^在:第 一支撐基體上的P型重摻雜（110)矽層。 在另-實施例中，移除該第—支揮基體包含將重推雜p 型碎層用作一飯刻停止，來姓刻該妙基體。 在另一實施例中，移除該第—支撐基體包含使用包括 KOH或EDP的一濕式蝕刻製程來移除矽基體。
在另一實施例中，形成覆蓋在該第一支撐基體上之p 型重摻雜⑽辦層包含以下步驟：提供—第—絲體該P 201017886 第一矽基體的特徵表現為（110)結晶指向、p型傳導率及輕 換雜；形成覆蓋在該第-石夕基體上的_ p型重推雜⑴0)石夕 層；形成覆蓋在該p型重掺雜（110)矽層上的一第一氧化 層；將氫離子植入該重掺雜(110)石夕層，以在此形成由於該 氮而充分變弱的-區域，來允許沿著該區域劈裂該重接雜 ⑽)石夕層而形成-上方（110)層及一下方⑽)層；將該第一 石夕基體接合於該第-支撑基體；及沿著該區域劈裂該P型 ❹ ί摻雜（110)㈣’而使下方⑽)層接合於覆蓋在該第—支 撐基體上的第二二氧化矽層。 在另:實施例中，該第-支樓基體包含覆蓋在一石夕基 — 體上的一氧化層，該石夕基體的特徵表現為（100)結晶指向 _ 型傳導率及輕摻雜。 在另-實施例中’移除該第一支撐基體包含以下步 驟：研磨該石夕基體；將該氧化層作為一敍刻停止，來_ 剩餘的石夕基體；及將該Ρ型重摻雜（11〇)石夕層作為一姑刻停 % 止，來蝕刻該氧化層。 在另-實施例中’該重摻雜（110)ρ型石夕層的特徵表現 為大約6x1019 cm 3更高的一摻雜濃度。 在另-實施例中’該重掺雜(11〇)p型石夕層的特徵表現 為大約1x1017 cm-3更高的一摻雜濃度。 在另-實施例中’該p型重摻雜⑴〇)石夕層具有在大概 〇·5 μπι至大概3 μιη之間的厚度。 在另一實施例中，該底部金屬層具有足夠的厚度來支 撐半導體裝置。 11 201017886 在另一實施例中，該底部傳導體層具有大約50 μιη的 厚度。 在另一實施例中，該高介電常數材料具有與一二氧化 石夕相比較高的一介電常數。 在另一實施例中，該高介電常數材料具有大約5 nm至 大約50 nm的厚度。 在另一實施例中，形成該閘極介電質包含使用一原子 層沈積(ALD)製程來形成一高介電常數材料。 在另一實施例中，該高介電常數材料包括ΗίΌ2。 在另一實施例中，該閘極介電質層包括覆蓋在該高介 電常數材料下的一薄介面介電質層。 在另一實施例中，該方法進一步包括在形成該高介電 常數材料之前形成一薄氮氧化層。 在另一實施例中，該方法進一步包括在形成該高介電 常數材料之前形成一化學氧化層。 在另一實施例中，該p通道MOSFET是一溝槽閘極p 通道MOSFET，且該方法更包含：在該輕摻雜p型（110)層 之一上方部分中形成一 N型本體層，該輕摻雜p型（110)層 的一下方部分保留為一 P型漂移層；在該輕摻雜P型（110) 層之一頂部部分中且在該N型本體層上形成一 p型源極 層；形成延伸穿過P型源極層、N型本體層至輕摻雜p型 漂移層的溝槽，該等溝槽具有在（110)結晶平面中的側壁， 其中相鄰於該等溝槽之每一側壁之本體層的一部分形成通 道區域；形成具有在該（110)結晶平面中内槻於一溝槽側壁 201017886 之一高介電常數材料的閘極介電質層；及形成位於該溝槽 中之閘極介電質上的一閘極電極。 通道MOSFET，且該方法更包含： 上方部分中形成一 N型本體層，寄 、在另-實施财，該p通道画FET是—魏間極p :在輕摻雜p型（110)層之 該輕摻雜p型（11〇)層的一 下方部分保留為—P型漂移層；在該輕摻雜P型⑴〇)層之 7頂部部分中^在該N型本體層上形成_P型源極層；形 〇 纽伸穿過15型源極層、N型本體層至輕摻雜p型漂移層 的溝槽’該等溝槽具有在(11〇)結晶平面中的側壁，其中相 鄰於該等溝槽之每-側壁之本體層的—部分形成通道區 域，形成一個内襯於每一溝槽之側壁與底部表面的屏蔽介 tf ;在每―溝槽的—下方部分中形成-屏蔽電極，該屏 蔽電極藉由屏蔽介電質與溝槽表面隔離；形成覆蓋在該屏 蔽電極上的一電極間介電質；在每-溝槽的-上方部分中 形成具有-高介電常數材料的閘極介電質層，該高介電常 ® ⑽料在（_結晶平面中内襯於-溝槽側壁；及在溝槽的 —上方部分巾形纽於電_介電質上的—閘極電極，該 閘極電極藉由該_介電質與該通道區域隔離。
中形成一重摻雜p型源極區域，N ，在每一N型井區域的一頂部部分 區區域，N型井區域的一表面部分 H通祕域’錢道區域受組配以提供在—（11〇)平面
13 201017886 面部分形成具有覆蓋在一（110)結晶平面上的一高介電常數 材料的閘極介電質層，且形成覆蓋在每一通道區域上的一 閘極電極，該閘極電極覆蓋在該閘極介電質上。 下面詳細的描述及附加圖式提供對本發明之性質及優 點的更佳理解。 圖式之簡單描述 第1A及1B圖是根據本發明之實施例，繪示在一（110) 晶圓中結晶指向的簡化視圖， 第2圖是根據本發明之一實施例，繪示一 p型溝槽閘 極MOSFET的一簡化截面視圖； 第3圖是根據本發明之另一實施例，繪示一 p型屏蔽 閘極溝槽MOSFET的一簡化截面視圖； 第4A-4F圖是根據本發明之一實施例，繪示用於形成 一重摻雜P型（110)指向基體結構之簡化製程流程的簡化截 面視圖， 第5A-5H是根據本發明之一實施例，繪示用於使用一 重摻雜P型（110)指向基體形成一半導體裝置之製程流程的 簡化截面視圖； 第6圖是根據本發明之一實施例，繪示矽蝕刻率的變 化是硼濃度的函數的一簡化圖式； 第7A-7G圖是根據本發明之另一實施例，繪示用於使 用一重摻雜P型（110)指向基體形成一垂直式裝置之另一製 程流程的簡化載面視圖； 第8A-8I圖是根據本發明之一實施例，繪示用於形成 201017886 一 P型溝槽閘極mosfet之簡化製程流程的簡化截面視 圖， 第9A-9E圖是根據本發明之一實施例，繪示用於形成 一 P型屏蔽閘極MOSFET之簡化製程流程的簡化截面視 圖；及 第10圖是根據本發明之一實施例，繪示一p型平面功率 MOSFET的一簡化截面視圖。
【實施方式；1 發明的詳細描述 本發明之實施例提供各種技術’用於使用增加電流傳 導，改良閘極介電質品質且減小基體電阻的p型（11〇)指向 矽材料及高介電常數閘極介電質，來形成半導體裝置。根 據該實施例’本發明包括各種可使用的特徵。此等特徵包 括下面内容。在本發明之實施例中，高遷移率的p通道裝 置實現於（110)/<11〇>結晶組配的矽晶圓上，以實現在通道 區域中的高電洞遷移率。在此所使用的符號（110)/<110>是 指示’沿著一 <11〇>結晶指向且在一（110)結晶平面上的電流 傳導。在一些實施例中，（110)矽基體對裝置導通電阻的貢 獻透過使用一薄的重摻雜（110)基體而被減小。本發明之實 施例也提供允許本質上改良rdsmi而不增加垂直式功率溝槽 裝置之閘極電荷的（110)指向碎的金屬薄片上無定形石夕 (SOM)結構。而且，本發明之實施例也提供具有高介電常 數介電質材料的一閘極介電質，其是藉由用於改良在（11〇) 矽表面上閘極介電質之品質的一沈積方法而形成。 15 201017886 上面的特徵可在後面的/個或多個實施例中。此等特 徵僅是範例，不應不適當地限制本文申請專利範圍的範 圍。在該技藝中具有通常知識者將認識到許多變化、修改 及替代。 功率MOSFET裝置技術發展的一焦點包括減小導通電 阻(RDSOT)及閘極電荷，特別是閘極至汲極電荷（Qgd)。例如’ 在溝槽MOSFET中，RDSot可透過減小裝置節距，來隨著溝 槽密度的增加而減小。然而’這一方法通常導致較高的 Qgd。它還可能增加重本體區域及源極區域之接觸形成的困 難性。這一節距小型化由於重本體程序所產生的缺陷，還 可能導致較高的洩露失效率。因而，期望有其他用於減小 通道電阻的方法。 根據本發明之一實施例，提供用以在具有平邊(缺口） 的（11〇)指向矽晶圓上，沿結晶<ιι〇>方向’製造P通道溝槽 MOSFET裝置以減小通道電阻的一方法。已知在矽（110)平 面上沿<110>方向（(110)/<110>)的反轉層中電洞遷移率，與 在（1 〇〇)平面上沿< 100>方向（(1 〇〇)/< 1 〇〇>)的電洞遷移率相 比，大於其兩倍。電洞遷移率與通道電阻之間的關係可表 示為下面的等式。 其中Z是通道長度’ z是通道寬度，c(»是每單位面積 的閘極氧化電容，K是閘極電壓’ 6是通道區域中的電洞 遷移率，且匕是臨界電壓。建立在結晶受組配 16 201017886 晶圓上的P通道裝置從而由於改良的仏，而具有大幅減小 的及CA。 如第1A圖所示，該（110)/<110>組態可透過使用平行 於<110>結晶方向，具有平邊(缺口）的（110)指向矽晶圓來實 現。如第1B圖所示，在此類型晶圓上的垂直式溝槽在（110) 平面上具有溝槽底部及側壁，且電流從溝槽頂部流至溝槽 底部的方向（通道方向）是<11〇>方向。然而，為了能受益於 較高的電洞遷移率，需要克服在裝置處理中的某些挑戰。 在將（110)/<110>晶圓用於功率MOSFET裝置的一挑戰 是：由於很難長成重硼掺雜（110)指向柴可斯基(cz)矽晶 圓，而致使裝置缺乏立即可用的重摻雜（11〇)指向晶圓。由 於在（110)指向矽結晶上極小的硼偏析係數，硼的合併是極 其有限的。此鑄錠的電阻率在幾十Q_cm的範圍中。為了
範圍中之電阻率的基體， ，在本發明之實施例巾被認為是輕
裝置應用形成重 例中，本發明還提供用於w (110)指向矽層來進一步減^ 本發明之實施例提供用於對
步減小汲極電阻的方法。 根據本發明之— 之一示範實施例， 用於形成一重摻雜P型 17 201017886 (:)層的一製程流程可簡明地總結如下。具有-低電阻率 晶1U錄^薄（11G)料延層在輕摻雜（11G)指向料種晶 日日aail)上長成。可選擇地，這—重摻雜薄⑴〇)石夕 二精離子植人或擴散而形成於輕摻雜⑽㈣的種晶晶 =^接者—熱二氧切層在該薄重摻雜層 虱離子/分子穿過該二 «t 〇 的頂部H氧切/ 支撐基體上，該支律基體 驟的低溫退火㈣，^。該經接合晶圓對接著遭受兩步 裂面將##曰曰 、沿者由氫植入能量所定義的一劈 创厂日日日日圓的重堋摻雜(110)層分離 雜P型⑽)層的厚度在 醫㈣ 的範圍中。接著各種裝置^實 1,5 _ 石夕層來予以形成。下面紐：^可使用這一重摻雜p型⑽) 更詳細描述。 、〜m4FB提供料—方法的 在另一實施例中，— 製程或-離子植入製程而摻雜薄(110)㈣可使用-外延 程而形成於—輕摻雜⑽)㈣種晶晶 圓上。各種裝置結構可㈣^aaaa 材料而予以形成。隨後，=摻雜薄⑽)層作為-開始 ^^^ ^摻雜基體可使用一選擇性的 法的更詳細描述。U7A_7G圖提供對這-方 在將（110)/<110>^έΒ;κ 置中的另-挑戰是：在⑴^日日_於功率溝槽MOSFET裝 .,« ^ (10)平面上很難形成高品質的閘極 二來實定氧化層電荷及介面捕獲電荷密 度（Drt)來實現可接受的 界電壓及δ™界電壓穩定性。已經 18 201017886 確定的是，D,t與表面上可用接合的密度成正比例。表格1 總結了不同結晶平面的矽特性。在（100)及（111)平面上的Dit 分別是2x10】°及2xlOn l/cm2-eV。在（110)平面上每單位區 域的可用接合在（100)與（111)平面間的這一事實是指示， (110)平面的Dlt將在2X101。及2xlOn l/cm2-eV之間，儘管 沒有資料可用。根據本發明的實施例，減少氧化層的長成 率及增加附加的氫退火可進一步減小Dit及固定氧化層電 荷，且改良閘極氧化層的完整性。 表格1.矽的實體特性 指向 表面密度1/ cm2 可用接合1/ cm2 在中間能隙處的 Dit l/cm2-eV (100) 6.8χ1014 6.8xl014 2χ1010 (110) 9.6χ1014 9.6χ1014 (111) 7.85χ1014 11.8χ1014 2χ10π 隨著積體電路的繼續小型化，閘極介電質已經縮放至 不能再小的厚度。因為Si02具有一相對低的大約3.9的介電 常數，所以此縮放導致Si02層變薄而在大概〜1.0 nm的範圍 中，使得過多的洩露電流可包含裝置性能。因此，較高介 電常數(〜15-25)的閘極介電質已作為替代予以提出。根據本 發明之實施例，覆蓋在一薄下方層上包括一高介電常數（高 幻材料的一介電質適合作為在一（110)矽表面上的一閘極介 電質。在一特定實施例中，提供用於使包括一高A：介電質材 料的一閘極介電質藉由原子層沈積(ALD)而形成於一薄下 方層上的一方法。有利地，可使用這一閘極介電質來克服 一（110)矽表面上熱Si02閘極介電質所遇到的困難。根據該 實施例，該高介電質材料可包括Hf02、Zr02、Gd203、 19 201017886
La203、Ce02、Τι02、Υ2〇3、Ta 〇 及A1〇3 ’ 或其他薄 膜。 根據該等實施例，該下方層可是一薄熱Si〇2、通常形 成於一化學晶圓清洗製程中的化學氧化層、或一氮氧化 層。在一實施例中，下方層的厚度可在大概5_10人的範圍 中。當然，可有其他的變化及替代。 在一實施例中，使用一原子層沈積(ALD)製程來形成相 對獨立於該下方基體之表面指向的一保角介電質薄膜。而 且，原子層沈積可允許控制及選擇介電常數。在ALD中， 鲁 將氣態前驅物以脈衝的形式引入一反應室内的基體表面 上，該反應室通常處於低壓下。在該等脈衝之間，該反應 室以一惰性氣體予以淨化及/或疏散。在每一反應步驟中， - 使前驅物充滿該基體表面且用化學方法予以吸收。隨後的 ， 脈衝以一淨化氣體將過多的前驅物從該反應室移除。另一 脈衝階段將一第二前驅物引入該基體，其中發生期望薄膜 的長成反應。在該長成反應之後，將過多的前驅物及反應 副產品從該反應室中淨化。 〇 在一特定實施例中，諸如_Hfo2薄膜的一高介電常數 材料在一ALD製程中，使用化學物而長成。首先， 一下方層形成於一基體上。該下方層是覆蓋在該高介電常 數材料下的一薄介面介電質層。例如，該介面層可以是一 4氮氧化層、一薄熱氧化層或一化學氧化層。作為一範例， 該化學氧化層可形成於一濕式化學晶圓清洗製程中。在一 實施例中，這一介面層用以平定該基體的表面。 20 201017886 在下方層準備好之後’將晶圓載入ALD製程室，其中 Hf〇2薄膜在3〇〇°C下長成。一週期的Hf〇2長成可包括一 H20脈衝’之後是一^们4脈衝’每一脈衝都由一队流來運 載，且相鄰脈衝是以幾秒鐘來分離。在長成期間的總壓力 可維持在例如卜10 Torr。沈積溫度可在大約18〇_6〇〇°c的範 圍中。該HfO2薄膜的厚度可由如驅物脈衝的數量及持續時 間來控制。例如，根據該等實施例，該厚度可從大約5〇 A至 大約500 A。 根據本發明’可將形成重掺雜p型（110)薄基體及高介電 常數閘極介電質形成的製程用於各種不同功率M0SFET製 程的製程流程中。在一實施例中，這一製程可用於製造一 溝槽MOSFET。可選擇地，該溝槽形成製程可用於形成其 他諸如一屏蔽閘極FET的溝槽FET結構中。下面提供一溝槽 閘極MOSFET及一屏蔽agate MOSFET的範例。 第2圖是根據本發明之一實施例，緣示具有沿著一 <110>結晶指向且在（110)結晶平面（(11〇)/<11〇>)上的一電 流傳導的一P型溝槽閘極MOSFET 100的一簡化截面視圖。 然而，應理解的是，本發明的基本技術可使用任何處理技 術而用於離散裝置及積體電路。如在此描述的所有其他圖 式’應理解的是，在該等圖式中所描繪之各種元件及構件 的相對尺寸及大小不能正確地反映真實的尺寸，且僅以說 明為目的。 如第2圖所示，MOSFET 100包括閘極終端G，該等閘 極終端G耦接於形成於溝槽1〇2内側的閘極電極ιι〇0溝槽 21 201017886 102從一N井本體區域104的頂部表面延伸，該n井本體區域 104終止於一p型漂移或外延區域106。在—實施例中溝槽 1〇2内襯有薄介電質層108，且還可包括諸如摻雜多晶矽的 傳導材料110。P型源極區域112形成於相鄰於溝槽1〇2iN 井本體區域104的内側。MOSFET 1〇〇包括形成於該N井本 體區域104内側的N+重本體區域117。MOSFET 1〇〇還包括 一金屬源極層116。MOSFET 100的一汲極終端〇耦接於一 金屬基體118，該金屬基體118配置於p型重摻雜矽層114之 一後表面上。該外延層106及本體區域1〇4形成配置於重摻 〇 雜P型矽層II4上的一半導體結構層107。 如第2圖所述，p型重摻雜矽層114、卩型漂移或外延區 域106及n井本體區域1〇4都具有（11〇)結晶指向。而且，在p 型源極區域112與Ρ型漂移區域106之間的溝槽側壁也具有 ' 該（110)結晶指向。因此，形成於溝槽側壁上的通道區域允 許電流沿著一<11〇>結晶指向且在（11〇)結晶平面上，從該 頂部金屬層116傳導至底部金屬層118。如上所述，這一電 洞傳導的特徵表現為一較高的電洞遷移率。因此，ρ型溝槽 閘極MOSFET 1〇〇的裝置性能藉由在（11〇)結晶平面上沿著 —<110>結晶指向予以增強的電洞遷移率而獲改良。 此外’在第2圖中的閘極介電質層1〇8包括覆蓋在一薄 η面介電質層上的—高介電質層，該薄介面介電質層覆 蓋在該溝槽側壁上。根據本發明之實施例，該薄介面介電 質層可由具有大約例如5-10又之厚度的化學氧化層、熱氧化 層或氮氧化層形成。在一實施例中，該高及介電質層藉由 22 201017886 -原子層沈積(ALD)製程’在大約⑽。捕。c的沈積溫度下 予以形成。根據該實施例，該高姑電質層可具有例如 50。-500。的厚度。 因而本發月的该實施例顯示：與習知的p型溝槽 MOSFET進行比較’ p型溝槽閘極m〇sfet 1〇〇提供了在該 (110)結晶平面上增強的電洞遷移率及改良的閘極氧化層品 質。 第3圖疋根據本發明之一實施例，繪示具有改良 (110)/<11G>電洞遷移率的_?型屏蔽閘極溝槽m〇sfet細 的一簡化截面視圖。如圖所示，M〇SFET謂包括轉接於閑 極電極210的閘極終端G，該閘極電極2卿成於溝槽2〇2内 側。溝槽202從一N井本體區域2〇4的頂部表面延伸，該^井 本體區域204終止於一p型漂移或外延區域2〇6。在一實施例 中’溝槽202之上方部分内襯有薄閘極介電質層2〇8，且包 括形成該閘極電極之諸如摻雜多晶矽的傳導材料21〇。由諸 如摻雜多晶矽的傳導材料組成的屏蔽閘極電極211以屏蔽 介電質層209來與溝槽2〇2的下方部分隔離。p型源極區域 212形成於相鄰於溝槽2〇2之n井本體區域204的内側。 MOSFET 200還包括形成於該N井本體區域2〇4内側的_ N+ 重本體區域217。MOSFET 200進一步包括一金屬源極層 216。MOSFET 200的一汲極終端d耦接於一金屬基體218， 該金屬基體218配置於p型重摻雜矽層214的一後表面上。該 外延層206及本體區域204形成一半導體結構層207，該半導 體結構層207配置於該重摻雜口型^夕層214上。 23 201017886 類似於第2圖的裝置100 ’在第3圖中的p型屏蔽閉極、、籌 槽MOSFET 200包括均具有（110)結晶指向的p型重摻雜石夕 層214、p型漂移或外延區域206及N井本體區域2〇4。而且， 該等溝槽側壁也具有（110)結晶指向與形成於溝槽側壁上的 通道區域，該等通道區域允許電流從該頂部金屬層穿過★夕
第二p型半導體層傳導至底部金屬層。這一電流傳導的特徵 表現為沿著一<110>結晶指向且在（110)結晶平面上的—電 洞遷移率。此外’第3圖中的閘極介電質層2〇8包括覆蓋在 一薄介面介電質層上的一高-A：介電質層’類似於第1圖中的 閘極介電質層108。因而，相較於習知的p型屏蔽閘極 MOSFET，p型屏蔽閘極MOSFET 200屏蔽提供在一（11〇)結 晶平面上增強的電洞遷移率及改良的閘極氧化層品質。
第4A_4F圖是根據本發明之一實施例，繪示用於形成一 重摻雜p型（110)基體結構的一製程流程的簡化截面視圖。第 4A圖繪示一種晶（11〇)矽材料4〇2的一截面視圖，該種晶（ιι〇) 矽材料402可由諸如硼的摻雜劑予以摻雜。在一實施例中， 矽材料402可是一輕摻雜p型（11〇)矽基體。在該輕摻雜（11〇) 指向矽基體上，長成具有小S1〇〇mn-Cm(摻雜濃度〉1χ10π cm )之一電阻率及小於3〇 μπι之一厚度的一重摻雜ρ型外 延層404。可選擇地，重摻雜層4〇4可透過將摻雜劑植入矽 材料402中而形成。接著，在重摻雜層4〇4的頂部上，長成 具有400〜500又之厚度的—熱氧化矽層4〇6。氫離子/分子穿 過-氧化石夕層’以3xl〇16cnr2的劑量及6〇_17〇KeV的能量植 入。在一實施例中，包括層4〇2、4〇4及4〇6的晶圓此後被稱 24 201017886 為種晶晶圓407。在一實施例中，氫的植入產生在該外延層 404中描繪成虛線的富氫區域4〇5。 在一實施例中，氫離子的濃度以一足夠的深度及能源 電位提供以形成一富氫區域或可劈裂區域4〇5,該富氫區域 或可劈裂區域405具有在大約i_2 μηι之間的示範厚度。由 於氫的脆變，該可劈裂區域405晶格與無氫摻雜的矽晶格 相比更脆弱。 Q 第4Β圖繪示根據本發明之實施例，一第一支撐基體 308之一實施例的一截面視圖。在一實施例中，該第一支撐 基體308是一（100)矽基體。在另一實施例中，該（1〇〇)矽基 - 體由—二氧化矽(Si〇2)層305覆蓋。該Si02層305用作一 ， 餘刻停止層，且實質上可是任何有利於使用的厚度。例如， 在—實施例中，該Si〇2層3〇5可大約在1〇〇〇與2500A之 間。在另一實施例中，該Si〇2層305可大約在25〇〇與4〇〇〇又 之間。該Si〇2層305可使用實質上任何Si02層形成製程， 〇 長成於或配置於該支撐基體308上。例如，該^〇2層305 可使用一熱氧化製程而長成。 在第4C圖中，將該第一支撐基體308及氧化層305 接合於種晶晶圓407 ’該種晶晶圓407如第4A圖所示包括 層402、404及406。在一特定實施例中，氧化層305與406 在接合製程中接合在一起以形成氧化層306。該接合可使用 多個接合技術中的任何一個來執行。例如，在透過一濕式 化學及去離子(DI)水處理而致使該等Si〇2層305及406具 有一親水表面之後’該Si〇2層305及該種晶晶圓407可使 25 201017886 用習知的接合技術在室温下相接合。 在第4D圖中，執行一劈裂製程以將該外延層4〇4分為 二分離層114A及114B。該劈裂製程在該第一支撐基體3〇8 上保留一重摻雜（ll〇)p型矽之下方層U4B，且在該種晶矽 材料402上保留該外延層的一剩餘層部分U4A。該劈裂可 使用多個劈裂製程來執行，以將該可劈裂區域奶的晶格 結構折斷。在-實施例中，該劈裂製程包括使該種晶晶圓 407及初始基體308纟15〇與3〇〇〇c之間的溫度下退火大約
5小時至10㈣。在另一實施例中，該劈裂製程包括使該 種晶晶圓407及該第-支樓基體·在大約4贼的溫度下 退火大約15分鐘。在-特定實施例中，該經接合晶 受兩步驟的低溫退火程序。在15〇_3〇〇。〇下1〇_2〇小時的第 -退火用於溶接預加固’而在彻。c下45分鐘的第二退火 用於將該種晶晶圓的重娜雜⑴嶋沿著由氫植入能量所 定義的劈裂平面分離。該經轉移重娜雜⑴騎的厚b卢從
而藉由氫植人的能量紋義，且在_較實施例中是^從 〇.5至1.5 μηι的範圍中。 第4Ε及4F圖是繪示形成於第4D圖中所描述之劈 製程中的二部分的簡化截面視圖。在第4E圖中，妒成勺 輕摻雜P型⑽你晶圓撕及—重卩型摻雜⑽)外= 驗的-合成材料樣。在—實施例中，合成材料侧 ^ =成諸如第从圖之種晶晶圓術的另—種晶 f第4A'4D圖所描述的-製程中14F圖顯 一口成材料，其包括«在現在標示成_之; 26 201017886 上的重摻雜P型（U〇)層114B，且該氧化層是覆蓋在該第一 支樓基體308上。在一實施例中，層1MB具有8 mn_cm 的一電阻率’該電阻率與I業可用（11G㈣晶圓相比低許 多。在—實施例中，這一層用於形成一垂直式裝置中，且 對後側meta層提供一良好的歐姆(〇hm)接觸。下面討論用 於形成一垂直式装置之一方法的一範例。
第5A-5H圖是根據本發明之一實施例，繪示用於使用 一重摻雜p型（110)指向基體來形成一半導體裝置的一製程 程的簡化截面視圖。第从圖是一截面視圖，繪示重推雜 P型（110)石夕層114B位於一氧化層306上而該氧化層· 依人覆1在支撐層308上。這一結構相似於第4F圖的半導 體製程結構43G。在-實施例中，支撐層3()8可是―輕換雜 (11〇)碎層。在—特定實施例中，層114B具有lE17/Cm3或 更商的推雜濃度。在—實施例中，第5A圖中的結構可使用 第4A-4F圖所描述的—製程來形成。可選擇地，第5A圖 中的結構可使用另一方法來形成。 弟圖巾’—輕摻雜P型（_外延層1G6形成於該摻 雜P型（11G)碎層iuB±。可取捨地’該經劈裂摻雜石夕層
114B 可在CVD至中予以預處理，以使該石夕層ιΐ4β為該外延層 106的形成作準備。該預處理可用以產生—更均勻的表面。 在第5C®巾，半導料置職彡祕外延層106中且位 於"亥外延層1〇6上，且形成半導體結構層1们。該半導體結 構層107的形成可藉由任何習知的半導體結構形成技術來 完成。例如’該等半導體結構7G2可使用諸如分層、圖案化 27 201017886 及摻雜之習知的半導體結構製造步驟，而形成於該外延層 106上及/或該外延層106内。該等半導體結構702也可形成 於該摻雜矽層114B上，及/或形成該摻雜矽層114B的不可戈 缺部分。在一範例令，半導體結構層1〇7可包括溝槽閘桠 MOSFET結構，如上面結合第2圖所描述。在另一範例中， 在第5C圖中的半導體結構層1〇7可包括屏蔽閘極涛糟 MOSFET結構，如上面結合第3圖所描述。下面結合第 圖來描述用於形成具有（110)/<110>指向之一溝槽聞梭 MOSFET的一方法。下面結合第9A9E圖對用於形成具有 (11 〇)/< 11 〇>指向之一屏蔽閘極M〇SFET的一方法提供更詳 細的描述。 回頭參照第5(：圖，在MOSFET的-實施例中，例如， 金屬層116形成於該半導體結構702上。該金屬層116可實質 上使用在此所描述之__些製程，而料應用。在另一實施 例中’在該褒置層1〇7形成之後，該初始基體3〇8、％層 3〇6、摻雜石夕層mB及半導體結構層1〇7一起形成另一 半導體處理結構5〇7。 θ 在第5D圖中’ 一第二支撐基體8〇2(例如一玻璃晶圓）安 裝於位於半導體結構層1G7_L的金屬層 116上，以支撑用於 處理的料導體處理結構507。例如，第二支縣體8〇2使 用uv可卸離雙面膠而安裝於該等半導體處理結構 上'亥UV可卸雙面膠提供一強度足夠的黏附接合，以穩固 地維持住用於處理的巾間半導體處理結構。 在第5E圖中，該初始支撐層3〇8(例如一（1〇〇)矽基 28 201017886 藉由一基體變薄製程而變薄。可取捨地’在一實施例中， 該初始基體308使用諸如機械拋光/研磨的一機械變薄製程 而變薄，以形成一較薄基體308A。該初始基體3〇8可變薄至 例如大約8千分之一英寸(mil)，以使其能快速地以化學品予 以移除。 在第5F圖中，使用一基體蝕刻製程將該剩餘基體3〇8A 移除。在一製程中，透過將Si〇2埋層306作為一蝕刻停止層， 以一化學蝕刻製程，化學地蝕刻該基體308A而將該基體 308A移除。因為該Si〇2層306受組配來停止該化學蝕刻製 程，所以梦層114B及半導體結構層107透過用以蚀刻該初始 基體308A所使用的化學品，而保持未改變。該化學蝕刻可 藉由任何用以移除該初始基體308A的製程來完成。例如， 該蝕刻製程可以諸如酸、氫氧化物等移除該初始基體3〇8A 而不蝕刻Si02埋層306的化學品來完成。在一製程中，用以 移除該初始基體308A的化學钱刻製程可以下面的化學公式 予以說明：
Si + OH_ +2Η20γ Si02(〇H)2- +H2 其中Si02(OH)2_是一可溶的複合物。 在第5G圖中’藉由一蝕刻製程，將該si〇2層306移除。 該Si〇2埋層306可使用一 HF溶液予以化學蝕刻。在這一組態 中’該重掺雜（no)石夕層ιΐ4Β用作姓刻停止。例如，該si〇2層 306可以重量百分比為49%的一 HF溶液，在室溫下予以餘 刻。這一特定溶液可以大約2.5 μηι/min來蝕刻該Si02層 3〇6。用於移除層306的蝕刻製程可以下面的化學等式來說 29 201017886 明：
Si〇2 +6ΗΡγ H2SiF6(aq) + 2H2〇 在第5Η圖巾，—金屬基體丨卿成㈣摻雜⑪層ιΐ4Β 上。在，實化例中’該金屬基體118可使用諸如電鑛的實質 上任何製程’及/或使用諸如電聚氣相沈積法(PVD)'化學 氣相沈積法(CVD)等的沈積製絲形成。在另—實施例中， «玄金屬基體118可電錄於該摻雜㈣1ΜΒ上該金屬基體 118可包括可有利於使用之諸如銅、銘或諸如焊料的合金等 的實質上任何金屬或傳導體。 參 在第5Η圖中，將支撐層802移除。該支撐層802可使用 許多技術來移除。例如，該支撐層8〇2可使用一紫外線光製 程（其中該接合膠在暴露於足夠量的uv光中一預定的持續 · 時間時夂組配以卸離）來移除。隨後，可根據本發明的該等 ' 實施例’將第5H圖中的半導體處理結構5〇〇切割為個別的裝 置（晶粒）。 如上面結合第4A-4F圖及第5A-5H圖的討論，本發明提 供用於在（110)指向矽材料上製造p通道溝槽MOSFET裝 ® 置’以促使電洞電流在該<11〇>方向上傳導而降低通道電阻 的一方法。在一特定實施例中，在這一類型晶圓上的垂直 式溝槽具有在（110)平面上的溝槽底部及侧壁，且從溝槽頂 部至溝槽底部之電流的方向（通道方向）是<11〇>方向。該方 法可用以形成諸如溝槽閘極M〇SFET或屏蔽閘極溝槽 MOSFET的一垂直式裝置，其中在垂直方向上的電流傳導 獲得增強。例如’在第5H圖中，一電流可在金屬層116與118 30 201017886 之間且穿過裝置層107傳導，其中裝置層107可包括一溝槽 閘極MOSFET或一屏蔽閘極溝槽MOSFET。在另一實施例 中，裝置層107也可包括諸如二極體或IGBT的其他垂直式 裝置。 第6圖是根據本發明之一實施例，繪示一石夕基體之蚀刻 率與其硼濃度之間的關係的一簡化圖式。這一圖式僅是一 範例’不應不適當地限制本文申請專利範圍的範圍。在該 技藝中具有通常知識者將認識到其他變化、修改及替代。 如圖所示，矽蝕刻率隨著其硼濃度增加至大約1><1〇19 cm-3 而呈急劇下降。特別的是，在具有KOH或乙二胺 (ehtylenediamine)/ 鄰笨二酚（pyt〇catechol)/ 水（EDP)的重與 輕硼摻雜矽基體之間具有顯著的蝕刻率差。例如，在8TC 下的EDP溶液中，與硼濃度為lxiO2。cm-3時蝕刻率為0.1 μπι/hr進行比較，在硼濃度<lxl〇19 cm_3時姓刻率大約是2〇 μηι/hr。該蝕刻率差可多達2〇〇倍。在K〇H化學中，也已發 現一相似的蝕刻率差。這一蝕刻差將使該重硼摻雜矽層能 夠作為蝕刻停止。在輕摻雜p型矽與重摻雜p型矽之間選擇 性地蝕刻有利地用於本發明之一實施例的一方法中。 第7A-7G圖是根據本發明之另一實施例，繪示用於使用 重摻雜p型（110)指向基體來形成一垂直式裝置的另一製 程流程的簡化截面視圖。首先，在第7A圖中，一重硼摻雜 (H〇)層114(具有>6xi〇i9 cm-3的濃度)透過將硼植入⑴〇)指 ㈣晶圓708上而外延地長成或形成。僅作為—範例，一外 延製程可在1_ t下以一 B2H6摻雜種類（以5咖ppm的一 31 201017886 濃度與相混合）來執行。可選擇地，重摻雜層114可藉由 蝴離子植入而形成。該植入可以1χ1016 cm·2的劑量，在6〇 KeV下植入半小時以產生一重摻雜矽層。在這一製程之 後’期望的裝置外延層106如第7B圖所示而長成。該晶圓接 著經雙裝置製造製程以建立該裝置。在第7C圖中，形成裝 置層107及金屬層116。裝置層107可包括任何垂直式裝置， 該等垂直式裝置可包括諸如第5A-5H圖所描述的溝槽閘極 MOSFET或屏蔽閘極溝槽M〇SFET。該已完成的晶圓接著接 合於一支撐基體8〇2(例如第7D圖所示的一玻璃載體），且為 參 基體轉移作準備。 在第7E圖中，透過機械研磨及酸蝕刻將大多數（例如 90%)的支撐基體矽晶圓7〇8移除，直至留下某一厚度(例如5 - μιη)的輕推雜（11〇)指向碎晶圓7〇8A。最後的5 μιη厚石夕708A 藉由EDP或ΚΟΗ而獲移除。由於EDP/KOH蝕刻的高度選擇 性’矽蝕刻將在重摻雜硼矽114處停止。在第7F圖中，這一 晶圓接著為後侧金屬沈積118，及透過移除該玻璃基體8〇2 來支撐金屬轉移作準備，從而產生第7G圖中所示的裝置結 ® 構。該方法包括某些製程，諸如垂直式裝置製造、支揮層 接合、金屬沈積等，相似於上面結合第5Α-5Η圖所描述的相 對應製程。 如上所述，第7A-7G圖是繪示用於形成（11〇)13型矽之垂 直式裝置的另一方法的簡化圖式’該（11〇)ρ型石夕之垂直式麥 置具有增強的電洞遷移率且還提供重摻雜（u〇)pM及極區 域及金屬層來減小電阻。如圖所示，該製程藉由在重換雜 32 201017886 型矽與輕摻雜P型矽之間選擇性蝕刻而簡化。 弟8A-8IJ圖是根據本發明之一實施例，繪示用於形成 一P型溝槽閘極MOSFET的一簡化製程流程的簡化戴面視 圖，該p型溝槽閘極MOSFET具有與第2圖之裝置1〇〇相似之 一垂直式（110)/<110>電洞傳導路徑。在第8A圖中，一重推 雜P型層114配置於一支撐基體上。根據本發明之實施例，p 型層114是具有（110)結晶指向的一單結晶層。在一特定實施 例中，該支撐基體可以是與第4F圖之層306及308相似的_ 介電質層及一石夕晶圓的合成，其中層P型層114可藉由第 4A-4F圖中所說明的劈裂方法來形成。在另一實施例中，該 支撐基體可是第7A圖的一（ll〇)p型矽晶圓，其中該p型層 H4可藉由離子植入或擴散而獲形成。 在第8B圖中，具有（11〇)結晶指向的一p型外延層1〇6使 用習知的技術形成於重摻雜p型層114上。在第8c圖中，一n 型本體區域104藉由將n型傳導率的摻雜劑植入及擴散至外 延層106中而形成於外延層1〇6中。 在第8D圖中，高度摻雜ρ型源極區域112使用習知的源 極植入技術而形成於本體區域1〇4中。在第8Ε圖中，ν型重 本體區域117也使用例如習知的離子植入技術而予以形 成。在ρ型源極區域112及Ν型重本體區域117中的掺雜劑可 以相同的擴散製程或以獨立的擴散步驟來驅動及啟動。在 這一特定實施例中，應注意的是，高溫擴散製程在溝槽形 成之前獲執行。在另一實施例中，該等源極區域及重本體 區域可在溝槽形成之後形成。 33 201017886 在第8F圖中，一遮罩層（圖未示）藉由一習知的方法形成 於本體區域104的頂部。該遮罩層遭圖案化，以定義供溝槽 102形成穿過的開口。一習知的異向性矽蝕刻可用以蝕刻延 伸穿過本體區域104且終止於本體區域104之底部表面下的 溝槽。如第8F圖所示，溝槽1〇2的側壁具有（110)結晶指向。 此外，一通道區域沿著側壁形成，該等側壁允許電流在一 (110)結晶平面中沿著一<11〇>方向在源極區域112與汲極區 域之間傳導。因而，可獲得致使該p型MOSFET之性能改良 的增強的電洞遷移率。 在一特定實施例中，可執行一氫退火製程。該氫退火 不僅減小矽層的缺陷密度，而且還致使溝槽102的稜角變 圓。 在第8G圖中，形成一薄的閘極介電質108,其内襯於溝 槽102之側壁及底部。閘極介電質108可藉由上面所描述的 ALD閘極介電質製程而獲形成，且包括覆蓋在一薄介面介 電質層（其内襯於該溝槽側壁）上的一高-A:介電質層。根據本 發明之一實施例，該薄介面介電質層可藉由具有例如大約 5-10又之厚度的化學氧化層、熱氧化層或氮氧化層來形成。 如上所述，該高-A：介電質層可在大約180-600 °C的沈積溫度 下藉由一原子層沈積(ALD)製程來形成。根據該實施例，該 高-A：介電質層可具有例如50-500又的厚度。在這一實施例 中，諸如源極區域112及重本體區域117之擴散的高溫步驟 已予以實施。因而，該閘極介電質108避免了任何可反過來 影響由ALD製程所形成之閘極介電質品質的高溫處理。在 34 201017886 此閘極介電質形成的製程下，閘極介電質108與由習知的方 法製成之（110)矽表面上的熱閘極氧化層進行比較，具有較 南的品質。 在第8H圖中，凹進閘極電極110(例如包含多晶矽)使用 習知的技術而形成於溝槽102中。場效電晶體的主動區域從 而沿著每一溝槽102的側邊，形成於源極區域112與基體層 (或汲·極接觸）114之間。在第81J圖中，由一介電質覆蓋凹進 閘極電極110，且形成源極金屬116。在隨後的製程中，未 W 繪示’可執行後端製程以形成諸如互連體層及鈍化的剩餘 層及結構。 應注意的是，在第8IJ圖中的p型溝槽閘極裝置結構相似 於第5圖或第7C圖中的裝置結構。在第5D-5H圖或第7D-7G r 圖中所描述的製程可用以移除第8IJ圖中的支撐基體，且形 成第2圖中的p性溝槽閘極MOSFET 100。如上所述，p型 MOSFET 100具有覆蓋在一金屬基體上的一薄重換雜p型沒 極層114，在一（110)結晶平面上沿著一<ιι〇>方向，具有增 ❹ 強電洞遷移率的一通道傳導路徑，及在該（110)結晶表面上 改良的閘極介電質。 描述在該溝槽形成製程模組之前及之後之各種步驟的 一溝槽MOSFET製程的一範例可在美國專利申請案第 11/140,567號案中找到，其名稱為“Structure and Method for Forming a Minimum Pitch Trench-Gate FET with Heavy Body Region”，其以參照形式被併入本文。 第9A-9E圖是根據本發明之一實施例，繪示用於形成具 35 201017886 有在（110)/<110>方向上之一通道傳導路徑的—p型屏蔽閘 極MOSFET的一簡化製程流程的簡化截面視圖。如圖所 示’第9A圖繪示與第8F圖之裝置結構相似的一裝置結構， 且其可使用上面第8A-8F圖所描述的一相似製程來形成。 如第9A圖所示，一重掺雜p型層214配置於—支撐基體 上。重摻雜p型層214是具有（11〇)結晶指向的一單結晶声。 該支撐基體可是與第4F圖之層3〇6及308相似的—介電質層 及一矽晶圓的合成，其中層p型層114可藉由第4八、41?圖中所 描述的劈裂方法來形成。在另一實施例中，該支撐基體可 · 是一第7A圖的（ll〇)p型矽晶圓，其中該卩型層114可藉由離 子植入或擴散而形成。 在第9A圖中…漂移區域藉由—具有⑽)結晶指㈣ P型外延層206而形成於重摻雜p型層214上。第9八圖還顯示n ， 型本體區域204、漂移或外延層2〇6、重摻雜ρ型源極區域2ΐ2 及Ν型重本體區域217。如圖所示，溝槽2〇2具有在（HQ)結 晶指向上的側壁表面。此外，一通道區域沿著該等側壁形 成’該等側壁允許電流在-⑴0)結晶平面中沿著—<ιι〇> Ο 方向在一源極區域1丨2至一汲極區域之間傳導。如上所述， 可獲得致使ρ型MOSFET之性能改良的增強電洞遷移率。 在第9Β圖中，屏蔽介電質2〇9沿著溝槽2〇2的側壁形 成。其次’屏蔽電極211使用習知的技術形成於溝槽2〇2的 一底部部分中。例如’―傳導材料(例如包含掺雜或未摻雜 多晶矽）首先填充該等溝槽且延伸於平臺區域上而形成。該 傳導材料使用習知的技術凹陷入溝槽2 〇 2，以形成屏蔽電極 36 201017886 211。接著，將沿著該等已暴露的上方溝槽側壁及在平臺表 面上的屏蔽電極移除。 在第9C圖中，厚的電極間介電質(IED)層213形成於屏 蔽電極211上。其次，閘極介電質層208沿著該等上方溝槽 側壁延伸而形成。在一實施例中，閘極介電質層2〇8可使用 與上面結合第8G圖所描述的製程相似的一 ALD製程來形 成。
在第9D圖中，凹進閘極電極210使用習知的技術(例如 多晶石夕沈積及回餘刻）形成於溝槽2〇2中。在第9E圖中，以 —介電質層覆蓋該等閘極電極，且接著形成源極金屬 216。 應注意的是，第9E圖中的p型屏蔽閘極裝置結構相似於 第5圖或第7C圖中的裝置結構。在第5D_5H圖或第瓜叩圖 中所描述的製程可用以移除第9£圖中的支撐基體，且形成 與第3圖中之裝置200相似的一卩型屏蔽閘極而脏丁。如上 所述，P型M〇SFET 200具有覆蓋在一金屬基體上的一薄的 重摻雜P型沒極層214，在一⑴G)結晶平面上沿著一 =向具有增強電㈣移率的—通道料路徑，及在該⑽） 結晶表面上的改良閘極介電質。 可J :發明之實施例’在一屏蔽閉極FET中的屏蔽電極 位)，：:==偏於源極電位_ 電極之間的電:相同的電位。在該等間極與屏蔽 該晶粒的終止或邊緣區域中。 動[域中邊如在 37 201017886 儘管上面包括了本發明之特定實施例的描述，但是各 種修改、變化及替代可予以使用。例如，雖然石夕作為一基 體材料的一範例而提供，但是也可使用其他的材料。本發 明使用溝槽MOSFET來說明，但是它可藉由僅反轉該基體 的極性’而簡單地祕諸如IGBT的其他溝槽·閘極結構中。 類似地，植入作為引入摻雜劑的一範例而提供，但是也可 根據正使用的適當遮罩，使用諸如一氣體或典型的摻雜劑 源極的其他摻雜方法來提供用於擴散的摻雜劑。所繪示的 製程序列疋對於p通道FET而言，但是修改此等製程序列以 參 形成N通道FET，對在該技藝中具有通常知識者在考慮這一 揭露時是易於聯想的。而且，儘管上面所討論的一些溝槽 顯示終止於該外延層内，但是該等溝槽可選擇地延伸穿過 — 該外延層，且終止於該基體區域内。而且，本發明不限於 ^ 溝槽閘極結構，且可用於形成諸如平面閘極垂直式 MOSFET、平面閘極垂直式1〇]8丁、二極體及其他類型的閘 流管的其他裝置中。 僅作為一範例，第1〇圖是根據本發明之一實施例，繪 Θ 示一P型平面功率M0SFET 1000的一簡化截面視圖。該？型 平面功率MOSFET 1 〇〇〇具有沿著一（丨丨0)平面在 < 丨丨〇>方向 上的傳導通道1020，及一高介電常數閘極介電質1〇16。沿 著該（110)平面在<110>方向上的增強電洞遷移率，加上該閘 極介電質的改良品質產生了更佳的裝置性能。 如第10圖所示，一輕摻雜p型（110)漂移區域1〇〇4延伸於 —薄高度摻雜p型（11〇)半導體區域1〇〇2上，該薄高度摻雜p 38 201017886 型（110)半導體區域10〇2配置於一金屬基體1〇18上。N型本 體區域（或井區域）1006位於漂移區域1004的上方部分。高度 摻雜P型源極區域1012位於本體區域丨〇〇6的上方部分，且重 本體接觸區域1〇〇8位於本體區域1006中，相鄰於源極區域 1012。 在第10圖中，一閘極1010延伸至本體區域1006的一表 面上，且該閘極1010交疊該源極區域1012及漂移區域 1004。閘極1018藉由一閘極介電質1016而與其下覆區域隔 離。直接在閘極1018下的本體區域1006部分形成MOSFET 通道區域1020。在本發明的實施例中，該通道區域的表面 具有（110)結晶指向。通道區域1020提供沿著一（11〇)平面在 該<110>方向上的電流傳導路徑，其中增強了電洞遷移率。 此外，該閘極介電質1016可使用對於高品質的介電質形成 上面所討論的高介電質的方法，而形成於一（11〇)石夕表面 上0 在第10圖中，一源極傳導體1030電氣地接觸源極區域 1012及重本體區域1008，且該金屬基體1018接觸高度摻雜p 型（110)半導體區域1002，該高度摻雜ρ型（11〇)半導體區域 1002作為一汲極區域發揮作用。該等源極及没極傳導體可 由諸如銅、鋁等的金屬形成。在平面MOSFET 1〇〇〇中，該 等頂部及底部金屬層為在<11〇>方向上的電流傳導提供外 部接觸。 如上所述，期望具有一高度摻雜ρ型（110)半導體區域 1002的薄層來減小電阻。然而，重摻雜ρ型（no)基體通常在 39 201017886 工業上是不可用的。根據本發明之實施例，該漂移區域1004 及其下覆高度摻雜半導體區域1〇〇2可使用上面所討論的各 種方法來形成。在一實施例中，漂移區域1〇〇4及其下覆高 度摻雜半導體區域1002二者是外延層。在另一實施例中， 該高度摻雜半導體區域1〇〇2是可藉由將離子植入一輕摻雜 (ll〇)p型基體中而形成的一P+基體。可使用各種基體轉移 製程來獲得高度摻雜P型（110)半導體區域1002的薄層。上面 結合第4A-4F、5A-5H、6及7A-7G圖描述了一些基體轉移製 程。 ❺ 儘管本發明的某些實施例已經予以說明及描述，但是 在該技藝中具有通常知識者訪問本教示時，將認識到本發 明不僅限於此等實施例。多個修改、改變、變化、替代及 等效物對在該技藝中具有通常知識者是明顯的。因此，應 理解的是，本發明打算涵蓋在下面申請專利範圍之範圍内 的所有變化、修改及等效物。 【圖式簡單說明】 第1A及1B圖是根據本發明之實施例，繪示在一（11〇) 晶圓中結晶指向的簡化視圖； 第2圖是根據本發明之一實施例，繪示^一 p塑溝槽閘 極MOSFET的一簡化截面視圖； 第3圖是根據本發明之另一實施例，繪示一 p型屏蔽 閘極溝槽MOSFET的一簡化截面視圖； 第4A-4F圖是根據本發明之一實施例，繪示用於形成 重摻雜p型（110)指向基體結構之簡化製程流程的簡化截 40 201017886 面視圖； 第5A-5H是根據本發明之一實施例，繪示用於使用一 重摻雜p型（110)指向基體形成一半導體裝置之製程流程的 簡化截面視圖； 第6圖是根據本發明之一實施例，繪示矽蝕刻率的變 化是硼濃度的函數的一簡化圖式；
第7A-7G圖是根據本發明之另一實施例’繪示用於使 用一重摻雜P型（110)指向基體形成一垂直式裝置之另一製 程流程的簡化截面視圖； 第8A-8I圖是根據本發明之一實施例，繪示用於形成 一 P型溝槽閘極MOSFET之簡化製程流程的簡化截面視 圖； 第9A-9E圖是根據本發明之一實施例，繪示用於形成 一 P型屏蔽閘極MOSFET之簡化製程流程的簡化截面視 圖；及
第⑺圖是根據本發明之一實施例，繪示一p型平面功率 MOSFET的一簡化載面視圖。 【主要元件符號說明：
100.. .P型溝槽閘極MOSFET 102.. •溝槽 104." N井本體區域 106·.· p型漂移或外延層 107···半導體結構層 108…薄介電質層 110…閘極電極/傳導材料 112··· p型源極區域 114···重摻雜p型矽層 114A…剩餘層部分/重p型摻 雜(110)外延層 114B…重摻雜（no) p型石夕 下方層/摻雜矽層 116…金屬源極層 117.. . N+重本體區域 118.. .金屬基體
200···ρ型屏蔽閘極溝槽 MOSFET 41 201017886 202…溝槽 204··· N井本體區域 206.. · p型漂移或外延區 207·.·半導體結構層 208.. .薄閘極介電質層 209··.屏蔽介電質層 210…閘極電極 211··.屏蔽閘極電極 212.. . p型源極區域 213··.厚的電極間介電質(〖ED) 層 214··. p型重摻雜石夕層 216.··源極金屬層 217·.. N+重本體區域 218…金屬基體 305…Si〇2 層 306…氧化層 308·.·第一支撐基體 308A...較薄基體 402…種晶(11〇)矽材料 404.. .重摻雜p型外延層/重摻 雜層 ' 405.. .富氫區域 406…熱氧化矽層 407···種晶晶圓 420/430...合成材料 500·.·半導體處理結構 507…中間半導體處理結構 702…半導體裝置 708…（110)指向石夕晶圓 708A…輕掺雜(11〇)指向石夕晶 圓 802.. .第二支撐基體/支撐層
1000.. . p型平面功率MOSFET 1002…薄重摻雜p型(11〇)半導 體區域 1004…輕摻雜p型（11〇)漂移區 域 1006…N型本體區域(或井區 域） 1008···重本體接觸區域 1010.. .閘極 1012…高度摻雜p型源極區域 /源極區域 1016…高介電常數閘極介電 質 1018·.·金屬基體 1020…MOSFET通道區域 1030…源極傳導體
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Claims (1)

  1. 201017886 七、申請專利範圍： 在—金屬基體上的一重摻 1. 一種半導體裝置，其具有覆蓋 雜P型（110)半導體層，包含： 一第一金屬層；
    一第-P型半導體層，其覆蓋在該第—金屬層上， P型半導體層受重摻雜，且具有—⑽)表面結晶 才曰向’該第—p型半導體層的特徵表現為-第—傳導率； 1第-P型半導體層，其覆蓋在該第一p型半導體層 X第—半導體層具有__⑽)表面結晶指向及低於該 第一傳導率的一第二傳導率； 間極"電質層’其包括一高介電常數材料，該閘 極介電質層内襯於在該第：p型半導體層中—⑽)結晶 平面；及 —第二金屬層’其覆蓋在該第二㈣半導體層上， 其中在該第-金屬層與該第二金屬層之間的一電 ，傳導的特徵表現為沿著-<11G>結晶指向且在⑴0)結 晶平面上的一電洞遷移率。 2·如申請專利範圍第1項所述之半導體裝置，其中該高介 電常數材料具有高於一二氧化石夕之介電常數的一介電 常數。 3.如申請專利範圍第1項所述之半導體裝置，其中該高介 電吊數材料具有大約5 nm至大約50 nm的一厚度。 4·如申晴專利範圍第1項所述之半導體裝置，其中該閘極 介電質包含使用一原子層沈積(ALD)而形成的—高介電 43 201017886 常數材料。 5.如申請專利範圍第1項所述之半導體裝置，其中該高介 電常數材料包括Hf〇2。 6·如申請專利範圍第1項所述之半導體裝置，其中該閘極 介電質層包括覆蓋在該高介電常數材料下的—薄介面 介電質層。 / 7·如申請專利範圍第丨項所述之半導體裝置，其中該薄介 面介電質層具有大約5-1〇 A的一厚度。 8. 如申請專利範圍第！項所述之半導體裝置，其中該問極 φ 介電質層包括覆蓋在該高介電常數材料下的—薄氧化 或II氧化層。 9. 如申請專利範圍第〗項所述之半導體裝置，其中該第一 p - 型半導體層具有不超過大約3 μιη的一厚度。 1〇.如申請專利範圍第1項所述之半導體裝置，其中該第_ρ 型半導體層的特徵表現為lxl0” cm-3或更高的一摻雜 遭度。 ” u.如申請專利範圍第1項所述之半導體裝置，其中該第—p 〇 型半導體層的特徵表現為高於6x!(V9 cm-3的—掺雜濃 度。 '化 12. 如申請專利範圍第1項所述之半導體裝置，其中該第—p t半導體層的一厚度在大概0·5 μιη至大概3 μιη之間。 13. 如申請專利範圍第1項所述之半導體裝置，其中該等第 —及第二Ρ型半導體層的每一個都是一外延層。 14·如申請專利範圍第1項所述之半導體裝置，其中該底部 44 201017886 金屬層具有足夠的厚度用於支撐該垂直式半導體裝置。 15. 如申請專利範圍第1項所述之半導體裝置，其中該半導 體裝置包含一溝槽閘極金氧半導體場效電晶體 (MOSFET)，該溝槽閘極MOSFET更包含·· 一溝槽，其延伸至該第二P型半導體區域； 一通道區域，其沿著一（110)結晶平面相鄰於一溝槽 側壁，用以允許在一<110>方向上的一電流傳導，該閘 極介電質層内襯於相鄰於該通道區域之該溝槽側壁； 一閘極電極，其在該溝槽中之該閘極介電質上； 多個p型源極區域’其等在該溝槽中之該閘極電極 之每一側的側面； 一 P型漂移區域； 一N型本體區域，其在該漂移區域上延伸；及 一P型汲極區域，其包括該重摻雜第一p型半導體層 的至少一部分。 16. 如申請專利範圍第1項所述之半導體裝置，其中該半導 體裝置包含一屏蔽閘極溝槽MOSFET，該屏蔽閘極溝槽 MOSFET更包含： 一溝槽，其延伸至該第二P型半導體層内； 一屏蔽介電質，其内襯於該溝槽之側壁及一底部表 面； 一屏蔽電極，其在該溝槽的一下方部分中，該屏蔽 電極藉由該屏蔽介電質而與該第二半導體層隔離； 一電極間介電質，其覆蓋在該屏蔽電極上； 45 201017886 一通道區域，其沿著一（110)結晶平面相鄰於一溝槽 側壁，用以允許在一<110>方向上的一電流傳導，該閘 極介電質層内襯於相鄰於該通道區域之該溝槽側壁；及 一閘極電極，其在位於該電極間介電質上之該溝槽 的一上方部分中，該閘極電極藉由該閘極介電質而與該 第二P型半導體層隔離。 17. 如申請專利範圍第16項所述之半導體裝置，其中該第二 p型半導體層包含： 一 P型漂移區域； 一N型本體區域，在該漂移區域上延伸；及 多個p型源極區域，其等在相鄰於該溝槽的該本體 區域中。 18. 如申請專利範圍第1項所述之半導體裝置，其中該半導 體裝置包含一平面MOSFET裝置，該平面MOSFET更包 含： 一汲極區域，其包括該第一p型半導體層的至少一 部分； 一漂移區域，其包括該輕摻雜P型（110)層的至少一 部分； 一N型井區域，其在該漂移區域的一上方部分中， 該N型井區域的一表面部分受組配以提供在一（110)平 面中沿著一 <110>方向的一電流傳導路徑； 一重摻雜P型源極區域，其在該N型井區域中，在該 源極區域與該漂移區域之間的該N型井區域的一表面部 201017886 分遭組配為該通道區域；及 一閘極電極，其覆蓋在該閘極介電質上，該閘極介 電質覆蓋在該通道區域上。 19. 一種形成於一（110)基體中的垂直式溝槽閘極MOSFET 裝置，包含： 一底部金屬層； 一重摻雜（11〇)Ρ型半導體層，其覆蓋在該底部金屬 層上； 一輕摻雜（11〇)Ρ型半導體層，其覆蓋在重摻雜 (110)p型半導體層上； 一N型本體區域，其在該輕摻雜（110)p型半導體層 中；及 一溝槽，其延伸穿過該本體區域且至覆蓋在該本體 區域下之該輕摻雜（110)p型半導體層的一底部部分； 一通道區域，其沿著一（110)結晶平面相鄰於一溝槽 側壁，用以允許在一<110>方向上的一電流傳導， 一閘極介電質層，其具有一高介電常數材料，内襯 於相鄰於該通道區域之該溝槽側壁； 一閘極電極，其在該溝槽中之該閘極介電質上； 多個p型源極區域，其等位於該溝槽中之該閘極電 極之每一側的側面； 一p型汲極區域，其包括該重摻雜（110)p型半導體層 的至少一部分；及 一頂部金屬層，其覆蓋在該輕摻雜（110)p型半導體 47 201017886 層上，該頂部金屬層耦接於該等源極區域及該本體區 域；及 其中該等第一及第二金屬層為在該<11〇>方向上的 該電流傳導提供外部接觸。 20. 如申請專利範圍第19項所述之裝置，其中該重摻雜 (110)p型半導體層的特徵表現為1 xlO17 cm_3或更高的一 摻雜濃度。 21. 如申請專利範圍第19項所述之裝置，其中該重摻雜 (110)p型半導體層的特徵表現為高於6xl019 cm-3的一摻 雜濃度。 22. —種形成於一（110)基體中的垂直式屏蔽閘極溝槽 MOSFET裝置，包含： 一底部金屬層； 一第一P型半導體層，其覆蓋在該底部金屬層上， 該第一P型半導體層的特徵表現為一（110)表面結晶指向 及一第一傳導率，該第一P型半導體層遭重摻雜； 一第二P型半導體層，其具有一（110)表面結晶指向 且覆蓋在該第一P型半導體層上，該第二P型半導體層的 特徵表現為一與該第一傳導率相比較低的傳導率； 一N型本體區域，其在該第二p型半導體層中； 一溝槽，其延伸穿過該本體區域且至覆蓋在該本體 區域下之該第二p型半導體層的一底部部分； 一屏蔽介電質，其内襯於該溝槽之側壁及一底部表 面，該屏蔽介電質包括一第一屏蔽氧化層； 201017886 一屏蔽電極，其在該溝槽的一下方部分中，該屏蔽 電極藉由該屏蔽介電質而與該半導體區域隔離； 一電極間介電質，其覆蓋在該屏蔽電極上； 一通道區域，其沿著一（110)結晶平面相鄰於一溝槽 側壁，用以允許在一<110>方向上的一電流傳導； 一閘極介電質層，其具有一高介電常數材料，内襯 於相鄰於該通道區域之該溝槽側壁； 一閘極電極，其在該溝槽之一上方部分中，位於該 電極間介電質上，該閘極電極藉由該閘極介電質而與該 半導體區域隔離； 多個P型源極區域，其等在該溝槽中之該閘極電極 之每一側的側面； 一p型汲極區域，其包括該重摻雜（110)p型半導體層 的至少一部分；及 一頂部金屬層，其覆蓋在該第二p型半導體層上， 該頂部金屬層耦接於該等源極區域及該本體區域， 其中該等第一及第二金屬層為在該<11〇>方向上的 該電流傳導提供外部接觸。 23. 如申請專利範圍第22項所述之裝置，其中該第一 p型半 導體層的特徵表現為大約lxlO17 cm-3或更高的一摻雜 濃度。 24. 如申請專利範圍第22項所述之裝置，其中該第一 p型半 導體層的特徵表現為大約6xl019 cm-3更高的一摻雜濃 度。 49 201017886 25· 一種平面功率MOSFET裝置，該裝置包含： —底部金屬層； —重推雜（110)P型汲極區域，其覆蓋在該底部金屬 層上； 一輕推雜（110)P型漂移，其覆蓋在重摻雜（110)P型 半導體層上； 井區域，其在該漂移區域的一上方部分，該 N型井區域的—表面部分遭組配； 重摻雜p型源極區域，其在該N型井區域中，在該 =極區域與该漂移區域之間之該N型井區域的 一表面部 遭且配為該通道區域，以提供在-（11G)平面中沿著― <11〇>方向的—電流傳導路徑； 一閘極介電質層’其具有覆蓋在該通道區域上的· 馬介電常數材料；及 閘極電極’其覆蓋在該閘極介電質上，該開極1 電質覆蓋在該通道區域上；及 域及卩金屬層’其耗接於該等源極區域及該本體區 該電
    其中該等頂部及底部金屬層為在該<nG>方向上的 流傳導提供外部接觸。 50
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035283B2 (en) 2012-07-13 2015-05-19 Ubiq Semiconductor Corp. Trench gate MOSFET

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
JP2008282859A (ja) * 2007-05-08 2008-11-20 Rohm Co Ltd 半導体装置
US8101500B2 (en) 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
KR20100065895A (ko) * 2008-12-09 2010-06-17 주식회사 동부하이텍 트렌치형 ｍｏｓｆｅｔ 소자의 게이트 및 게이트 형성방법
WO2011004474A1 (ja) * 2009-07-08 2011-01-13 株式会社 東芝 半導体装置及びその製造方法
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US9553185B2 (en) * 2010-05-27 2017-01-24 Fuji Electric Co., Ltd. MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device
JP5674530B2 (ja) * 2010-09-10 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置の制御装置
US9666666B2 (en) 2015-05-14 2017-05-30 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
WO2012105611A1 (ja) 2011-02-02 2012-08-09 ローム株式会社 半導体パワーデバイスおよびその製造方法
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
US8816429B2 (en) 2011-07-07 2014-08-26 Fairchild Semiconductor Corporation Charge balance semiconductor devices with increased mobility structures
FR2978604B1 (fr) * 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
CN103035714A (zh) * 2012-06-21 2013-04-10 上海华虹Nec电子有限公司 超级结mosfet的元胞结构
US9000497B2 (en) * 2012-09-14 2015-04-07 Renesas Electronics Corporation Trench MOSFET having an independent coupled element in a trench
US20150108568A1 (en) * 2013-10-21 2015-04-23 Vishay-Siliconix Semiconductor structure with high energy dopant implantation
KR102156130B1 (ko) 2014-04-10 2020-09-15 삼성전자주식회사 반도체 소자 형성 방법
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
EP3183753A4 (en) 2014-08-19 2018-01-10 Vishay-Siliconix Electronic circuit
CN105374862B (zh) * 2014-09-01 2018-09-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
US9299830B1 (en) * 2015-05-07 2016-03-29 Texas Instruments Incorporated Multiple shielding trench gate fet
US10002941B2 (en) * 2015-05-20 2018-06-19 Fairchild Semiconductor Corporation Hybrid gate dielectrics for semiconductor power devices
US9825128B2 (en) 2015-10-20 2017-11-21 Maxpower Semiconductor, Inc. Vertical power transistor with thin bottom emitter layer and dopants implanted in trenches in shield area and termination rings
KR102514043B1 (ko) * 2016-07-18 2023-03-24 삼성전자주식회사 반도체 소자의 제조 방법
US11056581B2 (en) * 2017-08-21 2021-07-06 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors
EP3460842B1 (en) * 2017-09-21 2022-03-16 IMEC vzw Shielding in an integrated circuit
JP7250473B2 (ja) * 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置
CN113497123A (zh) * 2020-04-01 2021-10-12 成都蓉矽半导体有限公司 一种具有更快切换速度的分离绝缘栅双极晶体管
CN111599685B (zh) * 2020-06-28 2023-08-11 上海华虹宏力半导体制造有限公司 一种功率半导体器件及其制作方法
CN112309976B (zh) * 2020-10-27 2023-06-20 杭州士兰微电子股份有限公司 双向功率器件的制造方法
CN114582965B (zh) * 2022-05-06 2022-07-19 南京微盟电子有限公司 一种低开关损耗功率器件结构及其制造方法
CN117253790B (zh) * 2023-11-17 2024-02-09 物元半导体技术(青岛)有限公司 Igbt器件的制作方法及igbt器件

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4616408A (en) 1982-11-24 1986-10-14 Hewlett-Packard Company Inversely processed resistance heater
US5528058A (en) 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5455202A (en) 1993-01-19 1995-10-03 Hughes Aircraft Company Method of making a microelectric device using an alternate substrate
US5344524A (en) 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
FR2714524B1 (fr) 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
JP3381443B2 (ja) 1995-02-02 2003-02-24 ソニー株式会社 基体から半導体層を分離する方法、半導体素子の製造方法およびｓｏｉ基板の製造方法
FR2738671B1 (fr) 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
DE69739368D1 (de) 1996-08-27 2009-05-28 Seiko Epson Corp Trennverfahren und Verfahren zur Übertragung eines Dünnfilmbauelements
US6391744B1 (en) 1997-03-19 2002-05-21 The United States Of America As Represented By The National Security Agency Method of fabricating a non-SOI device on an SOI starting wafer and thinning the same
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
JP3324469B2 (ja) 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6033489A (en) 1998-05-29 2000-03-07 Fairchild Semiconductor Corp. Semiconductor substrate and method of making same
US5998833A (en) 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP2000349266A (ja) 1999-03-26 2000-12-15 Canon Inc 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法
US6455398B1 (en) 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
US6500732B1 (en) 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
KR100462980B1 (ko) 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6392290B1 (en) 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6635534B2 (en) 2000-06-05 2003-10-21 Fairchild Semiconductor Corporation Method of manufacturing a trench MOSFET using selective growth epitaxy
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6374608B1 (en) * 2001-03-06 2002-04-23 Charles James Corris Shape memory alloy wire actuator
US6649973B2 (en) 2001-03-28 2003-11-18 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
EP1453096B1 (en) * 2001-12-04 2017-02-22 Shin-Etsu Handotai Co., Ltd. Method for producing a bonded wafer
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4158453B2 (ja) 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US7033891B2 (en) 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
EP1437764A1 (en) 2003-01-10 2004-07-14 S.O.I. Tec Silicon on Insulator Technologies S.A. A compliant substrate for a heteroepitaxy, a heteroepitaxial structure and a method for fabricating a compliant substrate
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE10324751B4 (de) 2003-05-30 2009-01-22 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiter-Struktur mit einem Halbleitersubstrat und mit diesem Verfahren hergestellte Halbleiter-Struktur
US6939781B2 (en) 2003-06-27 2005-09-06 Freescale Semiconductor, Inc. Method of manufacturing a semiconductor component that includes self-aligning a gate electrode to a field plate
US7666827B2 (en) 2004-09-15 2010-02-23 The Procter & Gamble Company Wet wipe lotions comprising particulate material
US20060108635A1 (en) 2004-11-23 2006-05-25 Alpha Omega Semiconductor Limited Trenched MOSFETS with part of the device formed on a (110) crystal plane
CN102738239A (zh) 2005-05-26 2012-10-17 飞兆半导体公司 沟槽栅场效应晶体管及其制造方法
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7635637B2 (en) 2005-07-25 2009-12-22 Fairchild Semiconductor Corporation Semiconductor structures formed on substrates and methods of manufacturing the same
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
KR101447048B1 (ko) 2007-04-20 2014-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판 및 반도체장치의 제조방법
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035283B2 (en) 2012-07-13 2015-05-19 Ubiq Semiconductor Corp. Trench gate MOSFET

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