TW201013678A - Semiconductor memory device - Google Patents

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201013678 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置，尤有關於一種具有 疊層記憶胞陣列（memory eeli array)於半導體基板上之結 構之半導體記憶裝置。 【先前技術】 - 近年來，以快閃5己憶體（flash mem〇ry)之後繼候補而 言，電阻變化記憶體係受到嘱目。在此，在電阻變化記憶 體裝置中，除以遷移金屬氧化物為記錄層而非揮發性記憶 其電阻值狀態之狹義之電阻變化記憶體（ReRAM : Resistive RAM)之外，尚包含使用硫族元素化合物 (chalcogemde)等作為記錄層而利用其結晶狀態（導體）與非 曰曰負狀態（絕緣體）之電阻值資訊之相變化記憶體 (PCRAM : Phase Change RAM)。 在電阻變化記憶體之可變電阻元件中，已知有2種動作 ❹ 模式。1種係為藉由切換施加電壓之極性，設定高電阻狀 態與低電阻狀態，此係稱為雙極（bipolar)型。另丨種並非藉 ，由切換施加電壓之極性，而是控制電壓值與電壓施加時 間，而可設定高電阻狀態與低電阻狀態，此係稱為單極 (unipolar)型 〇 為了要實現高密度之記憶胞陣列，係以單極型為較佳。 此係由於單極型之情形下，不需使用電晶體，藉由在位元 (bU)線與字元（word)線之交叉部重疊可變電阻元件與二極 體等之整流元件，即可構成胞陣列之構成之故。再者，藉 141130.doc 201013678 由將此種記憶胞陣列作三維疊層排列，不會使胞陣列面積 增大，而可實現大容量（參照專利文獻1)。 一般在半導體記憶裝置中，記憶胞陣列之位元線，係連 接於包含行解碼器（c〇lumn decoder)或感測放大器（sense amplifier)等之行控制電路。此外，記憶胞陣列之字元線係 與包含列解碼器（r〇w decoder)或字元線驅動器（driver)等之 列控制電路連接。在具有交叉點（cross point)型之記憶胞 陣列之半導體記憶裝置中，係藉由行控制電路與列控制電 路來控制與選擇記憶胞連接之位元線及字元線，而進行選 擇記憶胞之資料之寫入/讀出動作。在專利文獻2中，係記 載有在半導體記憶裝置中選擇驅動與記憶胞陣列連接之配 線之控制電路。此控制電路係作成串聯連接2個電晶體， 且根據解码器訊號而選擇配線，對於所選擇之配線賦予高 電麼、非選擇之配線賦予低電壓之構成。 在具有疊層有記憶胞陣列之記憶體區塊（block)之電阻變 化記憶體裝置中，為了削減整體之晶片尺寸，有將控制電 路配置於記憶體區塊之下部之半導體基板上之情形。為了 要將控制電路配置於記憶體區塊之下部之區域内，係需削 減控制電路之電路面積。因此，係要求使選擇驅動與記憶 胞陣列連接之配線之控制電路之構成簡易。 [專利文獻1]日本特表2005-522045號公報 [專利文獻2]曰本特開2008-077697號公報 【發明内容】 [發明所欲解決之問題] 141130.doc 201013678 本發明之目的係提供一種半導體記憶裝置，其係具有可 以更簡易t構成選擇㉟動與記憶⑯陣列連接之配線之控制 電路。 [解決問題之技術手段] 本發明之一態樣之半導體記憶裝置，其特徵為包括：記 憶胞陣列，其係將_聯連接整流元件與可變電阻元件而成 之》己隐胞配置於複數之第丨配線與複數之第2配線之交叉 # 部；及控制電路，其係選擇驅動前述第1配線及前述第2配 線，剛述控制電路係以使特定之電位差加於配置在所選擇 之础述第1配線與所選擇之前述第2配線之交又部之選擇記 憶胞之方式，施力σ第1電壓於所選擇之前述第1配線、及施 加第2電麗於所選擇之前述第2配線；並且使非選擇之前述 第1配線之至少1條為漂浮（floating)狀態。 【實施方式】 [發明之效果] ® 依據本發明，即可提供-種半導體記憶裝置，其係具有 可乂更簡易t構成選擇動與記憶⑽陣列連接之配線之控 .制電路。 以下參照所附圖式說明本發明之實施形態。在本實施形 態' 中半導體記憶裝置係作為具有疊層有記憶胞陣列之三維 。己隱胞陣列結構之電阻變化記憶體裝置進行說明。然而， 此構成終究僅疋-例，本發明並不限定於此，此自不待 言。 [第1實施形態] 141130.doc 201013678 圖1係表示本發明之實施形態之電阻變化記憶體裝置之 基本構成’亦即形成有半導體基板1上之全域匯流排 (global bus)等之配線之配線區域3與疊層於其上之記憶體 區塊2之構成。 如圖1所示，記憶體區塊2在此例中係由4層記憶胞陣列 ΜΑ0〜MA3所組成。在記憶體區塊2之正下方之半導體基板 1中’係5又有配線區域3。在配線區域3中，係設有用以使 對於記憶體區塊2寫入/讀出之資料與外部交換之全域匯流 排等。此外，在此配線區域3中，亦可設有包含後述之行 開關等之行控制電路、及包含列解碼器等之列控制電路。 為了連接所疊層之各記憶胞陣列MA之字元線WL及位元 線BL、及形成於半導體基板1上之配線區域3，在記憶體區 塊2之側面需有垂直配線（via c〇ntact(導孔接觸窗））。在配 線區域3之四邊，係設有位元線接觸窗區域4及字元線接觸 固區域5。在位元線接觸窗區域4及字元線接觸窗區域5， 係形成用以連接位元線BL及字元線WL與控制電路之位元 線接觸窗ό及字元線接觸窗7。字元線WL係其一端經由形 成於字元線接觸窗區域5之字元線接觸窗7而連接於配線區 域3。此外’位元線BL係其一端經由形成於位元線接觸窗 區域4之位元線接觸窗6而連接於配線區域3。 在圖1中，雖係表示將複數個記憶胞陣列Μα叠層於與半 導體基板1垂直之方向（圖1所示之ζ方向）之丨個記憶體區塊 2，惟實際上係將此種單位記憶體區塊2配置複數個於字元 線WL之長度方向（圖丨所示之χ方向）及位元線BLi長度方 141130.doc 201013678 向（圖1所示之y方向）成矩陣狀。 如圖1所示，A 4·’& 在本實施形態中’係於字元線接觸窗區域5 中僅仃接觸窗，亦即在―剖面之所有層之字元線Μ 左:共通接觸窗而連接於配線區域3。此外，在位元線接 . 觸1^區域4中’係各層位元線BL經由個別準備之4行接觸窗 :連接於配線區域3。在本實施形態中，位S線BL雖係依 母層，立驅動，而字元線WL係在所有層共通地連接，惟 〇 μ於子元線WL亦可設為依每層獨立驅動。此外，亦可設 為使位元線BL共通，使字元線WL獨立驅動。再者，亦可 X將位元線BL及子元線规之至少一方在上下之層共有之 方式構成。 圖2係為表示電阻變化記憶體裝置之記憶胞陣列MA之等 效電路之電路圖。在此，圖2所示之記憶胞陣列係在位 元線BL之長度方向（圖2所示之y方向）配置有例如2 Kbit (_個），及在字元線WL之長度方向（圖2所1之父方向）配 ® 4有例如512 bit之單位記憶胞MC 〇藉此，在丨個記憶胞陣 列MA内配置i Mblt(約1〇6個）之單位記憶胞。在1個記 141130.doc 1 憶胞陣列MA内，係將單位記憶胞MC排列成二維矩陣狀。 如圖所示在字元線WL與位元線BL2交又部，配置整流元 件例如串聯連接有二極體以與可變電阻元件VR2電阻變 化型之單位記憶胞MC。在此，構成記憶胞MC之二極體以 及可變電阻元件VR之配置、極性均不限定於圖示。 可變電阻元件VR係例如具有由電極/遷移金屬氧化物/電 極所組成之結構等，藉由電壓、電流、熱等之施加條件帶 201013678 來金屬氧化物之電阻值變化，且將其電阻值不同之狀態作 為資訊非揮發性記憶。以此可變電阻元件VR而言，更具 體而言，係可使用：如硫族元素化合物等藉由結晶狀態與 非晶質狀態之相移轉使電阻值變化（PCRAM);藉由使金屬 陽離子析出而於電極間形成架橋（contacting bridge)，或所 析出之金屬離子化而破壞架橋使電阻值變化（CBRAM : Conductive Bridging RAM，傳導橋接RAM);及藉由電壓 或電流施加而使電阻值變化（ReRAM)(大致可區分為：由 於是否存在有由電極界面所存在之電荷陷阱（trap)所捕捉 之電荷而產生電阻變化、及由於是否存在有因為氧欠缺等 所引起之傳導路徑（path)而產生電阻變化）等。 以此單極型之ReRAM之情形而言，資料對於記憶胞MC 之寫入，係對可變電阻元件VR施加例如3.5 V(若包含二極 體Di之電壓下降份實際上係為4.5 V左右）之電壓、10 nA左 右之電流為10 ns-1 00 ns左右之時間。藉此，使可變電阻 元件VR從高電阻狀態變化為低電阻狀態。以下，茲將使 此可變電阻元件VR從高電阻狀態變化為低電阻狀態之動 作稱為設置（set)動作。 對於設置動作後之低電阻狀態之可變電阻元件VR，施 加0.8 V(若包含二極體Di之電壓下降份實際上係為1.8 V左 右）之電壓、1 μΑ-10 μΑ左右之電流為5 0 ns-2 ps左右之時 間。藉此，使可變電阻元件VR從低電阻狀態變化為高電 阻狀態。以下，茲將使此可變電阻元件VR從低電阻狀態 變化為高電阻狀態之動作稱為重設（reset)動作。 141130.doc 201013678 /己隐胞MC係例如以高電阻狀態為安定狀態（重設狀態）， 若為2值資料記憶，則藉由使重設狀態變化為低電阻狀態 之设置動作而進行資料之寫入。 »己隐胞MC之讀取（read)動作，係對於可變電阻元件 賦予0.4 V(右包含二極體〇1之電壓下降份實際上係為^ 4 v 左右）之電壓，且監控（m〇nit〇r)經由可變電阻元件vR所流 —1之電流。藉此，判定可變電阻元件賣糸處於低電阻狀 態還是高電阻狀態。 Ο 在圖2中係表示在記憶胞厘(：之設置動作時，施加於與記 憶胞陣列MA連接之位元線BL及字元線WL之電壓之狀態。 在此，以藉由設置動作寫入資料之選擇記憶胞Mc作為 MCI 1進行說明。 未與選擇記憶胞MC11連接之非選擇位元線bl〇〇、 BL02、BL03，係為「L」狀態（在本實施形態中漂浮狀態 V)。在設置動作時’與選擇記憶胞mc η連接之選擇 φ 位元線BL01係從「L」狀態（漂浮狀態与〇 v)驅動為r H」 狀態（在本實施形態中係電壓VSET)。此外，未與選擇記憶 胞MCI 1連接之非選擇字元線WL00、WL02、WL03，係為 「Η」狀態（在本實施形態中係為電壓VSET)。在設置動作 時，與選擇記憶胞MC11連接之選擇字元線WL01，係從此 「Η」狀態（電壓VSET)驅動為「L」狀態（在本實施形態中 係電壓Vss=0 V)。藉此’選擇記憶胞MC11之二極體Di成為 順向偏壓（bias)狀態，而使電流流通，選擇記憶胞MC 11之 可變電阻元件VR從高電阻狀態變化為低電阻狀態，設置 141130.doc 201013678 動作完成。 在本實施形態中，於與非選擇之記憶胞1^1(：連接之非選 擇之位元線BL，係設為於設置動作時不施加電壓保持漂 浮狀態。控制位元線BL之行控制電路，係於設置動作時對 特定之位元線BL(在本實施形態中係為位元線31^〇1)施加設 置電壓（在本實施形態中係為電壓VSET) ^然而，行控制電 路不需控制在設置動作時未被選擇之其他非選擇位元線 BL(位元線BL00、BL02、BL03)。因此，可省略將非選擇 位元線BL(位元線BL00、BL02、BL03)驅動為非選擇狀態 (例如Vss=0 V)之構成。亦即’可以更簡易之構成之行控 制電路而執行對於記憶胞陣列Μ A之設置動作。 [第2實施形態] 接著’參照圖3〜圖12說明本發明之電阻變化記憶體裝置 之第2實施形態。圖3係為表示電阻變化記憶體裝置之記憶 胞陣列MA之配線之圖。此外’圖4係為表示電阻變化記憶 體裝置之行/列控制電路之配置例之區塊圖。再者，圖5〜 囷12係為表示電阻變化記憶體裝置之行/列控制電路之構 成例之電路圖。在此，第2實施形態之電阻變化記憶體裝 置之基本構成，係與第1實施形態之電阻變化記憶體裝置 同樣。在第2實施形態之電阻變化記憶體裝置中，對於具 有與第1實施形態同等構成之位置，係藉由附上同等符號 而省略其說明。 如圖3所示，本實施形態之位元線BL及字元線^^^^係具有 階層化結構。一群位元線BLy<3 : 0>係由位元線BLy〇〜位 -10- 14113〇.cJ〇c 201013678 元線BLy3之4條配線所組成。此外，一群字元線WLx<7 : 0>係由字元線WLxO〜字元線WLx7之8條配線所組成。在 此，在圖3之記憶胞陣列MA之配線圖中，雖係省略配置於 位元線BL及字元線WL之各交叉部之記憶胞MC之記載，惟 此係設為與第1實施形態同樣在各交叉部配置單位記憶胞 MC。此外，與第1實施形態同樣，設置動作時所選擇之位 元線BL及字元線WL，係設為位元線BL01及字元線 WL01。 在電阻變化記憶體裝置之設置動作時，某位元線群 BLy<3 : 0>係藉由後述之行解碼器來選擇。在本實施形態 中係設為選擇有位元線群BL0<3 : 0>。所選擇之位元線群 BL0<3 : 0>之中，未與選擇記憶胞MC連接之非選擇位元 線BL00、BL02、BL03，係為「L」狀態（在本實施形態中 係為0 V)。在設置動作時，所選擇之位元線群BL0<3 : 0> 之中與選擇記憶胞MC連接之選擇位元線BL0 1，係為從 0 「L」狀態（0 V)驅動為「H」狀態（在本實施形態中係為電 壓VSET)。再者，未被選擇之其他位元線群BLy<3 : 0>所 含之所有位元線BLyO〜BLy3係為漂浮狀態（与0 V)。 此外，在電阻變化記憶體裝置之設置動作時，字元線群 WLx<7 : 0>係藉由後述之主歹ij解碼器（main row decorder) 選擇。在本實施形態中，係選擇有字元線群WL0<7 : 0>。 所選擇之字元線群WL0<7 : 0>之中，未與選擇記憶胞MC 連接之非選擇字元線WL00、WL02、WL03等，係為「Η」 狀態（在本實施形態中係為電壓VSET)。設置動作時，所選 141130.doc -11 - 201013678 擇之字元線群WL0<7 : 0>之中與選擇記憶胞MC連接之選 擇字元線WL01係從「H」狀態（電壓VSET)驅動為「L」狀 態（在本實施形態中係為電壓Vss = 0 V)。再者未被選擇之 其他字元線群WLx<7 : 0>所含之所有字元線WLxO~WLx7 係為「Η」狀態（在本實施形態係為電壓VSET)。 藉此，與選擇位元線BL01及選擇字元線WL01連接之選 擇記憶胞MC之二極體Di即成為順向偏壓狀態而使電流流 通，從選擇記憶胞MC之可變電阻元件VR從高電阻狀態變 化為低電阻狀態，設置動作完成。 在本實施形態中，具有階層化結構之位元線BL之中， 在不含與選擇記憶胞MC連接之選擇位元線BL01之位元線 群BLy<3 : 0>中，係設為於設置動作時不施加電壓，保持 漂浮狀態。控制位元線BL之行控制電路，係於設置動作時 對選擇位元線BL(位元線BL01)施加設置電壓（電壓 VSET)。此外，對於非選擇位元線BL(BL00、BL02、 BL03)係施加電壓Vss。然而，行控制電路不需控制在設置 動作時未被選擇之位元線群BLy<3 : 0>。因此，可省略將 位元線群BLy<3 : 0>驅動為非選擇狀態（例如Vss=0 V)之構 成，而可以作成更簡易之構成之行控制電路而執行對於記 憶胞陣列MA之設置動作。 [控制電路之構成] 接著說明用以對於位元線BL及字元線WL施加此種電壓 之行控制電路及列控制電路之構成。在此，亦以在字元線 方向排列2〖1^(=2048 1>^)、及在位元線方向排列512 1^ 141130.doc •12· 201013678 之記憶胞MC而構成1 Mbit之記憶胞陣列ΜΑ之情形為例進 行說明。圖4係為表示電阻變化記憶體裝置之行控制電路 及列控制電路之配置例之區塊圖。 如圖4所示，列控制電路係例如由列解碼器10、主列解 碼器11、寫入驅動線驅動器12、列電源線驅動器13及列系 ' 周邊電路14所構成。此外，行控制電路係例如由行開關 • 20、行解碼器21、感測放大器/寫入緩衝器（buffer) 22、行 電源線驅動器23及行系周邊電路24所構成。 本實施形態之字元線WL係具有階層化結構，主列解碼 器11係選擇驅動256對之主字元（main word)線MWLx、 MWLbx(x=<25 5 : 0>)之任一對。以一例而言，在所選擇之 主字元線MWLx、MWLbx中，係主字元線MWLx成為 「Η」狀態，而主字元線MWLbx成為「L」狀態。反之， 在非選擇之主字元線MWLx、MWLbx中，係主字元線 MWLx成為「L」狀態，而主字元線MWLbx成為「H」狀 _ 態。一對主字元線MWLx、MWLbx係連接於一個列解碼器 10 ° . 列解碼器10係選擇驅動由位於主字元線MWLx、MWLbx 之階層下之8條字元線WL所組成之字元線群WLx<7 : 0>之 中之1條。與由主列解碼器11選擇驅動之主字元線MWLx、 MWLbx連接之列解碼器1 0進一步藉由選擇驅動字元線 WL，而選擇驅動1條字元線WL。在寫入驅動線驅動器12 係連接有8條寫入驅動線WDRV<7 : 0>及列電源線VRow， 而於列電源線驅動器13係連接有列電源線VRow。對於此 141130.doc •13- 201013678 列電源線VRow係施加對於非選擇之主字元線MWL、 MWLbx之階層下之字元線WL、及供給至所選擇之主字元 線M WL、M WLbx之階層下之非選擇之字元線WL之電壓 (VSET)。 寫入驅動線WDRV<7 : 0>及列電源線VRow係連接於列 解碼器10。對於寫入驅動線WDRV<7 : 0>及列電源線 VRow，係施加列解碼器10用以驅動字元線WL之電壓。具 體而言，係在設置動作時對於8條寫入驅動線WDRV<7 : 〇>之中與選擇字元線WL對應之1條寫入驅動線WDRV供給 電壓Vss(=0 V)，而對於其以外之7條則係供給電壓VSET。 列系周邊電路14係進行此電阻變化記憶體裝置整體之管 理，將來自外部之主機（host)裝置之控制訊號進行接受、 讀出、寫入、抹除、資料之輸出入管理等。 本實施形態之位元線BL亦具有階層化結構，而行解碼 器21係選擇驅動128條行選擇線CSLy(y=<127 : 0>)之任一 條。以一例而言，所選擇之行選擇線CSLy係成為「Η」狀 態。反之，非選擇之行選擇線CSLy係成為「L」狀態。一 條行選擇線CSLy係連接於一個行開關20。 行開關20係選擇驅動由位於行選擇線CSLy之階層下之4 條位元線BL所組成之位元線群BLy<3 : 0>之中之1條。藉 由與由行解碼器2 1所選擇驅動之行選擇線CSLy連接之行開 關20進一步選擇驅動位元線BL，而選擇驅動1條位元線 BL。感測放大器/寫入緩衝器22係偵測放大讀出於局域資 料（local data)線LDQ<3 : 0>之訊號，並且將從資料輸出入 141130.doc -14· 201013678 線IO<3 : 0>輸入之寫入資料經由行開關20而供給至記憶胞 MC。在感測放大器/寫入缓衝器22中，係連接有4條局域 資料線LDQ<3 : 0>及行電源線VCol 1，而於行電源線驅動 器23係連接有行電源線VColl。 局域資料線LDQ<3 : 0>係連接於行開關20，施加行開關 20用以驅動位元線BL之電壓。具體而言，係在設置動作時 ' 對於4條局域資料線LDQ<3 : 0>之中與選擇位元線BL對應 • 之1條局域資料線LDQ供給電壓VSET，而對於其以外之3 條係供給電壓Vss=0 V。此外，在設置動作時，未藉由行 選擇線CSLy所選擇之行開關20，係不執行位元線驅動動 作，而使位元線群BLy<3 : 0>為漂浮狀態。行系周邊電路 24係進行此電阻變化記憶體裝置整體之管理，將來自外部 之主機裝置之控制訊號進行接受、讀出、寫入、抹除、資 料之輸出入管理等。 接著參照圖5〜圖8詳細說明列控制電路之構成。圖5〜圖8 φ 係為表示電阻變化記憶體裝置之列控制電路之構成例之電 路圖。 • [列解碼器10之構成] 如圖4及圖5所示，在列解碼器10係連接有256對之主字 元線MWLx及MWLbx(x=<25 5 : 0>)之任一對、列電源線 VRow以及寫入驅動線WDRV<7 : 0>。此外，在列解碼器 10係連接有字元線群WLx<7 : 0>，而此字元線群WLx<7 : 〇>係連接於並排設成一行之複數個記憶胞MC。如前所述 與1個列解碼器10連接之字元線群WLx<7 : 0>係由字元線 141130.doc -15- 201013678 WLxO〜字元線WLx7之8條配線所組成。同樣地，寫入驅動 線WDRV<7 : 0>係為由WDRV0~WDRV7之8條配線所組成 之配線。 如圖5所示，列解碼器10係包括8個將2個NMOS電晶體 QN1及QN2之源極彼此連接而成之電晶體對而構成。在電 晶體QN1之閘極係連接有主字元線MWLbx，而於汲極則連 接有列電源線VRow。此外，在電晶體QN2之閘極係連接 有主字元線MWLx，而於汲極則連接有寫入驅動線 WDRV<7 : 0>之任1條。再者，電晶體QN1及QN2之源極均 係連接於字元線群WLx<7 : 0>之任1條。 [主列解碼器11之構成] 如圖4及圖6所示，在主列解碼器11係連接有256對之主 字元線MWLx 及 MWLbx(x=<255: 0>)、以及位址（address) 訊號線。本實施形態之電阻變化記憶體裝置之字元線WL 係具有階層化結構。主列解碼器11係為預解碼器（pre decorder)，而一組主字元線MWLx、MWLbx係各自連接於 1個列解碼器10内之8個電晶體對（圖5之QN1、QN2)，而1 個列解碼器10係可選擇8條字元線WLx<7 : 0>之任1條。主 列解碼器11係依1對主字元線MWLx、MWLbx具有如圖6所 示之電路。 如圖6所示，在1個主列解碼器11中，與主列解碼器11連 接之位址訊號線，係連接於邏輯閘極GATE 1。邏輯閘極 GATE 1之輸出訊號係經由位準移位器（level shifter)L/S而供 給至由PMOS電晶體QP1及NMOS電晶體QN3所組成之 141130.doc -16- 201013678 CMOS變換器（inverter)CMOSl之輸入端子。在電晶體QPl 之源極連接有電源VSETH，而電晶體QN3之源極係接地。 再者，電晶體QP1及QN3之汲極均係連接於主字元線 MWLx。 此外，主字元線MWLx係連接於由PMOS電晶體QP2及 NMOS電晶體QN4所組成之CMOS變換器CMOS2。在電晶 體QP2之源極亦連接有電源VSETH，而電晶體QN4之源極 係接地。再者，電晶體QP2及QN4之汲極係均連接於主字 元線MWLbx。 [寫入驅動線驅動器12之構成] 如圖4及圖7所示，在寫入驅動線驅動器12係連接有列電 源線VRow及位址訊號線。在此，寫入驅動線驅動器12亦 為預解碼器。 與寫入驅動線驅動器12連接之位址訊號線，係連接於邏 輯閘極GATE2。邏輯閘極GATE2之輸出訊號係經由位準移 位器L/S而供給至由PMOS電晶體QP3及NMOS電晶體QN5 所組成之CMOS變換器CMOS3之輸入端子。在電晶體QP3 之源極，係如後所述連接施加有電壓VSET之列電源線 VRow，而電晶體QN5之源極係接地。再者，電晶體QP3及 QN5之汲極均係連接於寫入驅動線WDRV<7 : 〇>。 [列電源線驅動器13之構成] 如圖4及圖8所示，在列電源線驅動器13係連接有列電源 線VRow及控制訊號線。在列電源線驅動器13中，電源 VREAD係經由PMOS電晶體QP4、而電源VRESET係經由 141130.doc •17- 201013678 PMOS電晶體QP5而各自連接於列電源線VRow。對於電晶 體QP4之閘極係供給控制訊號READon，而對於電晶體QP5 之閘極係供給控制訊號RESETon。控制訊號READon、 RESETon係各自於資料讀出時、及重設動作時從「Η」狀 態成為「L」狀態。 此外，在列電源線驅動器13係連接有電源VSETH。電源 VSETH係連接於NMOS電晶體QN6之汲極及閘極。電晶體 QN6之源極係經由PMOS電晶體QP6而連接於列電源線 VRow。對於電晶體QP6之閘極係供給控制訊號SETon。 接著參照圖9〜圖12詳細說明行控制電路之構成。圖9〜圖 12係為表示電阻變化記憶體裝置之行控制電路之構成例之 電路圖。 [行開關20之構成] 如圖4及圖9所示，在行開關20係連接有128條行選擇線 CSLy(y=<127 : 〇>)之任一條及局域資料線LDQ<3 : 0>。此 外，在行開關20係連接有位元線群BLy<3 : 0>，而此位元 線BL係連接於並排設成一行之複數個記憶胞MC。如前所 述’與1個行開關20連接之位元線群BLy<3 : 0>係由位元 線BLyO〜位元線BLy3之4條配線所組成。同樣地，局域資 料線LDQ<3 : 〇>係為由LDQ0-LDQ3之4條配線所組成之配 線。 如圖9所示’行開關2〇係由1個NMOS電晶體QN11所構 成’而1個行開關20係包括4個由此電晶體QN11所組成之 構成。在電晶體QN11之閘極連接有行選擇線CSLy，而於 141130.doc •18- 201013678 汲極則連接有局域資料線LDQ<3 : 0>之任1條。再者，電 晶體QN11之源極係連接於位元線群BLy<3 : 0>之任1條。 [行解碼器21之構成] 如圖4及圖10所示，在行解碼器21係連接有128條行選擇 線CSLy(y=< 127 : 0>)及位址訊號線。在本實施形態之電阻 變化記憶體裝置中，一條行選擇線CSLy係各自連接於1個 行開關20内之4個電晶體（圖9之QN11)，而1個行開關20係 可選擇4條位元線群BLy<3 : 0>之任1條。行解碼器21係依 ❹ 一條行選擇線CSLy具有如圖10所示之電路。 如圖10所示，在1個行解碼器21中，與行解碼器21連接 之位址訊號線，係連接於邏輯閘極GATE3。邏輯閘極 GATE3之輸出訊號係經由位準移位器L/S而供給至由PMOS 電晶體QP11及NMOS電晶體QN13所組成之CMOS變換器 CMOS11之輸入端子。在電晶體QP11之源極係連接有電源 VSETH，而電晶體QN13之源極係接地。再者，電晶體 _ QP11及QN13之汲極係均連接於行選擇線CSLy。 [感測放大器/寫入緩衝器22之構成] 如圖4及圖11所示，在感測放大器/寫入緩衝器22中係連 接有行電源線VColl、局域資料線LDQ<3 : 0>及資料輸出 入線10<3 : 0>。首先，關於寫入缓衝器部分，說明其構 成。與感測放大器/寫入緩衝器22連接之資料輸出入線 10<3 : 0>，係經由位準移位器L/S而連接於由PMOS電晶體 QP13及NMOS電晶體QN15所組成之CMOS變換器 CMOS13。在電晶體QP13之源極係連接有行電源線 141130.doc -19- 201013678 VColl。對於行電源線VColl係如後所述施加有電壓 VSET。此外，電晶體QN15之源極係接地。再者，電晶體 QP13及QN15之汲極係均經由開關SW1而連接於局域資料 線 LDQ<3 : 0>。 接著關於感測放大器部分，說明其構成。與感測放大器/ 寫入緩衝器22連接之資料輸出入線IO<3 : 0>，係連接於感 測放大器S/A。以感測放大器S/A而言，係可使用單端 (single end)型、使用參照胞之差動型等各種型態。感測放 大器S/A之輸出端子係經由開關SW2而連接於局域資料線 LDQ<3 : 0>。 [行電源線驅動器23之構成] 如圖4及圖12所示，在行電源線驅動器23係連接有行電 源線VCol 1及控制訊號線。在行電源線驅動器23中，電源 VRESET係經由PMOS電晶體QP15而連接於行電源線 VColl。對於電晶體QP15之閘極係供給控制訊號 RESETon。此外，電源VSETH係連接於NMOS電晶體QN16 之汲極及閘極，而電晶體QN1 6之源極係經由PMOS電晶體 QP14而連接於行電源線VColl。對於電晶體QP14之閘極係 供給控制訊號SETon。 接著說明以此方式構成之電阻變化記憶體裝置之設置動 作。首先，參照圖4〜圖8說明設置動作時之電阻變化記憶 體裝置之列控制電路之動作。如圖4所示字元線WL係具有 階層化結構。在由主列解碼器11及列解碼器1 0所選擇驅動 之字元線群WLx<7 : 0>中，係施加有施加於寫入驅動線 141130.doc •20· 201013678 WDRV<7 : 〇>或列電源線VRow之電壓。首先，說明對於 輿列解碼器10連接之寫入驅動線WDRV<7 : 〇>及列電源線 VRow施加電壓之動作。 [列電源線驅動器13之動作] 在設置動作時，於列電源線驅動器13中，供給至電晶體 QP6之閘極之控制訊號（SETon訊號）係成為「L」狀態而導 通。電源VSETH之電壓VSETH係藉由NMOS電晶體QN6傳 ^ 送而成為電壓VSET。設置動作時，列電源線驅動器13係 將列電源線VRow驅動為電壓vsET。 [寫入驅動線驅動器12之動作] 對於寫入驅動線驅動器之邏輯閘極GATE2係輸入有位 址訊號。根據此位址訊號’邏輯閘極GATE2係關於與位址 訊號對應之一之寫入驅動線（例如WDRV1)將「H」訊號、 而關於未對應之其他寫入驅動線則將r L」訊號供給至 CMOS變換器CMOS3之輸入端子。與位址訊號對應之寫入 ❹ 驅動線（例如WDRV1)之情形下’對於CMOS變換器CMOS3 之輸入端子係供給「Η」訊號，經由導通之電晶體QN5而 將接地電壓Vss(例如0 V)施加於寫入驅動線WDRVi。未與 位址訊號對應之寫入驅動線之情形下，對於Cm〇§變換器 CMOS3之輸入端子係供給「L」訊號，經由導通之電晶體 QP3而將列電源線VRow之電壓（VSET)施加於寫入驅動線 WDRV。 接著說明藉由主列解碼器11及列解碼器10所為之主字元 線MWLx、MWLbx與字元線WLX<7 : 0>之選擇驅動動作。 141130.doc •21- 201013678 [主列解碼器11之動作] 對於主列解碼器11之邏輯閘極GATE1之輸入端子，亦供 給位址訊號。根據此位址訊號，邏輯閘極GATE1係關於 x=<255 : 0>之中被選擇之x(例如x=0)將「L」訊號、而關 於未被選擇之X則將「H」訊號供給至CMOS變換器CMOS1 之輸入端子。首先，說明被選擇之x(例如x=0)。被選擇之 x(例如x=0)之情形下，對於CMOS變換器CMOS1之輸入端 子係供給「L」訊號，且經由導通之電晶體QP1而將電源 VSETH之「H」訊號供給至主字元線MWL0。此外，主字 元線MWL0之「H」訊號係供給至CMOS變換器CMOS2之 輸入端子，且經由導通之電晶體QN4而將接地電壓Vss之 「L」訊號供給至主字元線MWLbO。亦即，被選擇之x(例 如x=0)之情形下，對於主字元線MWL0係供給「Η」訊 號，而對於主字元線MWLbO則供給「L」訊號。 接著說明未被選擇之X。未被選擇之X之情形下，對於 CMOS變換器CMOS 1之輸入端子係供給「H」訊號，且經 由導通之電晶體QN3而將接地電壓Vss之「L」訊號供給至 主字元線MWLx。此外，主字元線MWLx之「L」訊號係供 給至CMOS變換器CMOS2之輸入端子，且經由導通之電晶 體QP2而將電源VSETH之「Η」訊號供給至主字元線 MWLbx。亦即，未被選擇之X之情形下，對於主字元線 MWLx係供給「L」訊號，而對於主字元線MWLbx係供給 「Η」訊號。 [列解碼器10之動作] 141130.doc -22- 201013678 列解碼器10係根據供給至主字元線MWLx及MWLbx之訊 號，對字元線WL施加列電源線VRow或寫入驅動線WDRV 之電壓。被選擇之x(例如x=0)之情形下，對於主字元線 MWL0供給有「H」訊號，而對於主字元線MWLbO係供給 有「L」訊號。由於對列解碼器10之電晶體QN1之閘極供 給「L」訊號，且對電晶體QN2之閘極供給「H」訊號，因 此對於字元線群WL0<7 : 0>係經由導通之電晶體QN2而施 加寫入驅動線WDRV<7 : 0>之電壓。在此，對於與位址訊 號對應之寫入驅動線（例如WDRV1)係施加有接地電壓（例 如0 V)，而對於未與位址訊號對應之其他寫入驅動線，則 係施加有列電源線VRow之電壓（例如VSET)。僅對於字元 線群WL0<7 : 0>之中，與位址訊號對應之字元線WL01之1 條施加接地電壓（例如0 V)，而對於其他字元線WL則施加 電壓VSET。 此外，未被選擇之X之情形下，對於主字元線MWLx係 供給有「L」訊號，而對於主字元線MWLbx係供給有 「Η」訊號。由於對列解碼器10之電晶體QN1之閘極供給 「Η」訊號，且對電晶體QN2之閘極供給「L」訊號，因此 對於字元線群WLx<7 : 0>係經由導通之電晶體QN1而施加 列電源線VRow之電壓（VSET)。藉此，在設置動作時係僅 對由位址訊號所選擇之1條字元線WL0 1施加接地電壓（0 V)，而對於其他所有字元線WL則係施加列電源線VRow之 電壓（VSET)。 接著參照圖4及圖9〜圖12說明設置動作時之電阻變化記 141130.doc -23- 201013678 憶體裝置之行控制電路之動作。對於由行解碼器2 1及行開 關20所選擇驅動之位元線群BLy<3 : 0>，係施加有施加於 局域資料線LDQ<3 : 0>之電壓。首先，說明對於與行開關 20連接之局域資料線LDQ<3 : 0>及行電源線VColl施加電 壓之動作。 [行電源線驅動器23之動作] 於設置動作時，在行電源線驅動器23中，供給至電晶體 QP14之閘極之控制訊號（SETon訊號）係成為「L」狀態而導 通。電源VSETH之電壓VSETH係藉由NMOS電晶體QN16傳 送而成為電壓VSET，而以電壓VSET驅動行電源線 VColl。 [感測放大器/寫入緩衝器22之動作] 在感測放大器/寫入緩衝器22中，於設置動作時寫入緩 衝器部之開關SW1係成為接通（on)而成為導通狀態，並且 感測放大器部之開關SW2係成為關斷（off)而成為非導通狀 態。對於感測放大器/寫入緩衝器22係從資料輸出入線 IO<3 : 0>供給寫入資料。此寫入資料係經由位準移位器 L/S而供給至CMOS變換器CMOS13之輸入端子。對於局域 資料線LDQ<3 : 0>係依據此資料而施加電壓VSET或接地 電壓（Vss=0 V)。 接著說明藉由行解碼器21及行開關20所為之行選擇線 CSLy與位元線群BLy<3 : 0>之選擇驅動動作。 [行解碼器21之動作] 對於行解碼器21之邏輯閘極GATE3之輸入端子，係供給 141130.doc •24- 201013678 位址訊號。根據此位址訊號，邏輯閘極GATE3係關於 y=<127 : 0>之中被選擇之y(例如y=0)將「L」訊號、而關 於未被選擇之y則將「Η」訊號供給至CMOS變換器 CMOS11之輸入端子。首先，說明被選擇之y(例如y=0)。 被選擇之y(例如y=〇)之情形下，對於CMOS變換器CMOS 11 之輸入端子係供給「L」訊號，且經由導通之電晶體QP11 而將電源VSETH之「H」訊號供給至行選擇線CSL0。接著 說明未被選擇之y。未被選擇之y之情形下，對於CMOS變 換器CMOS11之輸入端子係供給「Η」訊號，且經由導通 之電晶體QN13而將接地電壓Vss之「L」訊號供給至行選 擇線CSLy。 [行開關20之動作] 行開關20係根據供給至行選擇線CSLy之訊號，對位元 線BL施加局域資料線LDQ之電壓。被選擇之y(例如y=0)之 情形下，對於行選擇線CSL0係供給有「Η」訊號。由於對 行開關20之電晶體QN11之閘極供給「Η」訊號，因此對於 位元線群BL0<3 : 0>係經由導通之電晶體QN12而施加局域 資料線LDQ<3 : 0>之電壓。在此，對於與位址訊號對應之 局域資料線（例如LDQ1)，係施加有行電源線VColl之電壓 (VSET)，而對於未與位址訊號對應之其他局域資料線，係 施加有接地電壓Vss(=0 V)。僅對於位元線群BL0<3 : 0>之 中，與位址訊號對應之位元線BL01之1條施加行電源線 VColl之電壓（VSET)，而對於其他位元線BL則施加接地電 壓 Vss(=0 V)。 141130.doc -25- 201013678 另一方面，未被選擇之y之情形下，對於行選擇線CSLy 係供給有「L」訊號。由於對行開關20之電晶體QN11之閘 極供給「L」訊號，因此不會導通，而對於位元線群 BLy<3 : 0>不施加電壓。因此，位元線群BLy<3 : 0>係成 為漂浮狀態。藉此，在設置動作時，對於由位址訊號所選 擇之1條位元線BL01施加電壓VSET，並且對於非選擇位元 線BL施加接地電壓Vss，並且其他位元線群BLy<3 : 0>係 設為漂浮狀態。 如此，依據本實施形態之行控制電路，僅對於在設置動 作時由位址訊號所選擇之1條位元線BL01施加行電源線 VColl之電壓（VSET)。此外，對於非選擇之位元線BL00、 BL02、BL03係施加接地電壓Vss。再者，其他位元線群 BLy<3 : 0>係設為漂浮狀態。 在本實施形態中，對於具有階層化結構之位元線群 BLy<3 : 0>之中，不包含與選擇記憶胞MC連接之選擇位元 線BL01之位元線群BLy<3 : 0>，係設為於設置動作時不施 加電壓，保持漂浮狀態。行控制電路不需控制在設置動作 時未被選擇之位元線群BLy<3 : 0>。因此，可省略將位元 線群BLy<3 : 0>驅動為非選擇狀態（例如Vss=0 V)之構成， 而以作成更簡易之構成之行控制電路而執行對於記憶胞陣 列MA之設置動作。 具體而言，係可將行開關20之構成設為由1個電晶體 QN11所組成之構成。依據此構成，由行選擇線CSLy所選 擇之行開關20，即可使位元線群BL0<3 : 0>驅動。與此同 141130.doc -26- 201013678 時未由行選擇線CSLy所選擇之行開關2〇，係可將位元線群 BLy<3 : 0>保持為漂浮狀態。不需如專利文獻2所記載之 配線驅動電路般，設為串聯連接2個電晶體，且藉由將此 切換而對配線施加驅動電壓或接地電塵之任一者之構成。 依據本實施形態之行開關20，即可減低電晶體之數量。在 本實施形態中，係在字元線方向排列2 Kbit、及在位元線 ' 方向排列512 之記憶胞MC而構成1 Mbit之記憶胞陣列 參 MA。行開關20係在行控制電路内設置與位元線BL之條數 同數（在本實施形態中係為512個）。因此，藉由削減行開關 20内之電晶體，即可將行控制電路作成更簡易之構成。 [第3實施形態] 接著參照圖13說明本發明之電阻變化記憶體裝置之第3 實施形態。圖13係為表示電阻變化記憶體裝置之行/列控 制電路之動作時序（timing)之時序圖。在此，第3實施形態 之電阻變化記憶體裝置之控制電路之構成，係與第1及第2 φ 實施形態之電阻變化記憶體裝置同樣。在第3實施形態之 電阻變化記憶體裝置中，於具有與第i及第2實施形態同等 • 構成之位置，係藉由附上同等符號而省略其說明。本實施 形癌之電阻變化§己憶體裝置’係在使執行設置動作之際對 字元線WL及位元線BL施加電壓之時序不同之點，與第1及 第2實施形態不同。 如圖13所示’對於選擇記憶胞MC執行設置動作之情形 下，首先，對於包含選擇字元線WL01及非選擇字元線WL 之所有字元線WL施加電壓VSET(時間tl)。在此，對所有 141130.doc •27· 201013678 字元線WL施加電壓VSET之期間，選擇位元線BL01及非選 擇位元線BL，係保持於接地電壓Vss。其後，僅對與選擇 記憶胞MC連接之選擇字元線WL01施加接地電壓Vss(時間 t2)。在時間t2中，於選擇字元線WL01降至電位Vss之後， 對選擇位元線BL01施加電壓VSET，並且使非選擇位元線 BL為漂浮狀態〇 0 V)。 其結果，與選擇位元線BL01及選擇字元線WL01連接之 選擇記憶胞MC之二極體Di即成為順向偏壓狀態而使電流 流通，選擇記憶胞MC之可變電阻元件VR從高電阻狀態變 化為低電阻狀態，設置動作完成。另一方面，對於與選擇 位元線BL0 1與非選擇字元線WL連接之非選擇記憶胞MC之 兩端係均施加電壓VSET，因此電流不流通。此外，對於 與非選擇位元線BL及選擇字元線WL01連接之非選擇記憶 胞MC之兩端係施加0 V，因此此等亦不流通電流。其後， 在時間t3中使選擇位元線BL0 1及非選擇字元線WL降至電 位V s s而使設置動作結束。 在此，從圖1 3所示之時間tl至時間t2之期間，為了要保 持選擇位元線BL01及非選擇位元線BL於電位Vss，係在圖 11所示之寫入緩衝器22中使局域資料線LDQ<3 : 0>全部為 接地電壓Vss。與此同時，在圖10所示之行解碼器21中使 行選擇線CSLy所有為「H」狀態。藉此，在圖9所示之所 有行開關20中，使NMOS電晶體QN11導通，且對位元線群 BLy<3 : 0>，施加局域資料線LDQ<3 : 0>之接地電壓 Vss。如此一來，在圖13所示之時間tl至時間t2之期間，即 141130.doc -28- 201013678 可將選擇位元線BL01及非選擇位元線BL之雙方保持於電 位 V s s。 於第2實施形態中之設置動作之際，若使非選擇之位元 線BL為漂浮狀態，而對非選擇之字元線WL施加電壓 VSET，則會有漂浮狀態之非選擇位元線BL之電位因為耦 ' 合（coupling)而上升之情形。此情形下，對於與非選擇位 ' 元線BL連接之非選擇記憶胞MC，會有誤執行設置動作之 虞。 參 然而，在本實施形態之電阻變化記憶體裝置中，係使施 加電壓於字元線WL及位元線BL之時序錯開。因此，在使 字元線WL啟動於電壓VSET之期間，非選擇位元線BL係保 持於接地電壓Vss。其後，即使設置動作時使非選擇位元 線BL為漂浮狀態，非選擇位元線BL之電位亦幾乎不會從 接地電壓Vss上升。依據本實施形態中之電阻變化記憶體 裝置，不會有對於非選擇記憶胞MC誤執行設置動作之情 _ 形。 本實施形態之電阻變化記憶體裝置亦可將行開關20之構 . 成設為由1個電晶體QN11所組成之構成。依據此構成，由 行選擇線CSLy所選擇之行開關20，係可使位元線群 BL0<3 : 0>驅動。與此同時，未由行選擇線CSLy所選擇之 行開關20，係可將位元線群BLy<3 : 0>保持於漂浮狀態。 依據本實施形態之行開關20，即可減低電晶體之數量，而 可將行控制電路作成更簡易之構成。 [第4實施形態] 141130.doc -29- 201013678 接著參照圖14〜圖16說明本發明之電阻變化記憶體裝置 之第4實施形態。圖14係為表示電阻變化記憶體裝置之行/ 列控制電路之配置例之區塊圖。再者，圖15〜圖16係為表 示電阻變化記憶體裝置之行控制電路之構成例之電路圖。 在圖1 4〜圖16所示之本實施形態之電阻變化記憶體裝置 中’對於具有與第1〜第3實施形態同等構成之位置，係藉 由附上同等符號而省略其說明。 本實施形態之電阻變化記憶體裝置，係在連接感測放大 器/寫入緩衝器22與行開關20之局域資料線LDQ<3 : 0>分 割為局域資料線LDQodd<3 : 0>&LDQeven<3 : 0>之2個之 點’與第1〜第3實施形態不同。以下，參照圖14〜圖16說明 行控制電路之構成。 如圖15所示，在行開關20係連接有128條行選擇線 CSLy(y=<127 : 0>)之任一條。此外，在行開關2〇係連接有 局域資料線LDQeven<3 : 0>或1^〇〇£1(1<3 : 0>之任一者。 在複數個並排之行開關20係交替連接有局域資料線 LDQeven<3 : 0>*LDQodd<3 : 0>。 此外’在行開關20係連接有位元線群BLy<3 : 0>，而此 位元線BL係連接於並排設成一行之複數個記憶胞MC。如 前所述，與1個行開關20連接之位元線群BLy<3 : 0>係由 位元線BLyO〜位元線BLy3之4條配線所組成。同樣地，局 域資料線LDQeven<3 : 0>及LDQodd<3 : 0>，係為由 LDQevenO 〜LDQeven3、LDQoddO〜LDQodd3 之 4條配線所組 成之配線。行開關20之構成係與圖9所示之第2實施形態同 141130.doc • 30· 201013678 樣。 於圖16係表示行開關20及局域資料線LDQeven<3 : 〇>及 LDQodd<3 : 0>之更詳細之構成。i個行開關2〇係包括4個 NMOS電晶體QN11。在此4個電晶體qni 1之閘極係各自連 接有行選擇線CSLy(y=<127 : 〇>)。在此，行開關2〇n係表 示設有128個之行開關20之中第n個。 行開關20内之4個電晶體qn 11之中，在汲極連接有局域 資料線LDQ〇dd<0>之電晶體之源極係連接有位元線 BLn<0>。同樣地’在汲極連接有局域資料線 LDQodd<l>、<2>、<3>之電晶體之源極係各自連接有位 元線BLn<l>、<2>、<3>。此外，各自在與行開關20η鄰接 之行開關20η+1、20η-1内之4個電晶體QN11之汲極連接有 局域資料線LDQeven<3 : 0>、及在源極連接有位元線 BLn+1、BLn-1。藉此，如上所述將連接局域資料線 LDQeven<3 : 0>之行開關20、與連接LDQodd<3 : 〇>之行 開關20交替設置。 說明圖14〜圖16所示之電阻變化記憶體裝置中之設置動 作。在此，執行設置動作之記憶胞MC係作為連接有位元 線BLn<0>、<3>之記憶胞MC進行說明。 如圖16所示，執行設置動作之際，藉由感測放大器/寫 入緩衝器22，對於局域資料線LDQodd<0>、<3>施加電歷 VSET。此外，對於局域資料線LDQodd<l>、<2>施加接地 電壓Vss。再者，對於局域資料線LDQeven<3 : 0>所有施 加接地電壓Vss。接著，藉由行解碼器21，使行選擇線 141130.doc -31- 201013678 CSLy之中，與選擇驅動執行設置動作之記憶胞MC之行開 關20η連接之行選擇線CSLn為接通狀態。此外，使與行開 關20η鄰接之行開關20n+l、20n-l所連接之行選擇線 CSLn+Ι、CSLn-Ι亦為接通狀態。藉此，使行開關20η及行 開關20η+1、20η-1之電晶體QN11導通。再者，與行開關 20η、20η+1、20η-1以外之行開關20連接之行選擇線CSLy 係設為關斷狀態。 對於行開關20η之中，與局域資料線LDQodd<0>、<3>連 接之位元線BLn<0>、<3>，係經由導通之電晶體QN11而 施加電壓VSET。此外，對於與局域資料線LDQodd<l>、 <2>連接之位元線BLn<l>、<2>係施加接地電壓Vss。此 外，在與行開關20η鄰接之行開關20n+l、20n-l中，係對 於與局域資料線LDQeven<3 : 0>連接之位元線BLn<3 : 0>，經由導通之電晶體QN11而施加接地電壓Vss。再者， 由於與行開關20η、20n+l、20n-l以外之行開關20連接之 行選擇線CSLy係為關斷狀態，因此不施加電壓而成為漂浮 狀態。 另一方面，與選擇記憶胞MC連接之字元線WL0 1係選擇 驅動於接地電壓Vss。藉此選擇記憶胞MC之二極體Di即成 為順向偏壓狀態而使電流流通，選擇記憶胞MC之可變電 阻元件VR從高電阻狀態變化為低電阻狀態，設置動作完 成。 進行位元線BL之選擇驅動之情形下，對選擇位元線 BL01施加電壓VSET之際，會有藉由耦合鄰接之漂浮狀態 141130.doc -32- 201013678 之非選擇位元線BL·之電位上升之情形。此情形下，對於與 非選擇位元線BL連接之非選擇記憶胞Mc，會有誤執行嗖 置動作之虞。 然而，在本實施形態之電阻變化記憶體裝置中，係對與 行開關2〇n鄰接之行開關20n+1、所連接之位元線群 BLn+l<3 : 〇>、BLn-l<3 : 〇>施加接地電壓Vss。因此可 將設置動作時與選擇位元線BL01鄰接之位元線bl之電壓 ❿ 確實地保持於接地電壓Vss。藉由與選擇位元線BL〇1鄰接 之位兀線BL之遮蔽（shield)效果，即使將其他非選擇位元 線BL設為漂浮狀態，非選擇位元線BL之電位亦幾乎不會 從接地電壓Vss上升。依據本實施形態之電阻變化記憶體 裝置，不會有對於非選擇記憶胞河(：誤執行設置動作之情 形。 Φ 本實施形態之電阻變化記憶體裝置，亦可將行開關2〇之 構成設為由!個電晶體咖所組成之構成。依據此構成， 由行選擇線CSLy所選擇之行開關2〇，係可使位元線群 BL0<3 . 〇>驅動。與此同時，未由行選擇線以以所選擇之 行開關20’係可將位元線群BLy<3: 〇>保持於漂浮狀態。 依據本實施形態之行開關2Q，即可減低電晶體之數量，而 可將行控制電路作成更簡易之構成。 以上’雖已說明本發明之實施形態，惟本發明並不限定 於此等，只要在不脫離發明之旨趣之範圍内，均可作各種 變更、追加、組合等。例如，在實施形態中雖說明電阻變 化》己隐體裝置之動作作為設置動作，惟此係、可設為藉由調 141130.doc -33 - 201013678 整施加於記憶胞MC之電壓或電流、電壓之施加時間等而 使選擇記憶胞MC從低電阻狀態變化為高電阻狀態之重設 動作或讀取動作。此外，在實施形態中，位元線群 BLy<3 : 0>係由4條配線所組成，而字元線群WLx<7 : 〇> 係由8條配線所組成。此位元線群及字元線群所含之位元 線BL之條數及字元線WL之條數係可藉由電阻變化記憶體 裝置之設計而變更。 【圖式簡單說明】 圖1係為表示第1實施形態之電阻變化記憶體裝置之構成 之立體圖； 圖2係為表示第丨實施形態之電阻變化記憶體裝置之記憶 胞陣列之等效電路之電路圖； 圖3係為表示第2實施形態之電阻變化記憶體裝置之記憶 胞陣列之配線之圖； 圖4係為表示第2實施形態之電阻變化記憶體裝置之行/ 列控制電路之配置例之區塊圖； 圖5係為表示第2實施形態之電阻變化記憶體裝置之列控 制電路之構成例之電路圖； 圖6係為表示第2實施形態之電阻變化記憶體裝置之列控 制電路之構成例之電路圖； 圖7係為表示第2實施形態之電阻變化記憶體裝置之列控 制電路之構成例之電路圖。 圖8係為表示第2實施形態之電阻變化記憶體裝置之列控 制電路之構成例之電路圖； 141130.doc -34, 201013678 圖9係為表示第2實施形態之電 制電路之構成例之 電路圖； 雙化記憶體震置之行控 圖10係為表示第2實施形態之電阻 控制電路之構成例之電路圖； §己憶體裝置之行 阻變化記憶體裝置之行 圖11係為表示第2實施形態之電 控制電路之構成例之電路圖； 圖12係為表示第2實施形態之電阻變化記憶體裝 控制電路之構成例之電路圖； 圖13係為表示第3實施形態之電阻變化記憶體裝置之行/ 列控制電路之動作時序之時序圖； 圖Μ係為表示第4實施形態之電阻變化記憶體裝置之行/ 列控制電路之配置例之區塊圖； 圖15係為表示第4實施形態之電阻變化記憶體裝置之行 控制電路之構成例之電路圖；及 圖16係為表示第4實施形態之電阻變化記憶體裝置之行 控制電路之構成例之電路圖。 【主要元件符號說明】 2 3 6 7 半導體基板 記憶體區塊 配線區域 位元線接觸窗區域 字元線接觸窗區域 位元線接觸窗 字元線接觸窗 141130.doc •35- 201013678 10 列解碼器 11 主列解碼器 12 寫入驅動線驅動器 13 列電源線驅動器 14 列系周邊電路 20 行開關 21 行解碼器 22 感測放大器/寫入緩衝器 23 行電源線驅動器 24 行系周邊電路 BL 位元線 CSL 行選擇線 Di 二極體 MA 記憶胞陣列 MC 記憶胞 MWL 主字元線 VR 可變電阻元件 WL 字元線 141130.doc 36-

Claims (1)

1. 201013678 七、申請專利範圍： 1·—種半導體記憶裝置，其特徵為包括： s己憶胞陣列，其係於複數之第1配線與複數之第2配線 之交又部配置有記憶胞，該記憶胞係將整流元件與可變 電阻元件串聯連接而成者；及 控制電路’其係選擇驅動前述第1配線及前述第2配 線； 前述控制電路係 以對在所選擇之前述第1配線與所選擇之前述第2配線 之交叉部所配置之選擇記憶胞加以特定之電位差之方 式，施加第1電壓於所選擇之前述第丨配線、及施加第2 電壓於所選擇之前述第2配線； 並且使非選擇之前述第1配線之至少1條為漂浮狀態。 2·如請求項1之半導體記憶裝置，其中 前述控制電路係 於施加第2電壓至所選擇之前述第2配線之後， 施加第1電壓於所選擇之前述第丨配線，使非選擇之前 述第1配線為漂浮狀態。 3.如請求項1或2之半導體記憶裝置，其中 前述控制電路係 具有第1配線選擇部，其包含1個電晶體，該1個電晶 體連接於前述第1配線’於前述第丨配線被選擇時導通而 施加第1電壓於前述第丨配線，並且於前述第丨配線為非 選擇之時成為非導通狀態而使前述第1配線為漂浮狀 141130.doc 201013678 態。 4. 如請求項1或2之半導體記憶裝置，其中 進一步包括複數之第1配線群，其係包含特定條數之 前述第1配線； 前述控制電路係 對包含所選擇之前述第1配線之前述第1配線群内之所 選擇之前述第1配線施加第1電壓、對非選擇之前述第1 配線施加第2電壓； 不包含所選擇之前述第1配線之前述第1配線群之中； 對與包含所選擇之前述第丨配線之前述第丨配線群鄰接 之前述第1配線群内之前述第1配線施加第2電壓； 使與包含所選擇之前述第丨配線之前述第丨配線群不鄰 接之則述第1配線群内之前述第丨配線為漂浮狀態。 5. 如請求項丨或2之半導體記憶裝置，其中 前述控制電路係 施加前述第1電壓於非選擇之前述第2配線。 141130.doc