TW201011909A - Storage element and storage device - Google Patents
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201011909 六、發明說明： 【發明所屬之技術領域】 本發明係有關於，藉由含有離子源層之記憶層的電氣 特性之變化，而可記憶2値或2値以上之多値資訊的記憶 元件及記憶裝置。 【先前技術】 φ 先前，作爲切斷電源資訊也不會消失的不揮發性之記 憶體，被提出的有例如：快閃記憶體、FeRAM ( Ferroelectric Random Access Memory)(強介電體記憶體 )或 MRAM ( Magnetoresistive Random Access Memory) (磁記憶元件）等。這些記憶體係爲，即使不供給電源， 也能將已寫入之資訊，長時間地持續加以保持。然而，這 些係有優點也有缺點。亦即，快閃記億體雖然集縮度很高 ，但在動作速度這點上較爲不利。FeRAM則在高集縮化所 φ 需的細微加工上是有極限，且在製作製程中會有問題。 MRAM係有消費電力的問題。 於是，對於記憶體元件的細微加工極限較爲有利的新 形態的記憶元件，已被提出。該記憶元件，係在2個電極 之間，夾著含有某種金屬的離子導電體之構造。該記憶元 件，係在2個電極之任一者中含有離子導電體中所含之金 屬。藉此，當在2個電極間施加了電壓時，電極中所含之 金屬會往離子導電體中以離子方式進行擴散，離子導電體 的電阻値或電容等電氣特性就會改變。例如，在專利文獻 -5- 201011909 1及非專利文獻1中，記載著利用此種特性的記憶體元件 之構成。尤其，在專利文獻1中係提出了，離子導電體係 由硫屬化合物與金屬之固溶體所構成。具體而言，是由在 AsS、GeS、GeSe中固溶了 Ag、Cu、Zn的材料所成，2個 電極之任一方的電極中係含有Ag、Cu、Zn。 〔先前技術文獻〕 〔專利文獻〕 [專利文獻1]日本特表2002-536840號公報 〔非專利文獻〕 [非專利文獻1]日經ELECTRONICS 2003.1.20號（第 104 頁） 【發明內容】 然而，上述構成的記憶元件中，在離子導電體的電阻 値是低電阻的記憶狀態（例如「1」）、或高電阻値的抹 除狀態（例如「〇」）下經過長時間放置的情況下，或放 ❹ 置在高於室溫之溫度氛圍的情況下，電阻値會改變而變成 無法保持資訊，存在如此問題。一旦資訊保持能力（電阻 値保持特性）如此而變低，則作爲不揮發記憶體來使用的 元件特性就不完善。 又，若不是以單純的僅有高電阻狀態「0」、低電阻 狀態「1」之方式，而是例如令高電阻狀態爲數百ΜΩ、低 電阻狀態爲數kO，而可保持這中間的任意値之電阻値， 則不僅記憶體的動作範圍變廣，還可進行多値記錄。例如 -6- 201011909 ，若能記憶4種電阻狀態則可記憶2位元/元件的資訊， 若能記憶1 6種電阻狀態則可記憶3位元/元件的資訊，記 憶體的容量就可分別提升2倍和3倍。 然而，在先前的記億元件中，例如可變化的電阻範圍 是數kn〜數100ΜΩ的情況下，可用低電阻狀態加以保持 的電阻値係約爲1 Okn以下，可用高電阻狀態加以保持的 電阻値係約爲1ΜΩ以上，高電阻與低電阻狀態之中間的 @ 電阻値之保持係爲困難，而有難以實現多値記錄之問題。 本發明係有鑑於所述問題點而硏發，其第1目的在於 提供一種，可增加重複動作次數，並且寫入•抹除的高速 動作性能與高速動作時的電阻値保持特性之平衡較佳的記 憶元件及記憶裝置。 本發明的第2目的在於提供一種可多値記憶’適合大 容量化的記億元件及記憶裝置。 本發明的記憶元件’係具備：第1電極及第2電極； φ 和記憶層’係被設在第1電極與第2電極之間’並且具備 離子源層；離子源層’係含有76、8及Se當中之至少1 種硫屬元素，並且至少含有Zr及Al’並將離子源層中的 A1含有量，設成30原子％以上50原子％以下之範圍。 在本發明的記憶元件中’在離子源層中同時含有Zr 與Cu，較爲理想；又’離子源層中的Zr之含有量’係爲 7.5原子％以上26原子°/❶以下之範圍’較爲理想；再者’ 相對於離子源層中所含之硫屬元素的合計量’ Zr之組成比 率（=Zr (原子％) /硫屬元素之合計（原子％)) ’係爲 201011909 0.2以上0.74以下之範圍’較爲理想。再者’離子源層中 係可含有Ge，此情況下的離子源層中的Ge之含有量係爲 15原子％以下。藉由此種構成’就可使構成元素的功能發 揮至最大極限。 本發明之記憶裝置，係具備；在第1電極與第2電極 之間具有含離子源層的記憶層，藉由記憶層的電氣特性之 變化來記憶資訊的複數記憶元件；和脈衝施加手段’係用 來對複數記憶元件選擇性地施加電壓或電流之脈衝；記憶 _ 元件係採用上記本發明之記憶元件。 在本發明的記億元件或記憶裝置中，係若對初期狀態 (高電阻狀態）的元件施加「正方向」（例如第1電極側 爲負電位、第2電極側爲正電位）的電壓或電流脈衝，貝U 在第1電極側會形成包含Zr之金屬元素的導電路徑，而 成爲低電阻狀態。若對該低電阻狀態的元件往「負方向」 (例如第1電極側爲正電位、第2電極側爲負電位）施加 電壓脈衝，則上記金屬的導電路徑會被氧化而往離子源層 @ 中溶解，或著更進一步地存在於離子源層中的Zr等添加 元素會在陽極極上形成氧化膜，轉變成高電阻狀態。 此處，構成導電路徑的Zr，係相對於離子傳導材料（ 例如硫屬化合物）是較難溶解，因此一度變成寫入狀態、 亦即低電阻狀態，則較容易保持低電阻狀態。另一方面， 在抹除時的高電阻狀態下也是，當Zr再次於離子源層中 以離子（陽離子）的方式溶解時，由於Zr係至少比Cu等 其他元素而言離子移動度較低，因此，即使遇到溫度上升 -8 - 201011909 ’或是長期間放置，也難以移動，於陰極極上也難以發生 以金屬狀態析出之情事。或者，Zr氧化物係在硫屬化合物 電解質中很穩定，氧化物不易劣化，因此即使在高於室溫 的高溫狀態或長時間保持的情況下，仍可維持高電阻狀態 。又’由於A1係於陽極極上形成氧化被膜，藉此可維持 高電阻狀態’並且站在高電阻膜的自我再生之觀點來看， 可提升重複動作特性。甚至，藉由組合Zr與Cu，除了可 φ 促進非晶質化，還可均勻保持離子源層的微細構造，因此 可更加提升電阻値保持特性。 若依據本發明的記憶元件或記憶裝置，則在離子源層 中除了硫屬元素還至少含有Zr及A1，該A1的含有量係爲 30〜50原子％，因此除了增加重複動作次數，並且消除了 寫入•抹除之高速動作性能、與高速動作時的電阻値保持 特性的取捨關係，可提供兩性能之平衡較佳的記憶元件。 又，因爲電阻値的保持特性提升，所以例如從低電阻狀態 _ 變化至高電阻狀態之際，藉由調整抹除電壓，就可製造出 處於高電阻狀態與低電阻狀態之間的中間狀態。藉此，可 達成多値記憶，可實現大容量化。 【實施方式】 以下，參照圖面，詳細說明本發明的實施形態。 圖1係本發明之一實施形態所述之記憶元件10的剖 面構成圖。此記憶元件10 ’係在下部電極丨（第1電極） 與上部電極4(第2電極）之間’具有記憶層5。此處’ -9- 201011909 下部電極1，係例如後述（圖2)所示般地，是被設在形 成有 CMOS ( Complementary Metal Oxide Semiconductor )電路的矽基板11上’成爲與CMOS電路部分的連接部 〇 在下部電極1中係可使用半導體製程中所採用的配線 材料’例如W (鎢）、WN (氮化鎢）、CU (銅）、A1 ( 銘）、Mo(鉬）、Ta (鉅）及矽化物等。又，當使用Cu 等在電場中有可能產生離子傳導的材料時，亦可將Cu等 的電極上’以W、WN、TiN (氮化鈦）、TaN (氮化钽） 等不易發生離子傳導或熱擴散的材料，加以被覆。 記憶層5係由高電阻層2及離子源層3所構成。離子. 源層3’係作爲可陽離子化之金屬元素係含有zr (锆）及 Cu (銅），作爲陰離子化的離子傳·導材料係含有S (硫） 、Se (硒）及Te (碲）所成之硫屬化合物元素當中之1 種或2種以上之組合，又，作爲抹除時形成氧化物的元素 係含有A1 (鋁）及Ge (鍺）。具體而言，離子源層3係 可使用例如 ZrTeAl 、 ZrTeAlGe 、 CuZrTeAl 、 CuZrTeAlGe 之組成的離子源層材料。此外，亦可含有除了這些以外 的其他元素，例如Si (砂）。 離子源層3中的A1的含有量，係爲30〜50原子％。 又，離子源層3中的Zr的含有量係爲7.5〜26原子％較爲 理想，再者，相對於離子源層3中所含之硫屬元素的合計 量，Zr之組成比率（=Zr (原子％ ) /硫屬元素之合計（原 子％))，係爲〇·2〜0.74之範圍，較爲理想。又，離子 201011909 源層3中的Ge含有量係爲15原子％以下，較爲理想，藉 由此種構成，就可使各構成元素的功能發揮至最大極限。 其細節將於後述。 高電阻層2，雖然只要是與Zr或Zr與Cu、A1-硫屬 化合物所成之離子源層3接觸也能維持穩定的絕緣體或半 導體即可採用任何物質，但理想係爲Gd (釓）等稀土類 元素，含有Al、Mg (鎂）、Ta、Si (矽）及Cu之中的至 φ 少1種的氧化物或是氮化物等即可。此外，雖然高電阻層 2在本發明中並非爲必須，但爲了使資訊的保持特性穩定 化，設有高電阻層2係較爲理想；此情況下係如圖1所示 ，是接觸於下部電極1側而形成》 在上部電極4中，係可和下部電極1同樣地使用公知 的半導體配線材料。 本實施形態的記憶元件1 0中，透過上記下部電極1 及上部電極4從未圖示之電源（脈衝施加手段），施加電 ❹ 壓脈衝或電流脈衝，則記憶層5的電氣特性，例如電阻値 係會改變’藉此以進行資訊的寫入、抹除、或是讀取。以 下，具體說明其動作。 首先，上部電極4係例如爲正電位、下部電極1側係 爲負電位的方式，來對記憶元件10施加正電壓。藉此， 從離子源層3，Cu及Zr的陽離子會進行離子傳導，在下 部電極1側與電子結合而析出，其結果爲，在下部電極1 與記憶層5的界面會被還原成金屬狀態，形成低電阻的Zr 及Cu導電路徑（細絲）。或是，在高電阻層2之中，形 -11 - 201011909 成導電路徑。因此，記憶層5的電阻値會變低，從初期狀 態的高電阻狀態，變化成低電阻狀態。 其後，即使去除正電壓而消除對記憶元件1 〇施加的 電壓，也能保持低電阻狀態。因此資訊就被寫入。在使用 於只能寫入一次的記憶裝置，亦即所謂 PROM ( Programmable Read Only Memory)時，僅需前記的記錄過 程，就完成了記錄。另一方面，在應用於可抹除之記憶裝 置、亦即 RAM ( Random Access Memory )或 EEPROM ( Electronically Erasable and Programmable Read Only Memory )等的時候，則必須要有抹除過程，但於抹除過 程中，係例如上部電極4是負電位、下部電極1側是正電 位的方式，對記憶元件1〇施加負電壓。藉此，被形成在 記憶層5內的導電路徑的Zr及Cu會被氧化而離子化，在 離子源層3中溶解或與Te等結合而形成Cu2Te、Cu Te等 化合物。如此一來，Zr及Cu所構成的導電路徑就會消滅 ，或是減少，電阻値會變高。或著更進一步地存在於離子 參 源層3中的A1或Ge等添加元素會在陽極極上形成氧化膜 ，轉變成高電阻狀態。 其後，即使去除負電壓而消除對記憶元件10施加的 電壓，也能使電阻値保持在高的狀態。藉此’就可將已寫 入的資訊予以抹除。藉由反覆如此過程’就可反覆進行對 記憶元件10的資訊寫入與已寫入之資訊的抹除。 然後，例如，若令電阻値高的狀態對應至「0」之資 訊，令電阻値低的狀態對應至「1」之資訊’則正電壓之 -12- 201011909 施加所造成的資訊之記錄過程中可從「0」變成「1」，負 電壓之施加所造成的資訊之抹除過程中可從「1」變成「〇 J ° 爲了將記錄資料予以解調，初期的電阻値與記錄後的 記錄後之比値是越大越好。但若高電阻層2的電阻値過大 ，則在寫入、亦即低電阻化時會有困難，會導致寫入閾値 電壓變得過大，因此初期電阻値係被調整成10Ω以下。 φ 高電阻層2的電阻値，係例如高電阻層2是以稀土類元素 的氧化物來形成時，則藉由其厚度或所含之氧的量等，就 可加以控制。此外，在未形成高電阻層2的情況下，係可 藉由抹除電流及電壓來控制之。 如上述，本實施形態的記億元件1 0，由於是將記憶層 5，以高電阻層2，和含有Zr、Cu、A1來作爲金屬元素的 離子源層3來加以構成，因此藉由對上部電極4及下部電 極1施加電壓或電流脈衝，就可將資訊予以寫入，還可將 φ 已被寫入之資訊予以抹除。 此處，於本實施形態中，係具有上述含Zr、Cu、Al 的離子源層3，因此相較於先前的記憶元件，具有較廣範 圍的電阻値保持特性，提升寫入·抹除之高速動作性能， 並且還增加了重複次數。以下，說明其理由。 在本實施形態中，由於離子源層3中含有Zr、或Zr 及Cu，因此這些Zr、Cu係發揮離子化元素的功能，形成 Zr或是Zr及Cu混合存在的導電路徑。Zr係被認爲，在 寫入動作時會在陰極電極上被還原，並且，在寫入後的低 -13- 201011909 電阻狀態下係形成金屬狀態的細絲。Zr所被還原而成的金 屬絲，係於含S、Se及Te的硫屬元素的離子源層3中較 難被溶解，因此一旦變成寫入狀態、亦即低電阻狀態，則 相較於只有Cu單獨存在的導電路徑之情形，比較容易保 持低電阻狀態。Cu係藉由寫入動作而形成爲金屬絲。但 是，金屬狀態的Cu係容易溶解於含硫屬元素的離子源層 中，在寫入電壓脈衝未被施加的狀態（資料保持狀態）下 ，會再度離子化而遷移成高電阻狀態。因此無法獲得充分 的資料保持性能。另一方面，將Zr與適量的Cu加以組合 ，係可促進非晶質化，同時均勻保持離子源層3的微細構 造，因此對於電阻値的保持性能之提升，有所貢獻。 又，關於抹除時的高電阻狀態之保持也是，當含有Zr 時，例如會形成Zr的導電路徑，當再次於離子源層3中 以離子的形態溶解時，由於Zr係至少比Cu的離子移動度 低，因此，即使溫度上升或是長時間放置，都難以移動。 因此，在陰極極上就難以金屬狀態而析出。或者，Zr氧化 物係在硫屬化合物電解質中很穩定，因此氧化物不易劣化 ，即使在高於室溫的高溫狀態或長時間保持的情況下，仍 可維持高電阻狀態。 再者，離子源層3中所含的A1，係當因爲抹除動作而 使陽極電極被偏壓成低電位時，則在充當固體電解質的離 子源層3與陽極的界面，會形成穩定的氧化膜，而使高電 阻狀態（抹除狀態）穩定化。再加上，從高電阻層的自我 再生的觀點來看，也會對重複次數的增加有所貢獻。此外 -14- 201011909 ’除了 A1以外亦可含有呈現同樣功用的Ge等。 如此在本實施形態中，係在離子源層3中含有硫屬元 素、Zr或Zr與Cu並含有A1，因此是可如上述般地保持 廣範圍的電阻値，例如若調整從低電阻往高電阻變化之際 的抹除電壓，製作出高電阻狀態與低電阻狀態之間的中間 狀態，則可穩定地保持該狀態。藉此，可實現不只2値而 是多値的記憶體。 φ 順便一提，此種施加電壓的寫入·抹除動作特性，和 電阻値的保持特性，重複動作次數等在記憶體動作上很重 要的諸特性，係隨著Zr、Cu及A1、甚至Ge的添加量而 所有不同。 例如，Zr若含有量過多，則離子源層3的電阻値會降 得過低，導致無法對離子源層3施加有效的電壓，或是要 使Zr溶解於硫屬化合物層中會變得困難。因此，尤其在 抹除時會變得困難，抹除的閾値電壓會隨Zr添加量而逐 〇 漸上升：若再添加更多時，則寫入、亦即低電阻化也會變 得困難。另一方面，若Zr添加量過少，則如前述的廣範 圍之電阻値的保持特性提升效果，就會減少。因此，離子 源層3中的Zr的含有量係爲7.5原子％以上爲理想，更爲 理想則是26原子％以下。 又，當Cu係適量地添加在離子源層3中的情況下， 雖然可促進非晶質化，但若過多則金屬狀態的Cu在含硫 屬元素的離子源層中的穩定性不足，因此寫入保持特性會 惡化，會看到對寫入動作的高速性造成不良影響。而另一 -15- 201011909 方面’ Zr與Cu的組合，係容易形成非晶質，具有可均勻 保持離子源層3之微細構造的效果。藉此，可避免重複動 作導致離子源層3中的材料成份的不均勻，可增加重複次 數並且提升保持特性。在上述範圍內含有足夠Zr量的情 況下’即使Cu的導電路徑在離子源層中再度溶解，金屬 Zr所構成之導電路徑仍被認爲殘存，因此看不到對寫入保 持特性造成影響。又’可能因爲乖離而離子化狀態之陽離 子與陰離子的電荷量是維持當量關係即可，因此Cu的理 _ 想添加量，係爲離子的電荷的當量比爲 { (Zr最大離子價數X莫爾數或原子％) + (Cu離子價數X 莫爾數或原子％)}/(硫屬元素的離子價數X莫爾數或原子 %) = 0.5 〜1 _ 5 之範圍內即可。 只不過，在本實施形態的記憶元件1 〇中，實質來說 ，其特性會大幅依存於Zr與Te的組成比。因此，Zr與 Te的組成比係爲 ❹
Zr組成比（原子％)/Te組成比（原子％) = 〇_2〜0.74 之範圍，較爲理想。至於其中原因雖然不甚明瞭，但是相 較於Zr，Cu的乖離度較低，離子源層3的電阻値是由Zr 與Te的組成比來決定，因此只要是落在上記範圍的情況 下，則可獲得理想的電阻値，所以對記憶元件1 〇施加的 偏壓電壓會對高電阻層2的部分有效地施加’被認爲是可 能原因。 若脫離上記範圍，則例如若當量比過大時’則陽離子 -16 - 201011909 與陰離子的均衡會失調，存在的金屬元素當中，不發生離 子化的元素的量會增大。因此認爲，在抹除動作之際，寫 入動作所產生的導電路徑，是難以有效率地去除。同樣地 ，若當量比過小而陰離子元素過剩存在時，則被認爲寫入 動作所產生的金屬狀態導電路徑係難以金屬狀態而存在， 所以寫入狀態的保持性能會降低。 又，若A1的含有量過多，則A1離子容易發生移動， φ 因A1離子的還原導致營造出寫入狀態。A1係由於在硫屬 化合物之固體電解質中的金屬狀態之穩定性較低，因此低 電阻的寫入狀態的保持性能會降低。另一方面，若A1量 過少，則抹除動作本身或高電阻領域的保持特性提升效果 會變低，減少重複次數。因此，A1的含有量係爲30原子 %以上爲理想，更爲理想則是5 0原子％以下。
Ge係不一定要含有，但若Ge含有量過多時則寫入保 持特性會劣化，因此添加Ge時的含有量係爲1 5原子％以 φ 下，較爲理想。 此外，在本實施形態中，爲了抑制記憶層5在高溫熱 處理時的膜剝離等目的，亦可添加其他元素。例如’矽（ Si)係爲可同時期待保持特性提升的添加元素’在離子源 層3中與Zr —起添加，是很理想。但是’若Si添加量過 少則無法期待膜剝離防止效果，過多則無法獲得良好的記 憶體動作特性，因此離子源層3中的Si含有量係爲〗〇〜 45原子％程度之範圍內，較爲理想。藉由以此種形態來形 成記憶元件，可使各電阻範圍下的保持特性大幅提升’再 -17- 201011909 者因爲保持特性大幅提升，而也能多値記錄。 以下，說明本實施形態之記憶元件1 〇的製造方法。 首先，在已形成有選擇電晶體等CMOS電路的基板上 ，形成例如由W所成的下部電極1。其後，若有必要則藉 由逆濺鍍等，將下部電極1表面上的氧化物等予以去除。 接著，形成由Gd氧化膜所成的高電阻層2。例如，使用 Gd靶材，形成金屬Gd膜例如膜厚lnm後，以氧電漿使其 氧化。接著，離子源層3係爲，例如，以DC磁控濺鍍法 _ 來形成CuZrTeAlGe膜。接著，作爲上部電極4，例如形 成W(鎢）膜。如此而形成了層積膜。 其後，在此層積膜的各層中，將高電阻層2、離子源 層3及上部電極4，以電漿蝕刻等進行圖案化。除了電漿 鈾刻以外，也可採用離子硏磨、RIE( Reactive Ion Etching ;反應性離子蝕刻）等蝕刻方法，來進行圖案化。 接著，以連接至上部電極4的方式形成配線層，將所有的 記憶元件10與用來獲得共通電位的接觸部，予以連接。 @ 接著，對層積膜施以熱處理。如此便可製造記憶元件1〇。 如以上，在本實施形態的記憶元件10中，由於離子 源層3中是含有硫屬元素以外還含Zr、Cu及A1，甚至含 有Ge來作爲金屬元素，因此資料保持特性佳。又，在細 微化的情況下，即使電晶體的電流驅動力變小，仍可保持 資訊。因此，使用該記億元件1〇來構成記憶裝置，就可 謀求高密度化及小型化。又，下部電極1、高電阻層2、 離子源層3及上部電極4的各層之任一者均可由可濺鍍的 -18- 201011909 材料來構成，因此製造製程也很簡單化。亦即，只要使用 隨應於各層材料之組成所成的靶材，依序進行濺鍍即可。 又，在同一濺鍍裝置內，藉由更換靶材，也就可以連續地 進行成膜。 藉由將上記記憶元件1 〇多數、例如列狀或矩陣狀地 加以排列，就可構成記憶裝置（記憶體）。此時，對各記 憶元件10，可因應需要，將元件選擇用的MOS電晶體、 瘳 或二極體加以連接以構成記憶胞，然後透過配線，連接感 測放大器、位址解碼器、寫入·抹除·讀出電路等即可。 圖2及圖3係將多數記憶元件10配置成矩陣狀的記 憶裝置（記憶胞陣列20 )之一例的圖示，圖2係表示剖面 構成，圖3係表示平面構成。在該記億胞陣列20中，係 對各記憶元件10，將連接其下部電極1側的配線、與連接 其上部電極4側的配線，予以交叉設置，例如在這些配線 的交叉點附近，配置著各記憶元件1 〇。又，例如被連接至 φ 上部電極4側的配線，係整個陣列共通地形成。 更具體而言，各記億元件1〇,係共用著高電阻層2、 離子源層3、及上部電極4之各層。亦即，高電阻層2、 離子源層3及上部電極4各別都是在各記憶元件10中以 共通的層（同一層）所構成。其中，被共通形成之上部電 極4，係成爲平板電極PL。另一方面，下部電極1係對每 一記憶胞個別地形成，藉此，各記憶胞係呈電性分離。藉 由該每一記憶胞的下部電極1，在各下部電極1對應位置 ，規定出各記憶胞的記憶元件1 0。下部電極1係連接至各 -19- 201011909 自對應的記憶胞選擇用MOS電晶體Tr，各記憶元件1 〇係 被形成在該MOS電晶體Tr的上方。MOS電晶體Tr,係 由被形成在半導體基板11內之元件分離層12所分離的領 域中的源極/汲極領域13與閘極電極14所構成。閘極電 極1 4的壁面上，係形成有側壁絕緣層。閘極電極14，係
兼任記憶元件10的一方之位址配線亦即字元線WL»MOS 電晶體T r的源極/汲極領域1 3之一方，與記憶元件1 〇的 下部電極1’是透過拴塞層15、金屬配線層16及拴塞層 17而被電性連接。MOS電晶體Tr的源極/汲極領域1 3之 另一方，係透過拴塞層15而連接至金靥配線層16。金屬 配線層16係被連接至，記憶元件的另一方之位址配線亦 即位元線BL (參照圖3 )。此外，於圖3中，MOS電晶 體Tr的活化領域18是以虛線表示，接觸部21係連接至 記憶元件10的下部電極1，接觸部22係連接至位元線BL 〇 在該記憶胞陣列20中，一旦藉由字元線 WL而使 MOS電晶體Tr的閘極變成ON狀態，對位元線BL施加電 壓，則透過MOS電晶體Tr的源極/汲極，已被選擇之記憶 胞的下部電極1會有電壓施加。此處，若被施加至下部電 極1的電壓之極性，相較於上部電極4(平板電極PL)之 電位是負電位時，則如上述般地，記憶元件1 〇的電阻値 會往低電阻狀態遷移。藉此，對所被選擇之記憶胞，就寫 入了資訊。接著，若對下部電極1，施加相較於上部電極 4 (平板電極PL )之電位是正電位的電壓，則記憶元件1 〇 201011909 的電阻値會再次往高電阻狀態遷移。藉此，對所被選擇之 記憶胞，已被寫入之資訊就會被抹除。在進行已寫入之資 訊的讀出之際，例如，以MOS電晶體Tr來選擇記憶胞， 對該記憶胞施加所定的電壓或電流。此時隨應記憶元件10 電阻狀態而不同的電流或電壓，是透過位元線BL或平板 電極PL所連接的感測放大器等，而被偵測出來。此外， 對已選擇之記憶胞所施加的電壓或電流，係小於會使記憶 Φ 元件1 〇之電阻値狀態發生遷移之電壓等的閾値。 本實施形態的記憶裝置，係可如上述般地適用於各種 記憶體裝置。例如，只能寫入一次的 PROM ( Programmable Read Only Memory )、可電性抹除的 EEPROM ( Erasable Programmable Read Only Memory)、 或可高速寫入·抹除·再生的所謂RAM等，任何記憶體 形態均可適用。 Φ [實施例] 以下，說明本發明的具體實施例。 製作上述實施形態的記憶元件1 〇及記憶體陣列20的 如下之各種樣本，調查其特性。 (樣本1 ) 首先’如圖2及圖3所示，在半導體基板11上形成 了 MOS電晶體Tr。接著，以覆蓋半導體基板11表面的方 式形成絕緣層’在該絕緣層上形成貫孔。接著，以CVD ( 201011909
Chemical Vapor Deposition)法將貫孔的內部，塡充由W (鎢）所成的電極材’將其表面以 CMP ( Chemical Mechanical Polishing)法而平坦化。然後’藉由重複這些 工程，形成拴塞層15、金屬配線層16、拴塞層17及下部 電極1，然後將下部電極1就每一記憶胞地進行圖案化。 該下部電極1的開口部之大小，係設成直徑3 0 Onm。接著 ，爲了去除下部電極1的上面的氧化物，使用RF電源進 行逆濺鍍，以進行lnm程度的蝕刻。此時，將下部電極1 的表面平坦化成與絕緣層在實質上是同一高度。接著，藉 由DC磁控濺鍍，形成膜厚l.Onm的金靥Gd膜，然後將 處理室壓設成lmTorr(0.133Pa) ，02氛圍，以投入電力 5 00W之條件的RF電漿，將Gd膜進行10秒的氧化，該 Gd氧化物就作爲高電阻層2。 接著，堆積了 45mn的CuZrTeAlGe膜，以作爲離子 源層 3。其組成係爲 Cull%-Zrll%-Te29%-A142%-Ge7%( 原子％)。然後，在離子源層3上，形成膜厚20nm的W 膜，以作爲上部電極4。其後，將在半導體基板11之上全 面性形成的高電阻層2、離子源層3、及上部電極4，以跨 越記憶體陣列20之部分（記憶體部）全體都殘留的方式 進行圖案化，形成圖1所示的記憶元件10，並且對上部電 極4的表面進行蝕刻，形成厚度200nm的配線層（A1層 )以連接至用來給予中間電位（Vdd/2 )所需的外部電路 連接用的接點部分。接著，於真空熱處理爐中，施以2小 時、3 00 °C的熱處理。如此一來便製作了圖2及圖3所示 201011909 的記憶胞陣列20，作爲樣本1。 然後，製作除了離子源層3的構成以外均和樣本1同 樣的記憶元件1 0所成的記憶體陣列20，這些作爲樣本2 〜52。 (實驗2 ) (樣本2〜8 ) Φ 作爲離子源層3，將具有下記組成比的ZrTeAl層（
Cu/Zr = 〇 )，堆積45nm。此外，以下的「％」係意指「原 子 〇/〇 J 。 樣本 2 Z r 1 0 % - T e 5 0 % - A14 0 % 樣本 3 Zrl 3%-Te46%-A141°/〇 樣本 4 Zrl 6%-Te43%-A141% 樣本 5 Zr2 0%-Te4 1 %-A13 9% 樣本 6 Zr2 2%-Te3 7%-A141% ® 樣本 7 Z r 2 6 % - T e 3 5 % - A13 9 % 樣本 8 Z r 2 8 % - T e 3 2 % - A14 0 % (樣本1 0〜1 5 ) 作爲離子源層3，將具有下記組成比的CuZrTeAl層 (Cu/Zr=l)，堆積 45nm。 樣本 10 Cu5%-Zr5%-Te38%-Al52% 樣本 11 Cu7.5%-Zr7.5%-Te37%-A148% 樣本 12 C u 9 % - Z r 9 % - T e 3 5 % - A14 7 % -23- 201011909 樣本13 樣本1 4 樣本1 5 (樣本20〜 作爲離」 (Cu/Zr=2) 樣本20 樣本2 1 樣本22 樣本23 樣本24 樣本25 (樣本例3 0 作爲離-(Cu/Zr=4) 樣本3 0 樣本3 1 樣本32 樣本33 樣本34 樣本3 5
Cul 3%-Zrl 3%-Te3 1 %-A143% C u 1 4 % - Z r 1 4 % - T e 3 0 % - A14 1 % C u 1 8 % - Z r 1 8 % - T e 2 7 % - A13 7 % 25 ) 子源層3，將具有下記組成比的CuZrTeAl層 ，堆積45nm。
Cul 2%-Zr6%-Te42%-A140%
Cul 4%-Zr7%-Te3 9%-A140%
Cul 6%-Zr8%-Te3 5%-A14 1 %
Cul 8%-Zr9%-Te3 3%-A140%
Cu2 1 %-Zrl 0%-Te29%-A140%
Cu24%-Zrl 2%-Te24%-A140% 〜3 5 ) f源層3，將具有下記組成比的CuZrTeAl層 ，堆積4 5 nm。
Cul 7%-Zr4%-Te39%-A140%
Cu2 0%-Zr5%-Te3 5%-A14 0°/〇 Cu24%-Zr6%-Te3 0%-A14 0°/〇 C u2 6 % - Zr 7 % - T e 2 7 % - A14 0 %
Cu3 2%-Zr8%-Te20%-A140°/〇 Cu3 6%-Zr9%-Tel 5%-A14 0%
-24- 201011909 (樣本4、40〜43) 離子源層3是使用Zr來作爲進行離子化的金屬元素 ’將具有下記組成比的膜，堆積4 5nm。Zr與Te的當量比 係設爲一定（ 、5 0、6 1 % 〇 =1 )，而使A1的組成比變化爲20、31、41 樣本40 Zr2 2%-Te5 8%-A12 0°/〇 樣本41 Z r 2 0 % - T e 5 0 % - A 13 0 % φ 樣本4 Z r 1 6 % - T e 4 3 % - A14 1 % 樣本42 Zrl4%-Te36%-A150°/〇 樣本43 Zrl 1 %-Te2 8%-A16 1 % (樣本1、13 、51、52 ) 作爲離子源層3，將具有下記組成比的CuZrTeAlGe 層，堆積45nm。使Ge組成比變化爲0、7、10、15、20% ❹ 樣本13 Cul 3%-Zrl 3%-Te3 1 %-A143% 樣本1 Cul 1%-Zrl 1%-Te29%-A142%-Ge7% 樣本51 C u 8.5 % - Z r 8.5 % - T e 2 8 % - A14 0 % - G e 1 5 % 樣本52 C u 1 0 % - Z r 1 0 % - T e 2 0 % - A14 0 % - G e 2 0 % 順便一提 ，樣本 1、 3〜7、 11〜14、 22〜25、 34、 35 、41及42係爲實施例，樣本2、8、10、15、20、21、30 〜33 、 40 、 43 、51及52係爲比較例。 特性評價 -25- 201011909 (實驗1 ) 對於樣本1的記憶元件10的記憶胞陣列20 ’將上部 電極4所連接的上部配線設定成Vdd/2的中間電位’對所 選擇之記憶胞的閘極電極亦即字元線WL施加電壓而設成 ON狀態。然後，對電晶體Tr的源極/汲極領域13當中、 未被連接至記憶元件1〇者上所連接的電極、亦即位元線 BL，例如，進行以所望的脈衝寬來施加3.0V的「寫入動 作」，其後讀出電阻値。對記憶胞陣列中的1 〇元件X2列 @ 合計20元件進行之。接下來，對閘極電極施加3 ·〇ν而設 成ON狀態，而對上部電極與下部電極施加電壓與「寫入 」相反的電壓，進行「抹除動作」，讀出抹除狀態的電阻 値。該寫入及抹除動作，對記憶胞陣列反覆進行，藉此就 可評估重複動作特性。又，若使寫入及抹除動作時的脈衝 寬例如變窄，則可評估高速動作特性。首先，針對樣本1 (實施例）與樣本15 (比較例），以寫入l〇ns/抹除10ns 的高速脈衝條件重複進行1〇6次的動作特性之結果，示於 參 圖4。 如此，本發明的實施例的樣本1( CuZrTeAlGe )，係 即使在高速脈衝條件下，仍可106次以上重複動作，寫入 •抹除動作特性及寫入·抹除保持特性的平衡優良。 又，使用樣本1重複1000次後，將10元件χ2列中的 1列’停止在寫入狀態，其後在1 3 0 °C的烤箱中保持1小 時，進行高溫加速保持試驗。其後將寫入狀態及抹除狀態 的電阻値予以讀出，在高溫加速保持試驗前後比較電阻値 -26- 201011909 ，評估資料保持特性。 首先，將寫入/抹除的脈衝寬，設成 5ns/lns、 10ns/10ns 及 100ns/100ns，將寫入電壓 Vw 設成 3.0V，將 寫入閘極電壓Vgw設成1.3V以使電流通過約ΙΙΟμΑ程度 ，將抹除閘極電壓設成3.0V而使抹除電壓Ve在0.7〜 2.5V之間變化，調查在各種條件下重複1〇〇〇次後的電阻 値。使用20元件x2列的記憶體陣列’ 1列係停止在寫入 狀態，剩餘1列係停止在抹除狀態，測定寫入狀態及抹除 狀態的電阻値。其後，調查1 3 〇 °C -1 h的高溫加速保持前 後，寫入狀態及抹除狀態的電阻値的抹除電壓依存性。其 結果示於圖5。實線係表不保持目U的電阻値’虛線係表不 保持後的電阻値。 一般而言，越是高速動作則越難以穩定動作’但即使 5ns以下的高速脈衝，仍可在寬廣的施加電壓條件範圍內 動作，因此可知即使在高速動作條件下仍可動作。又’各 圖形中的實線係爲資料剛寫入後的讀出電阻値’虛線係爲 130 r保持加速試驗後的電阻値’由結果可知’即使在高 速條件下進行寫入•抹除’仍可保持電阻値。亦即可知’ 本發明的實施例的樣本1 ’係在高速寫入、抹除與此時的 資料保持以及1〇6次以上的重複特性上，是有相當高程度 地達成。 (實驗2 ) 接下來，爲了決定能夠高程度且良好平衡地實現必要 -27- 201011909 之記憶體特性的組成範圍’作爲從樣本1之組成中除了 Ge而求出ZrTeAl或CuZrTeAl之理想組成比的實驗，進 行了 Cu/Zr = 0、1、2、4的陽離子化元素與陰離子化元素 之比率依存的實驗。其結果示於以下。
Cu/Zr = 0時’樣本2〜8的結果示於圖6及圖7和表1 [表1]
樣本編號 Cu(%) Zr(°/〇) Te(%) Al(%) Zr/Te 保持 重複 樣本2 0 10 50 40 0.20 X X 樣本3 0 13 46 41 0.28 〇 〇 樣本4 0 16 43 41 0.37 〇 〇 樣本5 0 20 41 39 0.54 〇 〇 樣本ό 0 22 37 41 0.59 〇 〇 樣本7 0 26 35 39 0.74 〇 〇 樣本8 0 28 32 40 0.88 〇 X 由樣本2〜8，Zr/Te之組成比是在0.2〜0.88變化， 但Zr量較少時，重複特性及保持特性均不良好，隨著Zr 組成增加而保持特性有所提升。另一方面，重複特性係在 樣本3〜7中爲良好，但是若樣本8的Zr/Te比到達0.88 ，則重複就爲變得困難。因此，當Cu/Zr = 0，如表1所示 ，Zr/Te的當量比係爲0.28以上0.74以下之範圍，這是獲 得良好特性上所必要的。
Cu/Zr=l時，樣本10〜15的結果示於圖8及圖9和表 -28- 201011909 [表2]
樣本編號 Cu(%) Zr(%) Te(%) Al(°/〇) Zr/Te 保持 重複 樣本10 5 5 38 52 0.13 X X 樣本π 7.5 7.5 37 48 0.20 〇 〇 樣本12 9 9 35 47 0.26 〇 〇 樣本13 13 13 31 43 0.42 〇 〇 樣本14 14 14 30 41 0.47 〇 〇 樣本15 18 18 27 37 0.67 〇 X ❹ 與Cu/Zr = 0同樣地，Zr/Te的當量比小於〇·2時，則 動作特性就不良好。又，雖然Zr/Te的當量比大於0.47時 保持特性依然良好，但是重複特性卻降低。因此，當 CU/Zr=l時，爲了獲得平衡的記憶體特性，Zr量係7.5%以 上，Zr/Te的當量比係爲0.2以上0.47以下之間，是必要 的。
Cu/Zr = 2時，樣本20〜25的結果示於圖10及圖11和 表3。 G [表 3] ______ 案本編號 Cu(%) Zr(%) Te(%) Al(%) Zr/Te 保持 重複 樣本20 12 6 42 40 0.14 X X 樣本21 14 7 39 40 0.18 X X 樣本22 16 8 35 41 0.23 〇 〇 樣本23 18 9 33 40 0.27 〇1 〇 樣本24 21 10 29 40 0.34 〇 〇 樣本25 24 12 24 40 0.50 〇 〇 在Cu/Zr = 2時也同樣地’ Zr/Te的當量比若變得非常 大，則保持特性有所改善，並且重複特性也有提升，因此 -29- 201011909
Zr量係8%以上、Zr/Te的當量比係0.23以上，是必要的 〇
Cu/Zr = 4時，樣本30〜35的結果示於圖12及圖13和 表4。 [表 4]_ _ 樣本編號 Cu(%) Zr(%) Te(%) Al(°/〇) Zr/Te 保持 重複 樣本30 17 4 39 40 0.10 X X 樣本31 20 5 35 40 0.14 X X 樣本32 24 6 30 40 0.20 〇 〇 樣本33 26 7 27 40 0.26 〇 〇 樣本34 32 8 20 40 0.40 〇 〇 樣本35 36 9 15 40 0.60 〇 〇
在Cu/Zr = 4時也同樣地，隨著Zr/Te的當量比變大， 保持特性有所改善，並且看到重複特性的提升。但是’ Zr/Te的當量比爲0·20、0.26的樣本32、33，雖然有獲得 良好的保持特性，但難謂獲得足夠的重複特性。因此，當 Cu/Zr = 4時，爲了獲得平衡的記憶體特性，Zr必須要爲 8%以上。 從以上的結果可以說，Cu/Zr=0、1、2、4時可高程度 且平衡良好地實現記憶體特性的Zr/Te的當量比，係爲 0.2〜0.74之範圍。此外，圖14係將這些Cu/Zr的當量比 ，僅以CuZr的分率亦即Cu/ ( Cu + Zr )換算而作爲橫軸， 縱軸係對Zr/Te的當量比的上限與下限作圖而成。該圖14 中還呈現了，當A1量爲40 %時，Zr量可含有7.5 %以上的 Cu/ ( Cu + Zr )分率之領域。更理想的組成領域係爲圍繞這 -30- 201011909 領域（斜線部分），該領域是表示最佳的（：!1、21及 T e之關係。 (實驗3 ) 接下來，爲了使用樣本4及40〜43來調查A1含有量 之依存性’進行和實驗2同樣的評估。其結果示於圖15 及圖16與表5。
[表51 樣本編號 Cu(%) Zr(%) Te(%) Al(%) Zr/Te 保持 重複 樣本40 0 22 58 20 0.38 〇 X 樣本41 樣本4 0 20 50 30 0.40 〇 〇 0 16 43 41 0.37 〇 〇 樣本42 0 14 36 50 0.39 〇 〇 樣本43 0 11 28 61 0.39 X 〇 從這些結果可知，A1量爲20 %時，重複特性不足，但 是隨著其增加就會改善。另一方面，保持特性係若A1量 增加至60%就會開始降低。因此，可說A1的適量添加量 係爲3 0〜5 0%。又，若比較樣本41、4及42的結果，則 雖然有微小差距，但A1量爲4 1 %的樣本4是平衡最佳。 因此，更理想的A1量係爲3 0〜4 1 %。 (實驗4) 接下來，爲了使用實驗1、13、51及52來調査Ge含 有量之依存性，進行和實驗2同樣的評估。其結果示於圖 1 7及表6。 -31 - 201011909 [表6]
樣本編號 Cu(%) Zr(°/〇) Te(%) Al(°/〇) Ge 保持 重複 樣本13 13 13 31 43 0 〇 〇 樣本1 11 11 29 42 7 〇 〇 樣本51 8.5 8.5 28 40 15 〇 〇 樣本52 10 10 20 40 20 X X 由這些結果可知，藉由適量添加Ge’可提升重複特 性。但是，Ge的添加量若超過1 5% ’則保持特性會開始 惡化，因此Ge添加量係爲1 5 %以下，較爲理想。 如以上所述，在本實施例中’是將Zr/Te的組成比設 成0.2〜0.74，A1的添加量設成30〜50原子％、Zr的添加 量設成7.5〜2 6原子％ ’以及Ge的添加量設成1 5 %以下。 藉此，就可使構成元素的功能發揮最大極限’可增重複動 作次數，並且解決寫入·抹除的高速動作性能與高速動作 時的電阻値保持特性的取捨關係’提供平衡優良的記憶元 件1 0。又，因爲電阻値的保持特性提升，所以例如從低電 阻狀態變化至高電阻狀態之際’藉由調整抹除電壓，就可 製造出處於高電阻狀態與低電阻狀態之間的中間狀態。藉 此，可達成多値記憶，可實現大容量化。 以上，雖然舉出實施形態及實施例來說明本發明，但 本發明並非限定於上記實施形態及實施例，可做各種變形 。例如，只要不破壞上記組成比率之範圍’則亦可添加Zr 以外的過渡金屬元素（Ti、Hf、V、Nb、Ta ' Cr、Mo、W )，除了 Cu以外還亦可添加Ag、Ni、Zn等。 -32- 201011909 【圖式簡單說明] [圖1 ]本發明之一實施形態所述之記憶元件之構成的 剖面圖。 [圖2]使用圖1之記憶元件的記憶胞陣列之槪略構成 的剖面圖。 [圖3 ]同一記憶胞陣列的平面圖。 [圖4]樣本〗、14的高速動作時之重複特性的圖示。 〇 [圖5]樣本1中的寫入狀態及抹除狀態之電阻値的抹 除電壓依存性的特性圖。 [圖6]樣本2〜5的保持加速試驗前後之電阻値變化予 以作圖而成的散布圖與重複特性的圖示。 [圖7]樣本6〜9的保持加速試驗前後之電阻値變化予 以作圖而成的散布圖與重複特性的圖示。 [圖8]樣本1〇〜12的保持加速試驗前後之電阻値變化 予以作圖而成的散布圖與重複特性的圖示。 [圖9]樣本13〜15的保持加速試驗前後之電阻値變化 予以作圖而成的散布圖與重複特性的圖示。 [圖10]樣本20〜22的保持加速試驗前後之電阻値變 化予以作圖而成的散布圖與重複特性的圖示。 [圖11]樣本23〜25的保持加速試驗前後之電阻値變 化予以作圖而成的散布圖與重複特性的圖示。 [圖12]樣本30〜32的保持加速試驗前後之電阻値變 化予以作圖而成的散布圖與重複特性的圖示。 [圖13]樣本33〜35的保持加速試驗前後之電阻値變 -33- 201011909 化予以作圖而成的散布圖與重複特性的圖示。 [圖14]Cu、Zr及Te的最佳組成領域的圖示。 [圖15]樣本40、41、4的保持加速試驗前後之電阻値 變化予以作圖而成的散布圖與重複特性的圖示。 [圖16]樣本42、43的保持加速試驗前後之電阻値變 化予以作圖而成的散布圖與重複特性的圖示。 [圖17]樣本13、1、51、52的保持加速試驗前後之電 阻値變化予以作圖而成的散布圖與重複特性的圖示。 _ 【主要元件符號說明】 1 :下部電極 2 :高電阻層 3 :離子源層 4 :上部電極 5 :記憶層 1 〇 :記憶元件 ❿ 1 1 :矽基板 1 2 :元件分離層 13 :源極/汲極領域 14 :閘極電極 15 :拴塞層 1 6 :金屬配線層 17 :拴塞層 1 8 :活化領域 -34- 201011909 20 =記憶體陣列 21 :接觸部 22 :接觸部 B L :位元線 PL :平板電極 Tr : MOS電晶體 WL :字元線
Claims (1)
- 201011909 七、申請專利範面： 1. 一種記憶元件，其特徵爲， 具備： 第1電極及第2電極；和 記憶層，係被設在前記第1電極與第2電極之間’並 且具備離子源層； 前記離子源層，係含有Te、S及Se當中之至少1種 硫屬元素，並且至少含有Zr及A丨，前記離子源層中的Al 含有量係爲30原子％以上50原子％以下之範圍。 2 ·如申請專利範圍第1項所記載之記憶元件’其中 9 前記離子源層係含Cu。 3 .如申請專利範圍第1項或第2項所記載之記億元1 件，其中， 前記離子源層中的Zr之含有量，係爲7.5原子％以上 26原子％以下之範圍。 4.如申請專利範圍第1項所記載之記憶元件，其中 相對於前記離子源層中所含之硫屬元素的合計量’ ΖΓ 之組成比率（ = Zr(原子％)/硫屬元素之合計（原子％))，係爲 0.2以上0.74以下之範圍。 5 .如申請專利範圍第1項所記載之記憶元件，其中 ， 前記離子源層係含Ge’前記離子源層中的Ge之含有 201011909 量係爲15原子％以下。 6. 如申請專利範圍第1項所記載之記憶元件，其中 9 前記記憶層，係與前記離子源層一起具有電阻値高於 前記離子源層的高電阻層。 7. 如申請專利範圍第1項所記載之記憶元件，其中 φ 藉由對前記第1電極及前記第2電極的電壓施加’以 在前記記憶層內形成至少含有前記Zr的電流路徑，或是 藉由至少由前記Zr所造成的多數缺陷之形成，以降低電 阻値。 8. 一種記憶裝置，其特徵爲， 具備：複數記憶元件，係具有記憶層，其係在第1電 極與第2電極之間含有離子源層；和脈衝施加手段，係用 來對前記複數記億元件選擇性地施加電壓或電流之脈衝； 春 前記離子源層，係含有Te、S及Se當中之至少1種 硫屬元素，並且至少含有Zr及A1，前記離子源層中的A1 含有量係爲30原子％以上50原子％以下之範圍。 9. 如申請專利範圍第8項所記載之記憶裝置，其中 前記複數記憶元件，係記憶2値以上之多値資訊。 10·如申請專利範圍第8項所記載之記憶裝置，其中 於相鄰的複數記憶元件中，構成前記記憶元件之至少 -37- 201011909 一部分的層，是由同一層所共通形成。 11.如申請專利範圍第8項所記載之記憶裝置，其中 前記複數記憶元件中的共通的層係爲高電阻層、離子 源層及第2電極，前記第1電極係對每一元件個別地形成-38-
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