CN102132407B - 存储元件及存储装置 - Google Patents

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Abstract

本发明涉及一种存储元件和一种存储装置，其中反复操作的频率可以提高，而且在写入和删除的高速操作性能和在高速操作期间电阻值保持性能之间取得了良好的平衡。存储层5包括离子源层3。离子源层3包括Zr(锆)、Cu(铜)和Al(铝)作为金属元素，还包括与金属元素一起的离子导电材料，例如S(硫)、Se(硒)和Te(碲)(氧族元素)。离子源层3中Al的量在30原子％至50原子％的范围内。Zr的量优选在7.5原子％至25原子％的范围内，更优选地，离子源层中Zr相对于氧族元素总量的组成比(＝Zr的原子百分比/所有氧族元素的总原子百分比)在0.2至0.74的范围内。

Description

存储元件及存储装置
技术领域
本发明涉及存储元件，其能响应于包括离子源层的存储层中电性质的改变而存储二进制信息或包括大于二进制的值的多值信息。 
背景技术
对于即使关闭电源时其中的信息也不会被删除的非易失性存储器，以前提出了例如闪存存储器、FeRAM(铁电随机存储器)、MRAM(磁阻随机存储器)等类型。这些类型的存储器能够在没有电力供应的情况下将写入的信息长时间保持。然而，此类存储器都各自存在其优缺点。换句话说，闪存存储器封装密度较高，但是在操作速度方面有不足。FeRAM在构建更高的封装密度的微型化方面有局限性，同时在制造工艺方面也有问题。MRAM在功耗方面有问题。 
考虑到这些，提出了一种新型的存储元件，其在存储元件的微型化方面特别有利。这种存储元件的结构是在两个电极之间夹持包括特定金属的离子导体。这种存储元件中，两个电极中的一个被配置成包含与离子导体中包含的相同的金属。这种结构允许在向两个电极施加电压时，这个电极中的金属以离子形式扩散进入离子导体，从而改变离子导体的电阻值或诸如电容的其他性质。作为一个例子，专利文献1和非专利文献1中都描述了这种结构的存储装置。特别是专利文献1提出利用氧族元素和金属的固溶体来构建离子导体。具体地，其由具有Ag、Cu或Zn的固溶体的AsS、GeS或GeSe材料来制造，且两个电极中的一个被配置成包括Ag、Cu或Zn。 
引用文献 
专利文献1：日本专利申请特表2002-536840号公报 
非专利文献1：《日经电子》，2003年1月20日，第104页 
发明内容
然而在上述的存储元件中，当离子导体被长时间保持在低电阻的存储状态(例如“1”)或高电阻的删除状态(例如“0”)时，当它处于高于室温的温度下时，因为电阻值可能会发生变化有信息保持失败的风险。如果信息保持性能(电阻值保持性能)如此低，这种元件性能对于非易失性存储器应用来说被认为不太好。 
此外，不仅简单地“0”表示高阻态和“1”表示低阻态，如果存储元件能够保持处于表示高阻态的几百MΩ和表示低阻态的几个kΩ之间的任意中间值，那么这样的存储器不仅在操作边界方面有所提高而且能够进行多值记录。如果存储器能够存储4种电阻状态，那么每个元件就能够存储2个比特位，如果存储器能够存储16种电阻状态，那么每个元件就能够存储3个比特位。这样，所得存储器就能分别具有两倍或三倍的容量。 
然而，对于现有的存储元件，如果如果允许电阻值的变化范围为从几个kΩ到几百MΩ，可以保持为低阻态的电阻值为约10kΩ或更小，而可以保持为高阻态的电阻值为约1MΩ或更大。因此，对于保持表示处于高阻态和低阻态中间的状态的任意电阻值方面存在困难，从而导致实现多值存储器方面的困难。 
鉴于上述问题而实现了本发明，本发明的第一目的是提供一种存储元件和一种存储装置，其中反复操作的次数(即频率)可以提高，而且在写入和删除的高速操作性能和在高速操作期间电阻值保持性能之间取得了良好的平衡。 
本发明的第二目的是提供一种存储元件和一种存储装置，其能进行多值存储，且适于增大容量。 
本发明的存储元件设置有第一电极和第二电极以及设置在所述第一电极和第二电极之间、带有离子源层的存储层。离子源层至少包含Zr和Al以及选自Te、S和Se的至少一种氧族元素，且离子源层中Al的量在30 原子％至50原子％的范围(包括两个端点)内。 
对于本发明的存储元件，离子源层优选地被配置为包括Zr和Cu。此外，离子源层中Zr的量优选在7.5原子％至26原子％的范围(包括两个端点)内，并且离子源层中Zr相对于氧族元素总量的组成比(＝Zr的原子百分比/所有氧族元素的总原子百分比)在0.2至0.74的范围(包括两个端点)内。此外，离子源层可以配置成包括Ge，并且在这种情况下，离子源层中Ge的量为15原子％或更少。这种构造可以允许各个组成元素最大程度地发挥它们各自的作用。 
本发明的存储装置具有多个存储元件以及脉冲施加装置。每一个存储元件包含在第一电极和第二电极之间的包括离子源层的存储层，并且响应于存储层中电性质的任何改变而存储信息。脉冲施加装置选择性地向多个存储元件施加电压或电流脉冲。这种装置中的存储元件就是本发明的存储元件。 
利用本发明的存储元件或存储装置，当“正向”的(例如，第一电极侧处于负电势，第二电极侧处于正电势)电压或电流脉冲施加到初始状态(处于高阻态)的元件上时，第一电极侧形成包括Zr的金属元素的导电路径，并且状态变为低电阻状态。当向处于这种低阻态的元件施加“负向”的(例如，第一电极侧处于正电势，第二电极侧处于负电势)电压脉冲时，上述的金属的导电路径被氧化，然后溶解到离子源层中。或者，存在于离子源层中的任何额外元素(例如Zr)在阳极上形成另一氧化膜，结果状态变为高阻态。 
在这个例子中，因为构成导电路径的Zr并不太容易溶解进离子导电材料(氧族元素化物)，当状态变为写入状态时，即状态变为低阻态时，低阻态很容易保持。另一方面，在删除时的高阻态中，因为Zr在离子源层中再次溶解成离子(阳离子)，甚至在温度升高时或甚至它被长时间留置于高温下时，Zr很难移动因为与至少包括Cu的任何其它元素相比Zr的离子迁移率很低。因此，诸如Zr的沉积这类现象在阴极上固体状态下很少发生。另一个原因是，因为Zr氧化物在氧族元素化物的电解质中是稳定的，且这种氧化物不容易降解，所以即使这种氧化物被置于高于室温的高温状 态下或甚至长时间留置于高温下，高电阻状态都会保持。此外，因为Al在阳极上形成氧化涂层膜，所以高电阻状态被保持，从这种电阻较高的膜的自制造角度考虑，重复操作性能被改善。另外，通过组合Zr和Cu，促进了所得层中的无定形化，这有助于离子源层微结构的均匀，从而更有助于改善电阻值保持性能。 
根据本发明的存储元件和存储装置，离子源层除了氧族元素外至少包含Zr和Al，Al的量在30原子％至50原子％的范围内。这相应地增大了重复操作的次数，并且消除了在写入和删除的高速操作性能与在高速操作过程中电阻保持性能之间的平衡制约关系，从而所得存储元件可以在这两种性能之间取得优异的平衡。此外，由于电阻值保持性能得以如此改善，通过例如在从低阻态向高阻态转变过程中调整删除电压，可以产生在高阻态和低阻态之间的中间状态。这允许制造多值存储器，从而可以实现更大的容量。 
附图说明
图1是示出了根据本发明一个实施方式的存储元件的构造的截面图。 
图2是示出了使用图1的存储元件的存储单元阵列的构造的截面图。 
图3是这种存储单元阵列的平面图。 
图4是表示样品1和样品14在高速操作期间重复操作性能的图示。 
图5是表示样品1在电阻值处于写入状态和删除状态时样品1对删除电压的依赖关系。 
图6是表示样品2-5在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图7是表示样品6-9在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图8是表示样品10-12在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图9是表示样品13-15在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图10是表示样品20-22在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图11是表示样品23-25在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图12是表示样品30-32在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图13是表示样品33-35在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图14是表示对Cu、Zr和Te最合适的组成区域示意图。 
图15是表示样品40、41和4在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图16是表示样品42和43在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
图17是表示样品13、1、51和52在保持/加速测试之前和之后任何变化所致的电阻值散布图以及各个样品的重复操作特性图。 
具体实施方式
下面将参照附图详细描述本发明的实施方式。 
图1示出了根据本发明一个实施方式的存储元件10的截面构造。存储元件10包括在下部电极1(第一电极)和上部电极4(第二电极)之间的存储层5。在这种构造中，下部电极1设置在硅衬底11上，衬底11上形成有CMSO(互补氧化物半导体)电路(如后面参照图2详述)。下部电极1作为与CMOS电路部件的连接部件。 
下部电极1可以使用用于半导体工艺的导线材料制造，如W(钨)、WN(氮化钨)、Cu(铜)、Al(铝)、Mo(钼)、Ta(钽)和硅化物。当使用任何可能在磁场中导致离子传导的材料例如铜时，由Cu或其它材料制成的电极可以用诸如W、WN、TiN(氮化钛)和TaN(氮化钽)的不容易导致离子传导或热扩散的材料涂覆。 
存储层5由高电阻层2和离子源层3构成。离子源层3包含Zr(锆) 和Cu(铜)作为可被阳离子化的金属元素，还包含包括S(硫)、Se(硒)和Te(碲)的一种或多种氧族元素作为可以被阴离子化的离子导电材料，还包含Al(铝)和Ge(锗)作为删除期间用于形成氧化物的元素。具体地，离子源层3可以由具有ZrTeAl、ZrTeAlGe、CuZrTeAl、CuZrTeAlGe等组成的离子源层材料制成。应注意这里不是限制性的，而是可以包括任何其它材料，如Si(硅)。 
离子源层3中Al的量在30原子％至50原子％的范围内。此外，离子源层3中Zr的量优选在7.5原子％至26原子％的范围内，且离子源层3中Zr相对于氧族元素总量的组成比(＝Zr的原子百分比/所有氧族元素的总原子百分比)优选地在0.2至0.74的范围内。此外，离子源层3中Ge的量优选为15原子％或更低。这种构造可以允许各个组成元素最大程度地发挥它们各自的作用。关于这方面的细节将在后文详述。 
高电阻层2可以由任意类型的材料来制造，只要它是与由Zr、或Zr和Cu、以及Al-氧族元素化物制成的离子源层3接触时仍会保持稳定的绝缘体或半导体。但是，高电阻层2优选由诸如Gd(钆)的稀土元素制成或者由至少包括Al、Mg(镁)、Ta、Si(硅)和Cu中的一个的氧化物或氮化物制成。注意高电阻层2并不是本发明的必要部件，但是为了稳定信息保持性能，优选提供高电阻层2。如果提供高电阻层2，高电阻层2被形成为与下部电极1一侧接触，如图1所示。 
上部电极4可以由类似于下部电极1的任何已知半导体导线材料制成。 
在本实施方式的存储元件10中，当由来自图中未示出的电源(脉冲施加装置)的电压脉冲或电流脉冲施加到上述下部电极1和上部电极4上时，存储层5的电性质(例如电阻值)发生变化，从而进行信息的写入、删除和读取。下面具体描述这种操作。 
首先，例如，正电压被施加到存储元件10，使得上部电极4处于正电势，下部电极1处于负电势。这相应地导致来自离子源层3的Cu和Zr的阳离子离子导电，然后阳离子与下部电极1上的电子结合，导致沉淀。结果，下部电极1和存储层5之间的界面上形成Zr和Cu构成的导电路径 (细丝)，这两种材料电阻都很低并被还原成金属态。或者，在高电阻层2中形成导电路径。由此，存储层5的电阻值降低，并且电阻状态由初始的高阻态变为低阻态。 
之后，即使正电压被移除而存储元件10上不再施加电压，这种低阻态也可以保持。这意味着信息写入已经完成。当使用的存储装置仅允许写入一次时，即所谓的PROM(可编程只读存储器)，信息记录仅能利用上面描述的过程完成。另一方面，对于可擦除的存储装置，例如RAM(随机存储器)或EEPROM(电可擦除可编程只读存储器)，需要删除过程。在删除过程中，存储元件10被施加负电压，例如使得上部电极4处于负电势而下部电极1处于正电势。以这种方式，在存储层5中形成的Zr和Cu的导电路径被氧化和离子化，然后被溶解到离子源层3中或与Te或其它元素结合，从而形成诸如Cu2Te、CuTe之类的化合物。于是，由Zr和Cu形成的导电路径消失或者数量被减少，从而电阻值增大。如果不是这种情况，例如Al和Ge的任何存在于离子源层3中的额外元素会在阳极上形成氧化膜从而使状态变为高阻态。 
之后，即使负电压被移除而存储元件10上不再施加电压，这种高阻态也可以保持。这意味着任何写入的信息已经删除。通过重复这个过程，存储元件10可以反复地写入信息以及将写入的信息删除。 
此外，如果将高阻态与信息“0”关联在一起，且将低阻态与信息“1”关联在一起，那么在通过施加正电压而记录信息的过程中，“0”可以变为“1”，在通过施加负电压而删除信息的过程中，“1”可以变为“0”。 
为了所记录数据的解调制，初始状态的电阻值与记录后电阻值之间的较大比率是优选的。但是，当高电阻层2的电阻值太大时，会导致写入操作的困难，即难以将电阻值降低，从而使写入阈值电压太高。考虑到这点，初始的电阻值被调整为1GΩ或更低。例如当高电阻层2由稀土元素氧化物形成时，高电阻层2的电阻值可以由其厚度、氧含量等因素控制。注意，当不形成当高电阻层2时，删除电流和电压可以是控制性因素。 
如上所述，在本实施方式的存储元件10中，存储层5被配置成包括高电阻层2以及离子源层3，离子源层3包括Zr、Cu、Al作为金属元 素。相应地，通过向上部电极4和下部电极1施加电压脉冲或电流脉冲，不仅可以写入信息还可以删除已写入的信息。 
此处，由于如上所述提供了包括Zr、Cu、Al的离子源层3，与现有的存储元件相比较，本实施方式中的存储元件具有保持更大范围的电阻值的更好性能表现，还具有高速写入和高速删除的更好性能表现。反复操作的次数也得以提高。其原因如下所述。 
在本实施方式中，由于离子源层3包括Zr或Zr和Cu，此类Zr和Cu分别作为离子化元素，所以所得导电路径由Zr或Zr和Cu的混合物制成。Zr被认为在写入操作期间在阴极上被还原，在写入后呈低阻态，被认为形成了金属态的细丝。Zr的还原之后的金属细丝并不太容易溶解进入包括S、Se、Te氧族元素的离子源层3。因此，一旦状态变为写入状态，即一旦状态变为低阻态，这种低阻态相对于仅由Cu制成的导电路径更容易保持。由于写入操作Cu形成为金属细丝。但是，金属态的Cu很容易溶解进入包括氧族元素的离子源层中，在未施加用于写入的电压脉冲的情况下(在数据保持状态下)，金属态的Cu再次被离子化，然后变为高阻态。结果，所得的数据保持性能并不能达到令人满意的水平。另一方面，将Zr与适当量的Cu组合有助于改善电阻值保持性能，因为所得层中的无定形化被促进，从而使得离子源层3的微结构保持均匀。 
此外，为了在删除期间保持高电阻状态，例如当Zr被包括进来的时候，所得导电路径包括Zr，当它以离子态被再次溶解进入离子源层3中时，即使温度升高甚至长时间处于高温下，Zr也难于移动因为至少与Cu相比其离子迁移率较低。因此，诸如Zr的沉积这类现象在阴极上金属状态下很少发生。另一个原因是，因为Zr氧化物在氧族元素化物的电解质中是稳定的，且这种氧化物不容易降解，所以即使这种氧化物被置于高于室温的高温状态下或甚至长时间留置于高温下，高电阻状态都会保持。 
此外，当阳极由于删除操作被偏置于低电势时，离子源层3中的Al通过在离子源层3(其表现出固溶体的行为)和阳极之间的界面上形成稳定的氧化膜而使高电阻态(删除状态)稳定。此外，从这种电阻较高的膜 的自制造角度考虑，Al有助于提高重复操作的次数。这里应注意，不仅可以使用Al，还可以使用Ge或其它功能类似的元素。 
因此，在本实施方式中，离子源层3被配置成包括Al以及氧族元素，还包括Zr或Zr和Cu。相应地，如上所述，可以保持更宽范围内的电阻值，并且如果在从低阻态变为高阻态期间通过调整删除电压的水平来产生在高阻态和低阻态之间的中间状态，那么就可以良好的稳定性保持状态。由此，可以实现多值存储器，而不仅仅是二值存储。 
此处，那些被认为对存储操作很重要的各种性能取决于添加的Zr、Cu、Al和Ge的量，这些性能例如施加电压而进行写入和删除操作的性能、电阻值保持性能、重复操作次数等。 
如果Zr的量太大，那么例如离子源层3的电阻值会被降低得太多，所得离子源层3不能被提供有效水平的电压，或者Zr溶解进入氧族元素化物层会变得很困难。结果，这导致特别是删除操作很困难，并且删除的阈值电压随着加入的Zr的量而开始增大。如果Zr的量特别大，这也会导致写入操作困难，即难以使电阻值变低。另一方面，当Zr的加入量太少时，会降低前面所述诸如改善更宽范围的电阻值保持性能之类的效果。考虑到这些，离子源层3中的Zr的量优选为7.5原子％或更多，并且更优选为26原子％或更少。 
此外，当离子源层3中加入适当量的Cu，可以促进所得层中的无定形化，但是如果加入的量太多，写入保持性能会降低或者写入操作期间的高速性能会受到不利影响，因为太多的金属态的Cu在包括氧族元素的离子源层中不够稳定。同时，Zr和Cu的组合产生了使得层更容易无定形化的技术效果，并且保持离子源层3微结构的均匀。相应地，重复操作不会导致离子源层3中的材料组分变得不均匀，从而增大重复操作次数，并改善保持性能。当Zr的量足够且处于上述范围内时，即使Cu导电路径再次溶解进入离子源层，金属Zr的导电路径仍然存在，从而不会影响写入保持性能。此外，如果在解离和离子化之后阳离子和阴离子就电荷量而言是等当量时，那就被认为是较好的。相应地，考虑到电荷，Cu的优选加入量是这些离子的当量比落在下述范围内： 
{(Zr离子最大化合价数×摩尔数或原子百分比)+(Cu离子化合价数×摩尔数或原子百分比)}/(氧族元素化合价数×摩尔数或原子百分比)＝0.5至1.5 
但是，在本实施方式的存储元件10中，性能主要依赖于Zr与Te的组成比。考虑到这点，Zr与Te的组成比如果落在下面的范围内被认为是较佳的： 
Zr的组成比(原子百分比)/Te的组成比(原子百分比)＝0.2至0.74 
这并不总是明显的，但是考虑到Cu的解离程度低于Zr并且离子源层3的电阻值由Zr与Te的组成比决定，仅当组成比落在上述范围之内时，所得电阻值才是合适的。相应地，施加到存储元件10的偏置电压被认为有效地到达高电阻层2部分。 
当该值不在上面提到的范围内时，例如当当量比太高时，阳离子和阴离子之间不平衡，在存在的金属元素中，任何未被离子化的元素的量增大。这可能是导致在删除操作期间不能有效除去由写入操作生成的导电路径的原因。类似地，当当量比太低而阴离子元素存在得太多时，由写入操作生成的金属态导电路径变得难以保持金属态，由此写入状态的保持性能变差。 
此外，当Al的量太高时，写入状态由Al离子的还原产生。因为Al在氧族元素化物的固态电解质中稳定不足以保持金属态，低电阻的写入状态保持性能变差。另一方面，当Al的量太少时，改善删除操作性能的效果变差，且保持高阻区的性能变差，从而导致重复操作次数变低。考虑到这些，Al的量优选为30原子％或更多，更优选为50原子％或更低。 
Ge不一定加入，但是考虑到太多的Ge会使写入保持性能变差，加入的Ge的量优选为15原子％或更少。 
注意，在本实施方式中，可以加入任何其它元素，例如为了防止存储层5在高温处理期间脱落等目的。例如，硅(Si)是可能改善保持性能的添加元素，其优选与Zr一起被加入到离子源层3中。注意，如果Si的加入量不足，那么可能起不到防止存储层5脱落的作用，但是如果加入量太多，那么可能导致存储操作性能不令人满意。因此，离子源层3中Si的量 优选在约10-45原子％范围内。通过如此形成存储元件，可以对于每个可能的电阻值范围显著改善保持性能，并且这种保持性能的显著改善相应地允许多值记录。 
接下来，详细描述本实施方式的存储元件10的制造工艺。 
首先，在形成有CMOS电路(例如选择晶体管)的衬底上，形成由W或其它材料制成的下部电极1。之后，如果需要，例如通过偏置溅射，除掉下部电极1表面上的氧化物或其它材料。接着，形成由Gd氧化膜构成的高电阻层2。例如，使用Gd靶体，在形成了1nm厚的金属Gd膜之后，例如所得的膜被氧等离子体氧化。接下来，通过直流磁控溅射形成离子源层3，例如为CuZrTeAlGe膜。接下来，例如可以形成W(钨)膜作为上部电极4。以此方式，形成层叠膜。 
之后，在这个层叠膜的各层中，利用等离子蚀刻或其他方法对高电阻层2、离子源层3和上部电极4进行图案化。除了等离子蚀刻外，还可以用诸如离子铣削、RIE(反应性离子刻蚀)等方法进行图案化。接下来，形成导线层与上部电极4接触，然后所得层与触点区域相连接，从而存储元件10的全体达到共同的电势。接下来，对层叠膜进行热处理。以此方式，可以制造存储元件10。 
如上所述，在本实施方式的存储元件10中，因为离子源层3不仅包括氧族元素还包括Zr、Cu和Al金属元素，以及Ge，数据保持性能非常优异。此外，即使由于尺寸减小使得晶体管的驱动力减小，信息的保持仍然是有可能的。因此，通过使用这种存储元件10来构造存储装置，所得装置可以具有小尺寸、大容量。此外，包括下部电极1、高电阻层2、离子源层3和上部电极4的所有层都可由可溅射材料制造，制造工艺可以简化。换句话说，各个层可以利用适合各层的材料的合适组成的靶体逐个进行溅射。或者，各层膜可以在任意溅射装置中利用靶体交换逐个形成。 
例如通过将多个上述存储元件10排列成线形或矩阵，可以构造出存储装置(存储器)。在这种情况下，如果需要，每个存储元件10可以连接到用于选择元件的MOS晶体管或二极管来构成存储单元。所得存储单 元可以进一步与感测放大器、寻址二极管、写/擦/读电路等通过导线连接。 
图2和图3分别示出了大量存储元件10排列成矩阵而得到的示意性存储装置(存储单元阵列20)。图2示出了截面构造，图3示出了平面构造。在这个存储单元阵列20中，对于每一个存储元件10，提供连接到下部电极1的导线和连接到上部电极4侧的导线，使它们交叉。例如，每个存储元件10被置于导线的交叉点附近。此外，例如，连接到上部电极4侧的导线被形成为对于整个阵列共用。 
具体地，每个存储元件10包括高电阻层2、离子源层3和上部电极4。换句话说，高电阻层2、离子源层3和上部电极4每个都配置成对于多个存储元件10共用的层(同一层)。在这些共用层中，上部电极4作为平板电极PL。另一方面，下部电极1对于每个存储单元分别单独形成，因此各个存储单元彼此电隔离。通过对每个存储单元提供下部电极1，存储单元的存储元件10的位置由其对应下部电极1所指定。下部电极1连接到用于选择单元的对应的MOS晶体管Tr，并且每个存储元件10形成在MOS晶体管Tr上方。MOS晶体管Tr由栅极14和源/漏区13构成。源/漏区13形成在半导体衬底11中被器件隔离层12隔离的区域中。在栅极14的壁面上，形成侧壁绝缘层。栅极14还起到字线WL的作用，作为存储元件10的一条寻址线。MOS晶体管Tr的源/漏区13中的一个和存储元件10的下部电极1通过栓塞层15、金属导线层16和栓塞层17电连接。MOS晶体管Tr的源/漏区13中的另一个通过栓塞层15与金属导线层16连接。金属导线层16与位线BL(参见图3)连接，作为存储元件的另一条寻址线。注意，在图3中，MOS晶体管Tr的有源区18由点画线表示，触点部分21连接到存储元件10的下部电极1，且触点部分22连接到位线BL。 
在该存储单元阵列20中，当MOS晶体管Tr的栅极被字线WL设定为ON状态且将电压应用到位线BL时，电压经由MOS晶体管Tr的源/漏区13施加到被选定的存储单元的下部电极1。在这个例子中，在施加到下部电极1的电压极性相对于上部电极4(平板电极)为负电势时，存储元 件10的电阻值如上所述向低电阻状态移动。这样允许信息被写入到选定的存储单元。接下来，当施加到下部电极1的电压极性相对于上部电极4(平板电极)为正电势时，存储元件10的电阻值再次向高电阻状态移动。这样允许被写入到选定存储单元的信息被删除。为了读取写入的信息，例如，一个存储单元被MOS晶体管Tr选择，并且预定水平的电压或电流被施加到该单元。该电流或电压会根据存储元件10的电阻状态而改变，此时利用感测放大器或其它连接到位线BL的端部或平板电极PL的其它装置检测该电流或电压。此处，施加到选定的存储单元的电流或电压被设定为小于使存储元件10的电阻值改变的电压阈值等。 
本实施方式的这种存储装置可以适用于上面描述的多种存储装置。适用的存储装置包括PROM(可编程只读存储器)，其中信息只能被写入一次；EEPROM(可擦除可编程只读存储器)，其中数据可被电擦除；或所谓的RAM，其中可以高速进行写入、擦除/和再现，以及其它存储装置。本发明的存储装置适用于任何此类形式的存储器。 
实施例
下面将描述本发明的具体实施例。 
对于上述实施方式中的存储单元阵列20和存储元件10，分别制造不同的样品来研究它们的性能。 
<样品1> 
首先，如图2和图3所示，在半导体衬底11上形成MOS晶体管Tr。接下来，形成绝缘层来覆盖半导体衬底11的表面，该绝缘层形成有通孔。之后，通过CVD(化学气相沉积)用电极材料W(钨)填充该通孔，并利用CMP(化学机械抛光)将所得通孔表面磨平。之后，通过重复此类过程，形成栓塞层15、金属导线层16和下部电极1，然后对下部电极1按照存储单元进行图案化。下部电极1被形成为使得其孔径部分具有300nm的直径。接下来，为了从下部电极1的上表面除去任何氧化物，使用RF功率源利用偏置溅射将表面刻蚀掉约1nm。此时，下部电极1的表面变平整并与绝缘层基本处于相同的高度。接下来，通过真空磁控溅射，形成膜厚为1.0nm的金属Gd膜，并在1mTorr(0.133Pa)的室压力、O2气氛、500W功率条件下，利用RF等离子体对Gd膜氧化10秒钟。所得Gd氧化物作为高阻膜2使用。 
接下来，沉积45nm厚的CuZrTeAlGe膜作为离子源层3。其组成为11％的Cu，11％的Zr，29％的Te，42％的Al和7％的Ge(原子百分比)。此外，在离子源层3上，形成20nm厚的W膜作为上部电极4。之后，对在整个半导体衬底11上形成的高阻膜2、离子源层3和上部电极4进行图案化，使得整个存储单元阵列20部分(存储器部分)都是如此。由此，形成了如图1所示的存储元件10，并且对上部电极4的表面进行刻蚀，形成200nm厚的导线层(Al层)用于连接到触点部分，在触点部分连接外部电路提供中间电势(Vdd/2)。此后，在用于真空热处理的炉中，对所得结构体在300℃进行两小时热处理。由此，制造了如图2和图3所示的存储单元阵列20，并将其作为样品1。 
还制造了多个存储单元阵列20，其中每个都包括类似于样品1的存储元件10，唯一不同之处在于离子源层3的结构，并将这些存储单元阵列20分别作为样品2至52。 
<实验1> 
(样品2至8) 
沉积45nm厚的具有下述组成比的ZrTeAl层(Cu/Zr＝0)作为离子源层3。注意下面的符号“％”表示原子百分比。 
样品2 Zr 10％-Te 50％-Al 40％ 
样品3 Zr 13％-Te 46％-Al 41％ 
样品4 Zr 16％-Te 43％-Al 41％ 
样品5 Zr 20％-Te 41％-Al 39％ 
样品6 Zr 22％-Te 37％-Al 41％ 
样品7 Zr 26％-Te 35％-Al 39％ 
样品8 Zr 28％-Te 32％-Al 40％ 
(样品10至15) 
沉积45nm厚的具有下述组成比的CuZrTeAl层(Cu/Zr＝1)作为离子源层3。 
样品10 Cu 5％-Zr 5％-Te 38％-Al 52％ 
样品11 Cu 7.5％-Zr 7.5％-Te 37％-Al 48％ 
样品12 Cu 9％-Zr 9％-Te 35％-Al 47％ 
样品13 Cu 13％-Zr 13％-Te 31％-Al 43％ 
样品14 Cu 14％-Zr 14％-Te 30％-Al 41％ 
样品15 Cu 18％-Zr 18％-Te 27％-Al 37％ 
(样品20至25) 
沉积45nm厚的具有下述组成比的CuZrTeAl层(Cu/Zr＝2)作为离子源层3。 
样品20 Cu 12％-Zr 6％-Te 42％-Al 40％ 
样品21 Cu 14％-Zr 7％-Te 39％-Al 40％ 
样品22 Cu 16％-Zr 8％-Te 35％-Al 41％ 
样品23 Cu 18％-Zr 9％-Te 33％-Al 40％ 
样品24 Cu 21％-Zr 10％-Te 29％-Al 40％ 
样品25 Cu 24％-Zr 12％-Te 24％-Al 40％ 
(样品30至35) 
沉积45nm厚的具有下述组成比的CuZrTeAl层(Cu/Zr＝4)作为离子源层3。 
样品30 Cu 17％-Zr 4％-Te 39％-Al 40％ 
样品31 Cu 20％-Zr 5％-Te 35％-Al 40％ 
样品32 Cu 24％-Zr 6％-Te 30％-Al 40％ 
样品33 Cu 26％-Zr 7％-Te 27％-Al 40％ 
样品34 Cu 32％-Zr 8％-Te 20％-Al 40％ 
样品35 Cu 36％-Zr 9％-Te 15％-Al 40％ 
(样品4、40至43) 
使用Zr作为待离子化的金属元素，沉积45nm厚的具有下述组成比的膜作为离子源层3。Zr与Te的当量比恒定(＝1)，Al的组成比依次变化为20％、31％、41％、50％和61％。 
样品40 Zr 22％-Te 58％-Al 20％ 
样品41 Zr 20％-Te 50％-Al 30％ 
样品4 Zr 16％-Te 43％-Al 41％ 
样品42 Zr 14％-Te 36％-Al 50％ 
样品43 Zr 11％-Te 28％-Al 61％ 
(样品1、13、51和52) 
沉积45nm厚的具有下述组成比的CuZrTeAlGe层作为离子源层3。Ge的组成比依次变化为0％、7％、10％、15％和20％。 
样品13 Cu 13％-Zr 13％-Te 31％-Al 43％ 
样品1 Cu 11％-Zr 11％-Te 29％-Al 42％-Ge 7％ 
样品51 Cu 8.5％-Zr 8.5％-Te 28％-Al 40％-Ge 15％ 
样品52 Cu 10％-Zr 10％-Te 20％-Al 40％-Ge 20％ 
此处，样品1、3至7、11至14、22至25、34、35、41和42是本发明的实施例，样品2、8、10、15、20、21、30至33、40、43、51和52是对比例。 
性能评估 
<实验1> 
对于样品1的存储元件10的单元阵列20，连接到上部电极4的上部导线被设定为中间电势Vdd/2，然后向被选择的任何存储单元的栅极施加电压，即向字线WL施加电压，从而状态变为ON。之后，在晶体管Tr的源/漏区13，向未连接到存储元件10的电极(即位线BL)施加任何希望脉冲宽度的3.0V电压进行“写入操作”，然后进行电阻值的读取。这是对存储单元阵列中10元件×2线的总共20个元件进行的。接下来，向栅极施加3.0V电压以将状态改变为ON，并向上部电极和下部电极施加与“写入”期间相反的电压来进行“删除操作”，从而读取了删除状态的电 阻值。通过对存储单元阵列反复进行这样的写入操作和删除操作，则可以实现对重复操作性能的评测。此处，例如如果在写入操作和删除操作期间的脉冲宽度降低，则可以实现对高速操作性能的评测。首先，对于样品1(实施例)和样品15(对比例)，图4示出了在10ns写入/10ns删除的高速脉冲条件下重复操作106次的所获得的操作性能。 
因此，即使在高速脉冲的条件下，本发明的实施例样品1(CuZrTeAlGe)也允许重复操作106次或更多次，并且表现出在写入和删除操作性能与写入和删除保持性能之间良好的平衡。 
使用样品1进行高温加速保持测试，使各自包括10个元件的两条线中的一条在1000次重复操作之后保持在写入状态，然后将它们留置在130℃的炉中1小时。之后，进行读取操作以确定写入状态和删除状态的电阻值。比较在这样的高温加速保持测试之前和之后的电阻值，以便评估数据保持性能。 
首先，在不同的条件下检查重复1000次之后的电阻值，这些条件包括：删除电压Ve从0.7变到2.5V，写入和删除脉冲宽度为5ns/1ns、10ns/10ns和100ns/100ns，写入电压Vw为3.0V，允许约110μA电流的写入栅极电压为Vgw 1.3V，删除栅极电压为3.0V。使用包括20元件×2线的存储器阵列，其中一条线保持为写入状态，而剩余的线保持为删除状态。之后，测量在写入状态中的电阻值和删除状态中的电阻值。之后，在130℃下1小时的高速加速保持之前和之后，检查所得写入状态中的电阻值和删除状态中的电阻值对删除电压的依赖关系。结果在图5中示出。实线表示保持之前的电阻值，点画线表示保持之后的电阻值。 
尽管高速操作通常导致难于保持操作的良好稳定性，但是即使在5ns或更短的高速脉冲下，也可以在宽范围的施加电压下进行操作，这说明也可以在高速操作条件下进行操作。此外，在图中，每条实线表示刚刚写入数据之后立即读取的电阻值，每条虚线表示在130℃保持加速测试之后的电阻值。从这些结果可以看出，即使在高速条件下进行写入和删除操作，电阻值仍然得以保持。换句话说，这表明作为本发明实施例的样品1实现 了高速写入和高速删除，更高水平的数据保持，并且重复操作可以达106次或更多。 
<实验2> 
接下来，为了测定能够实现在更高水平下具有良好平衡的所需存储性能的组成范围，在Cu/Zr＝0、1、2和4时，进行实验来检查阳离子化元素和阴离子化元素对其之间的比率的依赖关系，来寻找组成中不包括Ge的样品1的ZrTeAl或CuZrTeAl的合适的组成比。结果如下所示。 
Cu/Zr＝0的样品2至8的结果示于图6、图7和表1. 
[表1] 
Figure BPA00001317530700181
对于样品2至8，组成比Zr/Te从0.2变为0.88，并且当Zr的量很少时，重复操作性能和保持性能不能同时令人满意，随着Zr的量增大，保持性能得以改善。另一方面，样品3至7表现出令人满意的重复操作性能，但是当样品8的Zr/Te比达到0.88时，重复操作变得困难。因此，如表1所示，当Cu/Zr＝0时，要求Zr/Te当量比落在0.28至0.74(包括两个端点)的范围内以便获得令人满意的性能。 
Cu/Zr＝1的样品10至15的结果示于图8、图9和表2。 
[表2] 
Figure BPA00001317530700182
类似于Cu/Zr＝0的情况，当Zr/Te当量比小于0.2时，操作性能不能令人满意。此外，当Zr/Te当量比变得大于0.47时，保持性能仍令人满 意，但是重复操作性能变差。为了在Cu/Zr＝1的情况下获得具有良好平衡性能的存储器，要求Zr的量为7.5％或更大，且要求Zr/Te当量比落在0.2至0.47(包括两个端点)的范围内。 
Cu/Zr＝2的样品20至25的结果示于图10、图11和表3中。 
[表3] 
Figure BPA00001317530700191
在Cu/Zr＝2的情况下，当Zr/Te当量比足够大时，保持性能得以改善，重复操作性能同样得以改善，因此所需的Zr的量被认为是8％或更高，且所需Zr/Te当量比被认为是0.23或更大。 
Cu/Zr＝4的样品30至35的结果示于图12、图13和表4中。 
[表4] 
类似地，在Cu/Zr＝4的情况下，随着Zr/Te当量比的增大，保持性能得以改善，重复操作性能同样得以改善。但是，对于Zr/Te分别为0.20和0.26的样品32以及样品33，保持性能令人满意，但是重复操作性能并不太好。考虑到这些，对于Cu/Zr＝4，要求Zr的量为8％或更大，以便获得具有良好平衡的存储性能。 
由上述结果可知，在Cu/Zr＝0、1、2和4的情况下，为了在高水平上实现具有良好平衡的存储性能，Zr/Te当量比应在从0.2至0.74的范围内。应注意，在图14中，将Cu/Zr当量比换算为仅以CuZr百分比表示的Cu/(Cu+Zr)作为横轴，而纵轴表示Zr/Te当量比的上限和下限。图14还示出了当Al的量为40％时，Cu/(Cu+Zr)百分比区域可以包括7.5％或更大量 的Zr。更优选的组成区域是其周围区域(阴影线区域)，这个区域表示了Cu、Zr和Te之间最合适的关系。 
<实验3> 
接下来，使用样品4和40至43，来进行类似于实验2的评估测试来检查对于Al的量的依存关系。结果示于图15、图16和表5。 
[表5] 
Figure BPA00001317530700201
这些结果表明，在Al的量为20％时，重复操作性能并不好，但是随着Al的量增加而改善。另一方面，当Al的量增大到60％时，保持性能开始变差。因此，合适的Al加入量被认为是30至50％。此外，样品41、4和42的结果比较中，差别很小，但是Al量为41％的样品4表现出最好的平衡性能。因此，更优选的Al的量为30至41％。 
<实验4> 
接下来，使用样品1、13、51和52，进行类似于实验2的评估测试来检查对对于Ge的量的依存关系。结果示于图17和表6. 
[表6] 
Figure BPA00001317530700202
这些结果表明，通过加入合适量的Ge，重复操作性能得以改善。但是，当Ge的加入量大于15％时，保持性能变差，因此Ge的加入量为15％或更低是优选的。 
如上所述，在本实施例中，组成比Zr/Te为0.2至0.74，Al的加入量为30至50原子％，Zr的加入量为7.5至26原子％，Ge的加入量为15％或更少。相应地，各个组成元素能最好地发挥其各自的作用，从而重复操作的次数可以增大。这同时也消除了写入和删除的高速操作性能和在高速 操作期间电阻值保持性能之间的平衡制约关系，从而所得存储元件10可以具有优异的平衡性能。此外，由于电阻值保持性能被如此改善，可以例如通过调整从低阻态变为高阻态期间的删除电压来生成高阻态和低阻态之间的中间状态。这样就允许实现多值存储器，从而实现更大的容量。 
尽管前面参照实施方式和实施例详细描述了本发明，本发明并不仅限于上述这些实施方式和实施例，应该理解可以设计很多其他变化。例如，除Zr外的其它任何过渡金属元素(Ti、Hf、V、Nb、Ta、Cr、Mo或W)都可以加入，主要上面描述的组成比保持相同，其它不同于Cu、Ag、Ni、Zn的其它元素也可以加入。 

Claims (11)

1.一种存储元件，其包括：
第一电极和第二电极；和
设置在所述第一电极和第二电极之间的带有离子源层的存储层，其中
所述离子源层至少包含Zr和Al以及选自Te、S和Se的至少一种氧族元素，所述离子源层中Al的含量在30原子％至50原子％的范围内，包括两个端点。
2.如权利要求1的存储元件，其中，所述离子源层包括Cu。
3.如权利要求1或2的存储元件，其中，所述离子源层中Zr的含量在7.5原子％至26原子％的范围内，包括两个端点。
4.如权利要求1的存储元件，其中，所述离子源层中所述Zr相对于所述氧族元素总量的组成比，即Zr的原子百分比与所有氧族元素的总原子百分比之比，在0.2至0.74的范围内，包括两个端点。
5.如权利要求1的存储元件，其中，所述离子源层包括Ge，所述离子源层中Ge的含量为15原子％或更少。
6.如权利要求1的存储元件，其中，所述存储层包括所述离子源层和高电阻层，所述高电阻层的电阻高于所述离子源层。
7.如权利要求1的存储元件，其中，通过向所述第一电极和第二电极施加电压而在存储层中形成至少包括Zr的电流路径。
8.一种存储装置，包括：
多个存储元件，其中每一个存储元件包含在第一电极和第二电极之间的包括离子源层的存储层；以及
用于选择性向所述多个存储元件施加电压或电流脉冲的脉冲施加装置；其中
所述离子源层至少包含Zr和Al以及选自Te、S和Se的至少一种氧族元素，所述离子源层中Al的含量在30原子％至50原子％的范围内，包括两个端点。
9.如权利要求8的存储装置，其中，所述多个存储元件中的每一个存储二值以上的多值信息。
10.如权利要求8的存储装置，其中，在彼此相邻的所述多个存储元件中，构成所述存储元件的至少一部分层通过相同层共用地形成。
11.如权利要求8的存储装置，其中，被所述多个存储元件共用的层是所述包括离子源层的存储层以及所述第二电极，所述第一电极针对每个元件分别形成，其中所述存储层除了所述离子源层还包括高电阻层，所述高电阻层被形成为与每个第一电极的一侧接触。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069607A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP2012084765A (ja) * 2010-10-14 2012-04-26 Sony Corp 不揮発性メモリ素子及びその製造方法
JP2012186316A (ja) * 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置
JP5606390B2 (ja) * 2011-05-16 2014-10-15 株式会社東芝 不揮発性抵抗変化素子
JP5724651B2 (ja) * 2011-06-10 2015-05-27 ソニー株式会社 記憶素子および記憶装置
JP2013016530A (ja) * 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
JP5457609B2 (ja) * 2011-09-08 2014-04-02 Ｊｘ日鉱日石金属株式会社 Ｃｕ−Ｔｅ合金系焼結体スパッタリングターゲットの製造方法
US9318699B2 (en) 2012-01-18 2016-04-19 Micron Technology, Inc. Resistive memory cell structures and methods
US8691622B2 (en) 2012-05-25 2014-04-08 Micron Technology, Inc. Memory cells and methods of forming memory cells
US8866122B1 (en) 2012-06-14 2014-10-21 Adesto Technologies Corporation Resistive switching devices having a buffer layer and methods of formation thereof
US9252359B2 (en) 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
EP3124647B1 (en) 2014-03-28 2018-08-29 JX Nippon Mining & Metals Corporation Sputtering target comprising al-te-cu-zr alloy, and method for producing same
EP3170916B1 (en) * 2014-10-09 2019-01-23 JX Nippon Mining & Metals Corporation Sputterring target comprising al-te-cu-zr-based alloy and method of manufacturing the same
JP2021103749A (ja) * 2019-12-25 2021-07-15 キオクシア株式会社 抵抗変化素子
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
KR102581503B1 (ko) * 2022-10-31 2023-09-21 한국과학기술원 상변화 메모리 장치 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1989619A (zh) * 2004-07-22 2007-06-27 索尼株式会社 存储元件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1159743B1 (en) 1999-02-11 2007-05-02 Arizona Board of Regents Programmable microelectronic devices and methods of forming and programming same
US6209464B1 (en) 1999-02-19 2001-04-03 Stratis Corporation Indexed pallet
US7423906B2 (en) * 2006-03-14 2008-09-09 Infineon Technologies Ag Integrated circuit having a memory cell
EP1835509A1 (de) * 2006-03-14 2007-09-19 Qimonda AG Speicherzelle, Speicher mit einer Speicherzelle und Verfahren zum Einschreiben von Daten in eine Speicherzelle
JP5088036B2 (ja) * 2007-08-06 2012-12-05 ソニー株式会社 記憶素子および記憶装置
JP5423941B2 (ja) * 2007-11-28 2014-02-19 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
JP4466738B2 (ja) * 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
JP2012186316A (ja) * 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1989619A (zh) * 2004-07-22 2007-06-27 索尼株式会社 存储元件

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