200926793 九、發明說明 【發明所屬之技術領域】 本發明係有關於固體攝像裝置、驅動控制方法、及攝 像裝置’尤其是在AD轉換之解析力變更之際，能以更爲 簡單之構成’來進行僅需要編耕之脈衝的變更的固體攝像 '* 裝置、驅動控制方法、及攝像裝置。 n 【先前技術】 作爲固體攝像裝置，係有將像素2爲配置成行列狀， 在每一列配置 AD 轉換部（ADC ( Analog-Digital Converter)的搭載列並列 AD轉換方式（以下稱爲縱欄 AD 轉換方式）之 CMOS ( Complementary Metal Oxide Semiconductor)影像感測器，係被提出。 又在近年，被改良成適合更高速攝影的搭載縱欄AD 轉換方式的CMOS影像感測器也已被提出，例如，在專利 〇 文獻1中係提出了，藉由採用升降値計數器，可不增大電 路規模就能達成高畫格速率化及高解析力的搭載縱欄AD 轉換方式的CMOS影像感測器。 可是，最近的數位靜態相機（攝像裝置）一般係具備 ' 拍攝靜止畫的靜止畫模式與拍攝動畫的動畫模式。然後’ 在縱欄AD轉換方式之CMOS影像感測器中’例如靜止畫 模式係爲12位元、動畫模式係爲1〇位元、高速動畫模 式係爲9位元的方式，隨著模式來切換AD轉換之解析力 以進行處理，是很常見的。 -4- 200926793 此處，在AD轉換之解析力中，雖然有令橫軸爲時間 、縱軸爲電壓値或電流値時的橫軸之「時間解析力」與縱 軸之「電壓或電流解析力」之意思，但於本說明書中， AD轉換之解析力或單純的解析力，係意味著「時間解析 力」之意。若假設現在CMOS影像感測器是以所能驅動的 ‘ 最小Η時脈來動作，則所謂AD轉換之解析力提升係意味 . 著使AD轉換所需時間（Η時脈的計數數）增加之意，每 φ 1計數的電壓値或電流値、亦即縱軸的解析力，也會隨著 AD轉換之時間而提升。 因此，在縱欄AD轉換方式之CMOS影像感測器中， 在隨著模式變更來切換AD轉換之解析力時，必須要增減 從像素輸出的像素訊號與參考電壓加以比較的比較時間， CMOS影像感測器的系統控制裝置（以下簡稱爲SCU ( Signal Control Unit))，係藉由控制用來控制比較時間 的脈衝時序，以實現比較時間之增減。具體而言，SCU係 φ 將用來控制比較時間的脈衝之長度加以決定的暫存器，隨 應於各模式而變更之，以促使比較時間增減。 先前，將控制比較時間之脈衝長度加以決定之暫存器 % 予以變更之控制係有，1 )隨著解析力而將所有的脈衝時 * 序之暫存器一律予以變更之方式，2)隨著解析力而將有 需要變更之暫存器選擇性地加以變更之方式，之中的任一 者會被採用。 例如，若以把解析力從1 0位元變更成1 2位元時的情 形爲例來說明，則1 )的暫存器一律變更之方法，係將所 -5- 200926793 有的脈衝時序之暫存器，變更成已進行10位元之設定的 現在値的4倍之方式，不需具備每一解析力之暫存器，具 有如此優點。 〔專利文獻1〕日本特開2005-278135號公報 ' 【發明內容】 . 〔發明所欲解決之課題〕 φ 然而，1)之方式係爲，CDS ( Correlated Double
Sampling:相關2重取樣）處理中的各像素之參差成分亦 即重置成分加以測定用的P相（Reset Phase )期間與將資 料成分加以測定的D相（Data Phase )期間之間隔也必須 要延長到需要程度以上，因此導致CDS處理時間會延長 。若CDS處理時間延長，則如圖1所示，實質上HPF ( High Pass Filter)的頻帶會變寬，因此熱雜訊等白色雜訊 會在AD轉換時混入，導致AD轉換後所通過的雜訊之頻 〇 帶會增加，使得S/N劣化，造成如此問題。 又，在1)之方式中，由於將暫存器一律予以變更， 因此原本不希望延長的其他脈衝，例如重置脈衝、讀取脈 .· 衝、位址脈衝、快門脈衝、斜面訊號控制脈衝、縱欄內控 » 制脈衝等也會連動改變，會造成如此問題。 另一方面，在2)之方式中，由於每次變更解析力就 必須要將有關之所有暫存器進行演算，因此SCU內的閘 極數會增加，導致電路規模增大之問題。
本發明係有鑑於此種狀況而硏發，目的在於，在AD 200926793 轉換之解析力變更之際，以更簡單的構成，進行只有需 變更之脈衝的變更。 〔用以解決課題之手段〕 本發明之第1側面的固體攝像裝置，係屬於藉由將 ’、 像素輸出之像素訊號與參考電壓加以比較的比較時間予 . 變更’以切換複數種AD轉換解析力的固體攝像裝置， 〇 特徵爲’具備：第1計數器，係用來計數前記比較時間 和第2計數器’係用來計數前記第1計數器停止進行計 的時間；和記憶手段，係記憶著：表示前記複數種a D 換解析力當中最低解析力之第1解析力與其以外之第2 析力之比較時間之差的計數數、和開始進行該計數數份 計數的前記第1計數器之計數値亦即開始計數値；和計 器控制手段’係當已被設定之AD轉換解析力係爲前記 2解析力、且前記第1計數器之計數値係爲前記開始計 φ 値時’係令前記第1計數器所做的計數停止進行，並令 記第2計數器所做的計數開始進行；當前記第2計數器 計數値是已成爲前記計數數時’係令前記第1計數器所 « 之計數繼續進行。 本發明之第1側面的驅動控制方法，係屬於具備： 1計數器，係用以計數從像素輸出的像素訊號與參考電 加以比較的比較時間；和第2計數器，係用來計數前記 1 §十數器停止進丫了計數的時間；和記憶手段，係記慎著 表示複數種AD轉換解析力當中最低解析力之第1解析 要 從 以 其 » 數 轉 解 之 數 第 數 刖 之 做 第 壓 第 力 200926793 與其以外之第2解析力之比較時間之差的計數數、和開始 進行該計數數份之計數的前記第1計數器之計數値亦即開 始計數値；藉由變更前記比較時間以切換前記複數種AD 轉換解析力的固體攝像裝置的驅動控制方法，其特徵爲， 含有以下步驟：當已被設定之AD轉換解析力係爲前記第 " 2解析力、且前記第1計數器之計數値係爲前記開始計數 . 値時，係令前記第1計數器所做的計數停止進行，並令前 ❹ 記第2計數器所做的計數開始進行；當前記第2計數器之 計數値是已成爲前記計數數時，係令前記第1計數器所做 之計數繼續進行。 於本發明之第1側面中，當已被設定之AD轉換解析 力係爲第1解析力以外的第2解析力、且第1計數器之計 數値係爲已被記憶在記憶手段中之開始計數値時，第1計 數器所做的計數會被停止進行，並且第2計數器所做的計 數會被開始進行；當第2計數器之計數値是成爲已被記憶 Ο 在記憶手段中之計數數時，第1計數器所做之計數會被繼 續進行。 本發明之第2側面的攝像裝置，係屬於藉由將從像素 輸出之像素訊號與參考電壓加以比較的比較時間予以變更 以切換複數種AD轉換解析力的固體攝像裝置，以其來拍 攝影像的攝像裝置’其特徵爲，前記固體攝像裝置係具備 :第1計數器，係用來計數前記比較時間；和第2計數器 ’係用來計數前記第1計數器停止進行計數的時間；和記 憶手段，係記憶著：表示前記複數種AD轉換解析力當中 200926793 最低解析力之第1解析力與其以外'之第2解析1力之比較時 間之差的計數數，和開始進行該計數數份之計數的前記第 1計數器之計數値亦即開始計數値；和計數器控制手段’ 係當已被設定之AD轉換解析力係爲前記第2解析力、且 前記第1計數器之計數値係爲前記開始計數値時’係令前 記第1計數器所做的計數停止進行’並令前記第2計數器 . 所做的計數開始進行；當前記第2計數器之計數値是已成 0 爲前記計數數時，係令前記第1計數器所做之計數繼續進 行。 於本發明之第2側面中，於攝像裝置所具有的固體攝 像裝置中，當已被設定之AD轉換解析力係爲第1解析力 以外的第2解析力、且第1計數器之計數値係爲已被記憶 在記憶手段中之開始計數値時，第1計數器所做的計數會 被停止進行，並且第2計數器所做的計數會被開始進行； 當第2計數器之計數値是成爲已被記憶在記憶手段中之計 〇 數數時’第1計數器所做之計數會被繼續進行。 〔發明效果〕 若依據本發明之第1及第2側面，則可在AD轉換之 解析力變更之際，以更簡單的構成，進行只有需要變更之 脈衝的變更。 【實施方式】 以下’參照圖面’說明本發明的實施形態。 -9 - 200926793 圖2係圖示了，適用了本發明之固體攝像裝置（影像 感測器）的一實施形態之構成例。 圖2的影像感測器30係採用了縱欄AD轉換方式的 X-Y位址型固體攝像裝置（CMOS影像感測器），係由邏 輯控制電路(SCU ) 31、PLL ( Phase Locked Loop )電路 * 3 2、垂直掃描電路3 3、像素陣列3 4、參考電壓供給電路 , 3 5、縱欄 ADC ( Analog to Digital Converter ) 3 6、時序控 0 制電路/通訊介面（Interface ) 37、及水平掃描電路38所 構成。 邏輯控制電路3 1，係控制影像感測器3 0的各部，基 於被輸入至影像感測器30的主CLK ( Clock)而將各種的 時序訊號及控制訊號，供給至PLL電路32、垂直掃描電 路33等。 例如，邏輯控制電路3 1，係基於主CLK而生成Η時 脈訊號，供給至垂直掃描電路33。Η時脈訊號係爲用來控 〇 制，像素陣列3 4的被2維排列成行列狀之各像素4 1的1 行上所排列之像素列加以掃描之時間（1水平掃描期間） 所需的時脈訊號。 PLL電路32，係在邏輯控制電路31的控制之下，將 * 所輸入之主CLK以所定之分頻比進行分頻，將分頻後的 時序訊號，供給至參考電壓供給電路35及時序控制電路/ 通訊介面37等。 垂直掃描電路33，係具備垂直方向解碼器39及垂直 方向驅動電路40，基於來自邏輯控制電路31的時序訊號 -10- 200926793 ，將像素陣列3 4的垂直方向上排列之像素41，依序以所 定時序進行控制，並使像素訊號進行輸出。 垂直方向解碼器39，係例如，從像素陣列34的各像 素41，摘除所定行的像素41，而從剩餘行的像素41輸出 像素訊號時，對垂直方向驅動電路40進行控制，選擇要 ' 輸出像素訊號之行。 - 垂直方向驅動電路40，係將用來驅動像素陣列34之 φ 像素41的控制訊號，亦即後述的將選擇電晶體予以on- off 的選 擇訊號 、將重 置電晶 體予以 ON-OFF 的重 置訊號 、及將傳輸電晶體予以ON-OFF的傳輸訊號等，供給至像 素陣列3 4的各像素4 1。 像素陣列34，係由橫X縱之個數爲mxn個的像素素 41 "乃至41mn、η條行控制線42!乃至42n、及m條垂直 訊號線43i乃至43m所構成。像素41"乃至41mn係透過 行控制線42!乃至42n而連接至垂直掃描電路33，並透過 Ο 垂直訊號線43!乃至43m而連接至縱欄ADC36。此外，於 本說明書中’當沒有必要特別區分像素陣列3 4內的各行 _ 或各列時，就省略下標數字來說明。 像素4 1 η乃至4 1 mn ’係例如’依照拜爾排列，被配 置成會接受 3 色光（R(RED) ,G(GREEN)，B(BLUE) )’依照從垂直掃描電路33透過行控制線42ι乃至42n所 供給之驅動訊號而驅動’將像素訊號輸出至垂直訊號線 43i 乃至 43m。 作爲像素41，雖然圖示省略，但可採用具有光電轉換 -11 - 200926793 元件（例如光二極體）、將光電轉換元件所得到之電荷予 以傳輸至FD (浮置擴散）部的傳輸電晶體、將FD部的電 位予以重置的重置電晶體、及將相應於FD部電位之像素 訊號予以輸出的增幅電晶體的3電晶體構成，或再設有用 來進行像素選擇之選擇電晶體而成的4電晶體構成等。 ' 參考電壓供給電路 35，係具有DAC ( Digital to . Analog C〇nverter ) 35A，會將位準是隨著時間經過而呈傾 0 斜狀變化的、所謂的斜面（RAMP )波形之訊號亦即斜面 訊號，供給至縱欄ADC36。 縱欄ADC36，係由電壓比較部45、A/D轉換部46、 及感度增幅部47所構成。 電壓比較部45，係具有m個比較器48i乃至48m，對 比較器48!乃至48m，係透過垂直訊號線43,乃至43m，從 像素41n乃至41„^供給著像素訊號，並且從參考電壓供 給電路35供給著斜面訊號。 〇 比較器48!乃至48m，係將透過垂直訊號線431乃至 43m所供給之像素訊號、和來自參考電壓供給電路35的斜 面訊號進行比較，將表示該比較結果的比較結果訊號，供 給至A/D轉換部46。 亦即’比較器48!，係將透過垂直訊號線43,而從第1 列像素4 1 η乃至4 1 i n所依序供給的像素訊號、和從參考 電壓供給電路3 5所供給的斜面訊號加以比較，將該比較 結果所得的比較結果訊號，供給至A/D轉換部46的A/D 轉換器49!。比較器4 82，係和比較器48!同樣地，將透過 -12- 200926793 垂直訊號線432所供給來之像素訊號和斜面訊號進行比較 之結果所得的比較結果訊號，供給至A/D轉換部46的 A/D轉換器。以下均同樣地，比較器48m，係將透過 垂直訊號線43m所供給來之像素訊號和斜面訊號進行比較 之結果所得的比較結果訊號，供給至A/D轉換部46的 k A/D轉換器49m。 . A/D轉換部46，係具有m個A/D轉換器49!乃至49m 〇 ’對A/D轉換器491乃至49m，係有比較結果訊號，從電 壓比較部45的比較器48:乃至48«„分別進行供給。 A/D轉換器49!乃至49m’係分別由1個鎖存（Latch )與13個TFF ( Toggle Flip-Flop)所構成，係可輸出達 到1 3位元爲止的像素資料。 亦即’對A/D轉換器4^乃至49m，係除了從比較器 48〗乃至48„供給著比較結果訊號，並且還從時序控制電 路/通訊介面37供給著所定之時序訊號。然後，a/D轉換 © 器491乃至49m’係基於來自時序控制電路/通訊介面37 的時序訊號，將從比較器48i乃至48m所供給之比較結果 訊號予以計數，藉此而將像素陣列34的像素41η乃至 41 ^所輸出的類比之像素訊號進行a/D轉換，將其結果所 得之像素資料予以輸出。 感度增幅部47，係具有1 3個增幅器（amp )，將從 A/D轉換部46所輸出之訊號予以緩衝，然後供給至時序 控制電路/通訊介面37。 時序控制電路/通訊介面37，係將基於來自PLL電路 -13- 200926793 32之時序訊號的所定之時序訊號’供給至參考電壓供給電 路35的DAC35A及水平掃描電路38。又，時序控制電路/ 通訊介面37，係將從縱欄ADC36所供給之數位的像素資 料，以 LVDS( Low Voltage Differential Signaling)等所 定之方式，輸出至後段的訊號處理電路。 * 水平掃描電路38，係具備水平方向解碼器51及水平 . 方向驅動電路52，會依照來自時序控制電路/通訊介面37 φ 的時序訊號，將縱欄ADC36的水平方向上所排列之複數 A/D轉換器4幻乃至49m，依序加以選擇，並使像素訊號 進行輸出。水平方向解碼器5 1，係將所定之列的像素4 1 予以摘除，將來自剩餘列的像素4 1的像素資料予以輸出 時，對水平方向驅動電路52進行控制，選擇要輸出像素 資料之列。水平方向驅動電路52，係生成用來驅動所定之 列的控制訊號。 如以上構成的影像感測器3 0，係具有以9位元之解析 〇 力來輸出像素資料的9位元模式、以10位元之解析力來 輸出像素資料的10位元模式、及以12位元之解析力來輸 出像素資料的12位元模式這3種模式；隨應於來自外部 的控制訊號來切換3個模式，就可以9位元、1 0位元 '或 12位元之任一種模式來輸出像素資料。 例如，在搭載有圖2之影像感測器3 0的數位相機1 5 0 (圖1 0 )中，在以1 5畫格/秒之全像素讀出來拍攝靜止畫 時係爲12位元模式、以6〇畫格/秒來拍攝動畫時係爲1〇 位元模式、在監控調光時係爲9位元模式等這種方式，來 -14- 200926793 適宜地設定各模式。 圖3係圖示有關於AD轉換之解析力之切換的邏輯控 制電路3 1之機能構成例。 邏輯控制電路31，係由暫存器101、解碼器102、 AND電路103、Η計數器104、AND電路105、及怠轉計 、 數器106所構成。 . 暫存器1 〇 1，係將邏輯控制電路3 1所輸出之各脈衝的 φ 上揚及下挫之時序所對應的Η計數値（H計數器104之計 數値），加以保持。 解碼器1 02，係監視著Η計數器1 04之計數値，以暫 存器101中所保持之上揚及下挫之Η計數値，產生會上揚 及下挫的各種脈衝，將其供給至垂直掃描電路33及其他 電路。 此處，解碼器102所輸出的、涉及AD轉換的脈衝係 有：控制各像素41之重置電晶體的重置脈衝（RST)、控 〇 制傳輸電晶體的傳輸脈衝（TR)、控制CDS ( Correlated
Double Sampling :相關2重取樣）處理中將各像素之參差 成分亦即重置成分加以測定用之P相（Reset Phase )期間 的P相AD啓用脈衝、及控制將資料成分加以測定用之D 相（Data Phase )期間的D相AD啓用脈衝。關於各脈衝 之細節，參照圖6而說明如後。 又，如圖4所示，令Η計數器104進行動作（計數器 )、怠轉計數器1 06不動作（維持重置狀態不變）的狀態 爲狀態1，令Η計數器104進行保持（停止）、怠轉計數 -15- 200926793 器1 06進行動作的狀態爲狀態2，解碼器1 02係隨應於 AD轉換之解析力之模式係處於9位元模式、1 〇位元模式 、或12位元模式之哪一者，來適宜地切換狀態1與狀態2 。此外，AD轉換之解析力之模式係處於9位元模式、10 位元模式、或12位元模式之哪一者，係可根據來自外部 ' 的控制訊號來加以識別。 - 具體而言，解碼器1 02係當AD轉換之解析力之模式 φ 是處於9位元模式時，則僅持續維持狀態1、不會使其遷 移至狀態2 ;但AD轉換之解析力之模式係處於1 〇位元模 式或12位元模式時，則當Η計數器10 4之計數値變成所 定之計數値的時間點上，解碼器1 02係使狀態從狀態1遷 移至狀態2。 關於Η計數器104之計數値變成多少時就會使狀態遷 移至狀態2，係如圖5所示般地，是被記憶在暫存器i 〇 j 中。 © 圖5係圖示有關於狀態遷移的暫存器101之資料之例 子。 . 在暫存器101中，係如上述，AD轉換之解析力之模 式係處於1 0位元模式或1 2位元模式時，在η計數器1 〇4 之計數値變成多少的時點上才令狀態遷移至狀態2，亦即 表示是否停止Η計數器1〇4、促使怠轉計數器1〇6動作的 Η計數器1 04之計數値（以下適宜簡稱爲怠轉開始計數値 )、和怠轉計數器1 06計數到多少時要將狀態返回至狀態 1 ’亦即表示要使Η計數器1 〇4繼續動作的計數數，是針 -16- 200926793 對1 〇位元模式與1 2位元模式而分別加以記憶。 圖5的資料例子係表示，在ad轉換之解析力之模式 係處於1 〇位元模式的情況下，則當Η計數値變成75 6及 1 556時就令Η計數器104停止，怠轉計數器106計數到 5 12爲止時則令Η計數器104繼續；以及，在AD轉換之 * 解析力之模式係處於12位元模式的情況下，則當Η計數 . 値變成756及1556時就令Η計數器104停止，怠轉計數 φ 器106計數到3 5 84爲止時則令Η計數器104繼續。 其細節係參照圖7而後述，但Η計數値的756係爲 AD轉換部46進行降値計數的Ρ相期間內，Η計數値的 1 5 5 6係爲AD轉換部46進行升値計數的D相期間內。 此外，在圖5的例子中，雖然10位元模式與12位元 模式的怠轉開始計數値係爲同一値，但並不一定要爲同一 値。又，如圖5所示，若1 〇位元模式與12位元模式的怠 轉開始計數値係爲同一値時’也可共通地參照1個資料。 〇 返回圖3，當解碼器102係將狀態設定成狀態1時， 亦即，令Η計數器104進行動作時，係將用來使Η計數 器104不進行保持的保持OFF訊號供給至AND電路103 ，並且將用來使怠轉計數器1〇6進行保持的保持ON訊號 ' 供給至怠轉計數器1〇6。 另一方面，當將狀態設定成狀態2時，解碼器102係 將用來使Η計數器1 〇4進行保持的保持ON訊號供給至 AND電路103，並且將用來使怠轉計數器1〇6進行動作的 保持OFF訊號供給至怠轉計數器1〇6。Η計數器104及怠 -17- 200926793 轉計數器106的計數値係被供給至解碼器1〇2。 對AND電路103 ’係輸入著在邏輯控制電路31內所 生成之Η時脈訊號，並且還從解碼器1〇2輸入著保持ON 訊號或保持OFF訊號。AND電路1〇3，係當從解碼器102 供給著保持OFF訊號時，則將所被輸入之η時脈訊號， • 直接供給至Η計數器104。另一方面，當從解碼器1〇2供 . 給著保持ON訊號時，則AND電路103不將Η時脈訊號 Q 供給至Η計數器104。 Η計數器104 (第1計數器），係基於從AND電路 1 03所供給之Η時脈來進行計數。當狀態是狀態2時，由 於Η時脈沒有從AND電路103供給，所以Η計數器104 係成爲怠轉狀態，計數値會被保持。 AND電路1 05，係和AND電路1 03同樣地，當從解 碼器102供給著保持OFF訊號時，則將所被輸入之Η時 脈訊號直接供給至Η計數器106 ;當從解碼器102供給著 〇 保持ON訊號時，則不將Η時脈訊號供給至怠轉計數器 106 ° 怠轉計數器106 (第2計數器）’係基於從AND電路 1 〇5所供給之Η時脈來進行計數。怠轉計數器1 〇6 ’係在 ' Η時脈之供給一旦結束之時點上，就被重置。因此，接下 來當有Η時脈是從AND電路105進行供給時，則會從1 起開始計數。 接著，參照圖6，說明9位元模式時的動作。 如上述，當AD轉換之解析力之模式是處於9位元模 -18 - 200926793 式時，則狀態係僅會維持在狀態1，不會遷移至 在圖6中’進行計數之期間是以斜線表示（後述 同）’ Η計數器1 〇 4係於全期間中都會進行計數 〇 重置脈衝（RST)、傳輸脈衝（tr)等各種 . 到達暫存器1 01中所記憶之所定計數値的時點上 . 的方式而進行控制。例如，重置脈衝（RST)係 φ 在Η計數器104的Η計數値達300之時刻^時 4 00之時刻t2時下挫。傳輸脈衝（TR )係輸出成 數器104的Η計數値達1100之時刻t5時上揚 之時刻t7時下挫。P相AD啓用脈衝係輸出成，: 器104的Η計數値達5 00之時刻t3時上揚，達 刻U時下挫。D相AD啓用脈衝係輸出成，在 104的Η計數値達1 3 00之時刻t6時上揚，達18 t7時下挫。此外，這些脈衝的上揚及下挫的Η計 〇 止於作爲一個例子，並不一定要限定爲如圖6所 一旦重置脈衝變成Hi ( High )，則對像素ζ 著將重置電晶體設成ON的重置訊號，垂直訊號 所流通的像素訊號之電壓會被拉高至重置位準爲 ’ ，於P相AD啓用脈衝變成Hi的P相AD啓用期 應於重置成分Δν的像素訊號與斜面訊號會在t 中進行比較，像素訊號與斜面訊號之電壓變成相 前的計數，是被當成重置成分ΔΥ而由A/D轉按 以計數。 狀態2。 圖7亦相 而不停止 脈衝係在 會被輸出 輸出成， 上揚，達 ，在Η計 ，達 1200 & Η計數 I 012之時 Η計數器 1 2之時刻 數値係僅 节的値。 •1係供給 線43上 止。其後 間中，相 1較器48 同位準以 器4 9加 -19- 200926793 又，像素41的傳輸電晶體設成ON後’於D相AD啓 用脈衝變成Hi的D相AD啓用期間中，相應於（訊號成 分Vsig+重置成分Δν)的像素訊號與斜面訊號會在比較 器48中進行比較，像素訊號與斜面訊號之電壓變成相同 位準以前的計數，是被當成（訊號成分Vsig +重置成分△ ' V )而由A/D轉換器49加以計數。 . 由於P相AD啓用期間係爲降値計數，D相AD啓用 0 期間係爲升値計數，因此配合著P相AD啓用期間與D相 AD啓用期間，藉由（訊號成分Vsig +重置成分Δν)-( 重置成分Δν)，就可僅輸出訊號成分Vsig，實現CDS處 理。 該P相AD啓用期間與D相AD啓用期間，係分別相 當於將像素訊號與斜面訊號（參考電壓）加以比較的比較 時間，在9位元模式下，係對應於9位元而爲5 12時脈長 之期間。 〇 接著，參照圖7，說明1 〇位元模式時的動作。 若依據參照圖5所說明的暫存器10 1之資料’則在1 〇 位元模式下，當Η計數値變成756及1556時就令Η計數 器1 04停止，怠轉計數器1 06計數到5 1 2爲止時則令Η計 • 數器104繼續。 因此，解碼器102係當Η計數器104之計數値到達 756之時刻t15時，使狀態從狀態1遷移至狀態2。亦即’ 解碼器102，係於時刻t15時，令Η計數器104停止’並 令怠轉計數器1 06所做的計數開始進行。然後，解碼器 -20 200926793 1 02係當怠轉計數器1 〇6之計數値到達已被記憶在暫存器 101中之10位元模式時的計數數亦即512之時刻t16時， 使狀態從狀態2遷移至狀態丨。亦即，解碼器102係令Η 計數器104繼續。 同樣地，解碼器102係當Η計數器104之計數値到達 • 1 556之時刻t22時，使狀態從狀態1遷移至狀態2。亦即 . ，解碼器102，係於時刻t22時，令Η計數器104停止， 0 並令怠轉計數器106所做的計數開始進行。然後，解碼器 1 02係當怠轉計數器1 06之計數値到達5 1 2之時刻t23時 ，使狀態從狀態2遷移至狀態1。亦即，解碼器102係令 Η計數器104繼續。 於怠轉計數器106會進行計數的狀態2中，因爲Η計 數器1 04之計數値係沒有變化，所以重置脈衝、傳輸脈衝 、Ρ相AD啓用脈衝、及D相AD啓用脈衝，係均會保持 在快要遷移成狀態2之前的狀態1之狀態。 〇 Ρ相AD啓用期間及D相AD啓用期間，係分別被插 入（擴充）怠轉計數器1 〇6之計數數所對應之5 1 2時脈長 的期間，成爲對應於1 〇位元模式的1 024時脈長之期間。 因此，10位元的AD轉換就成爲可能。此外’此時’不需 * 要變更用來特定出重置脈衝、傳輸脈衝、Ρ相AD啓用脈 衝、及D相AD啓用脈衝的上揚及下挫用的暫存器，Ρ相 期間與D相期間之間隔也和9位元模式一樣沒有改變。 接著，參照圖8 ’說明邏輯控制電路3 1所做之模式變 更處理。圖8係模式變更處理的流程圖。 -21 - 200926793 首先，於步驟S1中，解碼器102係判定現在的模式 是處於10位元模式還是12位元模式。在步驟S1中，處 理會被重複進行直到現在的模式是處於10位元模式還是 1 2位元模式係已被判定爲止，當現在的模式是已被判定爲 處於1 0位元模式還是1 2位元模式時，則處理係前進至步 * 驟 S2。 . 於步驟S2中’解碼器102係將現在的模式所對應之 0 H計數値（怠轉開始計數値）與計數數，從暫存器1 0 1取 得。 於步驟S3中，解碼器1〇2係監視Η計數器104，判 定Η計數値是否已成爲從暫存器101所取得之降値計數時 的Η計數値（怠轉開始計數値）。在步驟s 3中，解碼器 1 02係會等待（持續監視）直到η計數器丨〇4之η計數値 成爲降値計數時的Η計數値。 步驟S3中’當判定爲Η計數器1 04之Η計數値已成 〇 爲降値計數時的Η計數値時，則於步驟S4及S5中，解碼 器10 2係使狀態遷移至狀態2。亦即，於步驟s 4中，解 碼器102係藉由將用來使η計數器】〇4進行保持的保持 ON訊號供給至AND電路1 〇3，以令Η計數器104所做的 計數停止；於步驟S 5中，藉由將用來使怠轉計數器1〇6 進行動作的保持OFF訊號供給至怠轉計數器1 〇6，以令怠 轉計數器1 06所做的計數開始。 在步驟S6中，怠轉計數器丨〇6之計數値是否到達所 定之計數數，亦即怠轉計數器106之計數値是否到達從暫 -22- 200926793 存器101取得之計數數，會由解碼器102做判定。步驟 S6的處理會重複進行，直到判定爲怠轉計數器106之計 數値是已經達到所定之計數數爲止。 步驟S6中，當判定爲怠轉計數器1 〇6之Η計數値已 達到所定之計數數時，則處理係前進至步驟S7，解碼器 1 02係使狀態遷移至狀態1。亦即，解碼器102係藉由將 . 用來使Η計數器104不進行保持的保持OFF訊號供給至 0 AND電路103，以令Η計數器104所做的計數繼續進行； 藉由將用來使怠轉計數器1 06進行保持的保持ON訊號供 給至怠轉計數器106，以令怠轉計數器106所做的計數被 重置及停止。 於步驟S8中，解碼器102係監視Η計數器104，判 定Η計數値是否已成爲所取得之升値計數器時的η計數 値（怠轉開始計數値）。在步驟S8中，解碼器102係會 等待（持續監視）直到Η計數器104之Η計數値成爲從 φ 暫存器1 〇 1所取得之升値計數器時的Η計數値。 步驟S8中，當判定爲Η計數器104之η計數値已成 爲升値計數時的Η計數値時，則於步驟S9及S 10中，解 碼器1 02係使狀態遷移至狀態2。該處理係和步驟S4及 ' S5之處理相同。 在步驟S 1 1中，怠轉計數器1 〇6之計數値是否到達所 定之計數數’亦即怠轉計數器1 06之計數値是否到達從暫 存器101取得之計數數，會由解碼器102做判定。步驟 S 1 1的處理會重複進行，直到判定爲怠轉計數器丨〇6之計 -23- 200926793 數値是已經達到所定之計數數爲止。 然後’步驟S11中，當判定爲怠轉計數器1〇6之Η計 數値已達到所定之計數數時，則於步驟S12中，解碼器 1 02係和步驟S 7同樣地’使狀態遷移至狀態1，結束處理 〇 圖9係本實施形態中的模式變更之槪念的圖示。 . 於Ρ相AD啓用期間或D相AD啓用期間中，若僅維 φ 持在狀態1狀態，沒有遷移至狀態2，則影像感測器3 0係 以9位元模式而動作。另一方面，在ρ相AD啓用期間及 D相AD啓用期間的所定時序上，狀態係遷移至狀態2，Η 計數器104係被插入至變成怠轉之怠轉期間，藉此而實現 了 1 〇位元模式或1 2位元模式。 因此，若依據邏輯控制電路31所做的模式變更處理 ，則在模式變更之際，因爲不需要間隔期間（interval ) ，所以可不損及高速性，具有如此優點。
Φ 此外，在圖7所示的例子中，雖然說明了在P相AD 啓用期間及D相AD啓用期間的正中央的時刻（Η計數値 )，狀態會遷移至狀態2的例子，但亦可在Ρ相AD啓用 期間及D相AD啓用期間的任意時序上遷移至狀態2。亦 ' 即，狀態2的期間，整體而言，只要在1〇位元模式下是 512時脈長，在12位元模式下是3584時脈長即可。 圖9係例示狀態2之期間是被插入在Ρ相AD啓用期 間或D相AD啓用期間的最後的例子’和狀態2的期間被 複數分割之形式而插入之例子。因此，若依據邏輯控制電 -24- 200926793 路31所做的模式變更處理，則可自由設定使狀態2之期 間被記憶至暫存器的値，也可調整脈衝的淨空（ settling )等。 如以上，若依據圖2的影像感測器3 0的邏輯控制電 路3 1，則藉由設置怠轉計數器1 06，令暫存器1 〇 1中記憶 • 著怠轉開始計數値與計數數，就可僅將因位元模式之變更 . 而需要變更的P相AD啓用脈衝與D相AD啓用脈衝進行 ❹ 變更。亦即，在變更AD轉換之解析力之際，可以更簡單 的構成，進行只有需要變更之脈衝的變更。又，因爲P相 AD啓用期間與D相AD啓用期間的間隔不會變成，所以 各模式中，HPF的頻帶不會過度變寬。換言之，AD轉換 後所通過之雜訊的頻帶可被縮窄，可防止S/N的劣化。 又，雖然如先前的1)之方式將暫存器予以一律變更 之情況下，所有的脈衝之暫存器在模式變更時都必須要進 行改寫，但在本模式變更處理中則爲，雖然需要將圖5所 φ 示的關於狀態遷移之資料加以記憶’但是相較於先前的2 )之方式，暫存器及閘極數則幾乎沒有增加。因此，也可 削減SCU的電路面積。 圖1 0係採用了圖2之影像感測器的數位相機（攝像 . 裝置）150之構成例的區塊圖。此外’數位相機150，係 可爲數位靜態相機或是數位視訊攝影機之任一者。 數位相機150，係由含變焦光學系的鏡頭151、採用 圖1之影像感測器3 0的影像感測器部1 5 2、訊號處理部 153、顯示部154、編解碼處理部155、媒體記錄部156、 -25- 200926793 控制器157、主CLK產生部158、及操作輸入部159所構 成。 影像感測器部152，係可藉由進行上述模式變更處理 而可以9位元、10位元、及12位元之3種類的AD轉換 解析力來輸出像素資料的影像感測器，會將對應於所設定 • 之AD轉換解析力的攝像訊號（對應於像素資料的訊號） . ，供給至訊號處理部1 5 3。 0 訊號處理部1 5 3，係對所供給來之攝像訊號，施以白 平衡處理、7補正處理、色分離處理等所定之訊號處理， 然後供給至顯示部154及編解碼處理部155。此外，訊號 處理部1 5 3係可對顯示部1 5 4與編解碼處理部1 5 5，分別 施行獨立的訊號處理。 顯示部 154，例如係由 LCD ( Liquid Crystal Display )等所構成，可將來自訊號處理部153的攝像訊號，顯示 成影像。編解碼處理部155，係將來自訊號處理部153的 〇 攝像訊號以所定之壓縮方式進行壓縮，然後供給至媒體記 錄部1 5 6。媒體記錄部1 5 6，係基於控制器1 5 7之控制， 將來自訊號處理部1 5 3的攝像訊號，記憶至例如半導體記 憶體、磁碟、光磁碟、光碟等之記錄媒體。該記錄媒體係 ' 亦可設計成，可對數位相機1 5 0自由裝卸。 控制器157係基於由操作輸入部159所輸入之使用者 的操作輸入，來控制著影像感測器部152、訊號處理部 153、顯示部154、編解碼處理部155、媒體記錄部156、 及主CLK產生部158。例如，控制器157，係對應於從操 -26- 200926793 作輸入部159所供給來的表示動畫模式或靜止畫模式之操 作訊號，而將用來切換1 〇位元模式或1 2位元模式的控制 訊號，供給至影像感測器部1 52。 主C L K產生部1 5 8 ’係產生主C L K，供給至影像感測 器部1 5 2。操作輸入部1 5 9，係由指示攝影的快門鈕，以 • 及例如，模式撥盤、按鍵、操縱桿、按鈕、或觸控面板等 . 所構成，可將對應於使用者操作的操作訊號，供給至控制 ❹ 器1 5 7。 於本說明書中，流程圖裡所記述的步驟，係可爲依照 記載順序而在時間序列上依序進行者，但並非一定要爲時 間序列上的處理，亦包含平行或是個別執行之處理。 此外，在本實施形態中，雖然是將P相AD啓用脈衝 與D相AD啓用脈衝進行擴充，但若想擴充其他脈衝時， 也可同樣適用。 本發明的實施形態並不限定於上述實施形態，在不脫 Q 離本發明之宗旨的範圍內，可做各種變更。 【圖式簡單說明】 〔圖1〕先前方式所造成之問題的說明圖。 ' 〔圖2〕適用了本發明之固體攝像裝置的一實施形態 之構成例的區塊圖。 〔圖3〕邏輯控制電路之機能構成例的區塊圖。 〔圖4〕狀態（Status )之狀態遷移圖。 〔圖5〕有關於狀態遷移的暫存器之資料之例子的圖 -27- 200926793 不 ° 〔圖6〕9位元模式時之動作的說明圖。 〔圖7〕10位元模式時之動作的說明圖。 〔圖8〕模式變更處理的說明用流程圖。 〔圖9〕模式變更之槪念的圖示。 - 〔圖1 〇〕適用了本發明之數位相機的一實施形態之構 , 成例的區塊圖。 ❹ 【主要元件符號說明】 3 〇 :影像感測器 3 1 :邏輯控制電路 32 : PLL電路 33 :垂直掃描電路 34 :像素陣列
35:參考電壓供給電路 ❹ 35A ： DAC
36 :縱欄ADC 37 :時序控制電路/通訊介面 3 8 :水平掃描電路 ’ 39:垂直方向解碼器 40:垂直方向驅動電路 41 :像素 42 :行控制線 43 :垂直訊號線 -28- 200926793 45 ： 電壓比較部 46 ： A/D轉換部 47 ： 感度增幅部 48 ： 比較器 4 9 ： A/D轉換器 - 5 1: 水平方向解碼器 . 52 ： 水平方向驅動電路 〇 101 :暫存器 102 _•解碼器 103 :AND電路 1 04 :Η計數器 105 :AND電路 106 :怠轉計數器 150 =數位相機 15 1 :鏡頭 〇 152 :影像感測器部 153 :訊號處理部 154 :顯示部 155 :編解碼處理部 ' 156 :媒體記錄部 157 :控制器 158 :主CLK產生部 159 :操作輸入部 -29