KR101508286B1 - 고체 촬상 장치, 구동 제어 방법 및 촬상 장치 - Google Patents

고체 촬상 장치, 구동 제어 방법 및 촬상 장치 Download PDF

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Abstract

본 발명은, 변환의 분해능(分解能)을 변경할 때, 변경이 필요한 펄스만의 변경을 보다 간단한 구성으로 행할 수 있도록 한다. 본 발명은, AD 변환의 분해능 모드가 9비트 모드인 경우에는 디코더(102)는 H카운터(104)만을 동작시킨다. AD 변환의 분해능 모드가 10비트 모드 또는 12비트 모드인 경우에는, 디코더(102)는, H카운터(104)의 카운트값이 레지스터(101)에 기억되어 있는 개시 카운트값이 되었을 때, H카운터(104)의 카운트 동작을 정지시키는 동시에, 아이들 카운터(106)의 카운트를 개시하게 하고, 아이들 카운터(106)의 카운트값이 레지스터(101)에 기억된 카운트수로 되었을 때 H카운터(104)의 카운트를 재개시킨다. 본 발명은, 예를 들면, 컬럼 AD 변환 방식을 채용한 이미지 센서에 적용할 수 있다.
고체 촬상 장치, 구동 제어 방법, 촬상 장치,

Description

고체 촬상 장치, 구동 제어 방법 및 촬상 장치{SOLID STATE IMAGING DEVICE, DRIVE CONTROL METHOD, AND IMAGING DEVICE}
본 발명은, 고체 촬상 장치, 구동 제어 방법 및 촬상 장치에 관한 것이며, 특히, AD 변환의 분해능(分解能)을 변경할 때, 변경이 필요한 펄스만의 변경을 보다 간단한 구성으로 행할 수 있도록 한 고체 촬상 장치, 구동 제어 방법 및 촬상 장치에 관한 것이다.
고체 촬상 장치로서, 화소를 행렬형으로 2차원 배치하고, 열마다 AD 변환부(ADC(Analog-Digital Converter))를 배치하고, 열병렬 AD 변환 방식(이하, 컬럼 AD 변환 방식이라고 함) 탑재의 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 제안되어 있다.
또한, 최근에는, 보다 고속 촬상에 적합하게 개량된 컬럼 AD 변환 방식 탑재의 CMOS 이미지 센서도 제안되어 있고, 예를 들면, 특허 문헌 1에서는, 업다운 카운터를 사용함으로써, 회로 규모를 크게 하지 않고 고프레임 레이트화 및 고분해능을 달성한 컬럼 AD 변환 방식 탑재의 CMOS 이미지 센서가 제안되어 있다.
그런데, 최근의 디지털 스틸 카메라(촬상 장치)는 정지 화상을 촬상하는 정지 화상 모드와 동영상을 촬상하는 동영상 모드를 구비하는 것이 일반적으로 되어 있다. 그리고, 컬럼 AD 변환 방식의 CMOS 이미지 센서에서는, 정지 화상 모드에서는 12비트, 동영상 모드에서는 10비트, 고속 동영상 모드에서는 9비트가 되도록, 모드에 따라 AD 변환의 분해능을 전환하여 처리를 행하는 경우가 많다.
여기서, AD 변환의 분해능에는, 가로축을 시간, 세로축을 전압값 또는 전류값으로 한 경우의 가로축의 「시간 분해능」과 세로축의 「전압 또는 전류 분해능」이 있지만, 본 명세서에 있어서 AD 변환의 분해능 또는 단지 분해능이란 「시간 분해능」을 의미하는 것으로 한다. 지금 CMOS 이미지 센서가 구동 가능한 최소의 H클록으로 동작하고 있는 것으로 하면, AD 변환의 분해능을 올린다는 것은 AD 변환에 걸리는 시간(H클록의 카운트수)을 증가시키는 것을 의미하고, AD 변환의 시간에 따라 1카운트당의 전압값 또는 전류값, 즉 세로축의 분해능도 오른다.
따라서, 컬럼 AD 변환 방식의 CMOS 이미지 센서에서는, 모드 변화에 따라 AD 변환의 분해능을 전환할 때, 화소로부터 출력되는 화소 신호와 참조 전압을 비교하는 비교 시간을 증감시킬 필요가 있고, CMOS 이미지 센서의 시스템 제어 장치(이하, SCU(Signal Control Unit)라고 함)가, 비교 시간을 제어하는 펄스 타이밍을 제어함으로써, 비교 시간의 증감이 실현되고 있다. 구체적으로는, SCU는 비교 시간을 제어하는 펄스의 길이를 결정하고 있는 레지스터를 각 모드에 따라 변경함으로써, 비교 시간을 증감시키고 있다.
종래, 비교 시간을 제어하는 펄스의 길이를 결정하고 있는 레지스터를 변경하는 제어로서는, 1) 분해능에 따라 모든 펄스 타이밍의 레지스터를 일률적으로 변경하는 방식, 2) 분해능에 따라 변경이 필요한 레지스터를 선택적으로 변경하는 방 식 중 어느 하나가 채용되고 있었다.
예를 들면, 분해능을 10비트에서 12비트로 변경하는 경우를 예로 설명하면, 1)의 레지스터를 일률적으로 변경하는 방식은 모든 펄스 타이밍의 레지스터를 10비트로 설정이 되어 있는 현재값의 4배로 변경하는 방식이며, 분해능마다의 레지스터를 가질 필요가 없다는 장점이 있다.
[특허 문헌 1] 일본 특허출원 공개번호 2005-278135호 공보
그러나, 1)의 방식은, CDS(Correlated Double Sampling: 상관(相關) 2중 샘플링)처리에 있어서의 각 화소의 불균일 성분인 리셋 성분을 측정하는 P상(Reset Phase) 기간과 데이터 성분을 측정하는 D상(Data Phase) 기간의 간격도 필요 이상으로 커지고, 나아가서는 DS 처리 시간이 지연되게 된다. CDS 처리 시간이 지연되면 도 1에 나타낸 바와 같이, 실질적으로 HPF(High Pass Filter)의 대역이 넓어지게 되므로 열잡음(熱雜音) 등의 백색 노이즈가 AD 변환시에 혼입되고, AD 변환 후에 통과하는 노이즈의 대역이 증가해 버려, S/N을 열화시키는 문제가 있다.
또한, 1)의 방식에서는, 레지스터를 일률적으로 변경시킴으로써, 본래 지연되지 않은 그 외의 펄스, 예를 들면, 리셋 펄스, 리드(read) 펄스, 어드레스 펄스, 셔터 펄스, 램프 신호 제어 펄스, 컬럼 내 제어 펄스 등도 연동하여 움직인다는 문제도 있다.
한편, 2)의 방식에서는, 분해능이 변경될 때미다 관련된 모든 레지스터를 연산할 필요가 있으므로, SCU 내의 게이트수가 증가하여 회로 규모가 증대하게 된다는 문제가 있다.
본 발명은, 이와 같은 문제점을 해결하기 위하여 이루어진 것이며, AD 변환의 분해능을 변경할 때, 변경이 필요한 펄스만의 변경을, 보다 간단한 구성으로 행할 수 있도록 하는 것이다.
본 발명의 제1 측면의 고체 촬상 장치는, 화소로부터 출력되는 화소 신호와 참조 전압을 비교하는 비교 시간을 변경함으로써 복수개의 AD 변환 분해능을 전환하는 고체 촬상 장치에 있어서, 비교 시간을 카운트하기 위한 제1 카운터와, 제1 카운터가 카운트를 정지하고 있는 시간을 카운트하는 제2 카운터와, 복수개의 AD 변환 분해능 중 가장 분해능이 낮은 제1 분해능과, 그 이외의 제2 분해능과의 비교 시간의 차이를 나타내는 카운트수와, 그 카운트수 만큼의 카운트를 개시하는 제1 카운터의 카운트값인 개시 카운트값을 기억하는 기억 수단과, 설정된 AD 변환 분해능이 제2 분해능이며, 제1 카운터의 카운트값이 개시 카운트값이 되었을 때, 제1 카운터에 의한 카운트를 정지시키는 동시에, 제2 카운터에 의한 카운트를 개시하게 하고, 제2 카운터의 카운트값이 카운트수가 되었을 때 제1 카운터에 의한 카운트를 재개시키는 카운터 제어 수단을 포함한다.
본 발명의 제1 측면의 구동 제어 방법은, 화소로부터 출력되는 화소 신호와 참조 전압을 비교하는 비교 시간을 카운트하기 위한 제1 카운터와, 제1 카운터가 카운트를 정지하고 있는 시간을 카운트하는 제2 카운터와, 복수개의 AD 변환 분해능 중 가장 분해능이 낮은 제1 분해능과, 그 이외의 제2 분해능과의 비교 시간의 차이를 나타내는 카운트수와, 그 카운트수 만큼의 카운트를 개시하는 제1 카운터의 카운트값인 개시 카운트값을 기억하는 기억 수단을 포함하고, 비교 시간을 변경함으로써 복수개의 AD 변환 분해능을 전환하는 고체 촬상 장치의 구동 제어 방법에 있어서, 설정된 AD 변환 분해능이 제2 분해능이며, 제1 카운터의 카운트값이 개시 카운트값이 되었을 때, 제1 카운터에 의한 카운트를 정지시키는 동시에, 제2 카운터에 의한 카운트를 개시하게 하고, 제2 카운터의 카운트값이 카운트수가 되었을 때 제1 카운터에 의한 카운트를 재개시키는 단계를 포함한다.
본 발명의 제1 측면에 있어서는, 설정된 AD 변환 분해능이 제1 분해능 이외의 제2 분해능이며, 제1 카운터의 카운트값이 기억 수단에 기억된 개시 카운트값이 되었을 때, 제1 카운터에 의한 카운트가 정지되는 동시에, 제2 카운터에 의한 카운트가 개시되고, 제2 카운터의 카운트값이 기억 수단에 기억된 카운트수가 되었을 때 제1 카운터에 의한 카운트가 재개된다.
본 발명의 제2 측면의 촬상 장치는, 화소로부터 출력되는 화소 신호와 참조 전압을 비교하는 비교 시간을 변경함으로써 복수개의 AD 변환 분해능을 전환하는 고체 촬상 장치에 의해 화상을 촬상하는 촬상 장치로서, 고체 촬상 장치는, 비교 시간을 카운트하기 위한 제1 카운터와, 제1 카운터가 카운트를 정지하고 있는 시간을 카운트하는 제2 카운터와, 복수개의 AD 변환 분해능 중 가장 분해능이 낮은 제1 분해능과, 그 이외의 제2 분해능과의 비교 시간의 차이를 나타내는 카운트수와, 그 카운트수 만큼의 카운트를 개시하는 제1 카운터의 카운트값인 개시 카운트값을 기억하는 기억 수단과, 설정된 AD 변환 분해능이 제2 분해능이며, 제1 카운터의 카운트값이 개시 카운트값이 되었을 때, 제1 카운터에 의한 카운트를 정지시키는 동시에, 제2 카운터에 의한 카운트를 개시하게 하고, 제2 카운터의 카운트값이 카운트수가 되었을 때 제1 카운터에 의한 카운트를 재개시키는 카운터 제어 수단을 포함한다.
본 발명의 제2 측면에 있어서는, 촬상 장치가 가지는 고체 촬상 장치에 있어서, 설정된 AD 변환 분해능이 제1 분해능 이외의 제2 분해능이며, 제1 카운터의 카운트값이 기억 수단에 기억된 개시 카운트값이 되었을 때, 제1 카운터에 의한 카운트가 정지되는 동시에, 제2 카운터에 의한 카운트가 개시되고, 제2 카운터의 카운트값이 기억 수단에 기억된 카운트수가 되었을 때 제1 카운터에 의한 카운트가 재개된다.
본 발명의 제1 및 제2 측면에 따르면, AD 변환의 분해능을 변경할 때, 변경이 필요한 펄스만의 변경을, 보다 간단한 구성으로 행할 수 있다.
도 1은 종래의 방식에 의한 문제를 설명하는 도면이다.
도 2는 본 발명을 적용한 고체 촬상 장치의 일실시예의 구성예를 나타낸 블록도이다.
도 3은 로직 제어 회로의 기능적 구성예를 나타낸 블록도이다.
도 4는 스테이터스 상태 천이도(遷移圖)이다.
도 5는 스테이터스 천이에 관한 레지스터의 데이터의 예를 나타낸 도면이다.
도 6은 9비트 모드 시의 동작에 대하여 설명하는 도면이다.
도 7은 10비트 모드 시의 동작에 대하여 설명하는 도면이다.
도 8은 모드 변경 처리에 대하여 설명하는 플로차트이다.
도 9는 모드 변경의 개념을 나타낸 도면이다.
도 10은 본 발명을 적용한 디지털 카메라의 일실시예의 구성예를 나타낸 블록도이다.
[도면의 주요부분에 대한 부호의 설명]
30: 이미지 센서, 31: 로직 제어 회로, 101: 레지스터, 102: 디코더, 103: AND 회로, 104: H카운터, 105: AND 회로, 106: 아이들 카운터, 150: 디지털 카메라, 152: 이미지 센서부
이하, 도면을 참조하여, 본 발명의 실시예에 대하여 설명한다.
도 2는 본 발명을 적용한 고체 촬상 장치(이미지 센서)의 일실시예의 구성예를 나타내고 있다.
도 2의 이미지 센서(30)는, 컬럼 AD 변환 방식을 채용한 X-Y 어드레스형 고체 촬상 장치(CMOS 이미지 센서)이며, 로직 제어 회로(SCU)(31), PLL(Phase Locked Loop)회로(32), 수직 주사 회로(33), 픽셀 어레이(34), 참조 전압 공급 회로(35), 컬럼 ADC(Analog to Digital Converter)(36), 타이밍 제어 회로/통신 IF(Interface)(37) 및 수평 주사 회로(38)에 의해 구성되어 있다.
로직 제어 회로(31)는, 이미지 센서(30)의 각 부를 제어하고, 이미지 센서(30)에 입력되는 메인 CLK(Clock)에 따른 각종의 타이밍 신호 및 제어 신호를 PLL 회로(32), 수직 주사 회로(33) 등에 공급한다.
예를 들면, 로직 제어 회로(31)는, 메인 CLK에 기초하여 H클록 신호를 생성 하고, 수직 주사 회로(33)에 공급한다. H클록 신호는, 픽셀 어레이(34)의 행렬형으로 2차원 배치된 각 화소(41)의 1행으로 정렬되는 화소열을 주사하는 시간(1수평 주사 시간)을 제어하기 위한 클록 신호이다.
PLL 회로(32)는, 로직 제어 회로(31)의 제어 하에, 입력되는 메인 CLK를 소정의 분주비(分周比)로 분주하고, 분주 후의 타이밍 신호를 참조 전압 공급 회로(35) 및 타이밍 제어 회로/통신 IF(37) 등에 공급한다.
수직 주사 회로(33)는, 수직 방향 디코더(39) 및 수직 방향 구동 회로(40)를 구비하고, 로직 제어 회로(31)로부터의 타이밍 신호에 따라 픽셀 어레이(34)의 수직 방향으로 정렬되는 화소(41)를, 차례로, 소정의 타이밍에서 제어하여, 화소 신호를 출력시킨다.
수직 방향 디코더(39)는, 예를 들면, 픽셀 어레이(34)의 각 화소(41)로부터, 소정의 행의 화소(41)를 솎아내어, 나머지 행의 화소(41)로부터 화소 신호를 출력시킬 때의, 화소 신호를 출력시키는 행을 선택하는 제어를 수직 방향 구동 회로(40)에 대하여 행한다.
수직 방향 구동 회로(40)는, 픽셀 어레이(34)의 화소(41)를 구동시키는 제어 신호, 즉 후술하는 선택 트랜지스터를 온 오프하는 선택 신호, 리셋 트랜지스터를 온 오프하는 리셋 신호, 및 전송 트랜지스터를 온 오프하는 전송 신호 등을, 픽셀 어레이(34)의 각 화소(41)에 공급한다.
픽셀 어레이(34)는, 가로×세로의 개수가 m×n개인 화소 (41ll) 내지 (41mn), n 개의 행제어선(42l) 내지 (42n), 및 m개의 수직 신호선(43l) 내지 (43m)으로 구성된다. 화소 (41ll) 내지 (41mn)는, 행제어선(42l) 내지 (42n)을 통하여 수직 주사 회로(33)에 접속되고, 수직 신호선(43l) 내지 (43m)을 통하여 컬럼 ADC(36)에 접속되어 있다. 그리고, 본 명세서에 있어서, 픽셀 어레이(34) 내의 각 행 또는 각 열을 특별히 구별할 필요가 없는 경우에는, 아래 붙여진 숫자를 생략하여 설명한다.
화소(41ll) 내지 (41mn)은, 예를 들면, 층 배열에 따라 3색의 광(R(RED), G(GREEN), B(BLUE))을 수광하도록 배치되어 있고, 수직 주사 회로(33)로부터 행제어선(42l) 내지 (42n)을 통하여 공급되는 제어 신호에 따라 수직 신호선(43l) 내지 (43m)에 화소 신호를 출력한다.
화소(41)로서는, 도시하지 않지만, 광전 변환 소자(예를 들면, 포토 다이오드), 광전 변환 소자에서 얻어진 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터, FD부의 전위를 리셋하는 리셋 트랜지스터, 및 FD부의 전위에 따른 화소 신호를 출력하는 증폭 트랜지스터를 가지는 3트랜지스터 구성의 것이나, 또한 화소 선택을 행하기 위한 선택 트랜지스터가 설치되어 있는 4트랜지스터 구성의 것 등을 사용할 수 있다.
참조 전압 공급 회로(35)는, DAC(Digital to Analog Converter)(35A)를 가지고, 시간이 경과함에 따라 레벨이 경사형으로 변화하는, 이른바 램프(RAMP) 파형의 신호인 램프 신호를 컬럼 ADC(36)에 공급한다.
컬럼 ADC(36)는, 전압 비교부(45), A/D 변환부(46), 및 감도 증폭부(47)로 구성된다.
전압 비교부(45)는, m개의 비교기(48l) 내지 (48m)를 가지고, 비교기(48l) 내지 (48m)에는, 수직 신호선(43l) 내지 (43m)을 통하여, 화소(41ll) 내지 (41mn)로부터 화소 신호가 각각 공급되는 동시에, 참조 전압 공급 회로(35)로부터 램프 신호가 공급된다.
비교기(48l) 내지 (48m)는, 수직 신호선(43l) 내지 (43m)을 통하여 공급되는 화소 신호와, 참조 전압 공급 회로(35)로부터의 램프 신호를 비교하고, 그 비교 결과를 나타내는 비교 결과 신호를, A/D 변환부(46)에 공급한다.
즉, 비교기(48l)는, 수직 신호선(43l)을 통하여, 1열째의 화소 (41ll) 내지 (41ln)로부터 차례로 공급되는 화소 신호와, 참조 전압 공급 회로(35)로부터 공급되는 램프 신호를 비교하고, 그 비교한 결과 얻어지는 비교 결과 신호를, A/D 변환부(46)의 A/D 변환기(49l)에 공급한다. 비교기(482)는, 비교기(48l)와 동일하게, 수직 신호선(432)를 통하여 공급되는 화소 신호와 램프 신호를 비교한 결과 얻어지는 비교 결과 신호를, A/D 변환부(46)의 A/D 변환기(492)에 공급한다. 이하, 동일하게, 비교기(48m)는, 수직 신호선(43m)을 통하여 공급되는 화소 신호와 램프 신호를 비교한 결과 얻어지는 비교 결과 신호를, A/D 변환부(46)의 A/D 변환기(49m)에 공급 한다.
A/D 변환부(46)는, m개의 A/D 변환기(49l) 내지 (49m)를 가지고 있고, A/D 변환기(49l) 내지 (49m)에는, 비교 결과 신호가, 전압 비교부(45)의 비교기(48l) 내지 (48m)로부터 각각 공급된다.
A/D 변환기(49l) 내지 (49m)는, 1개의 래치(Latch)와 13개의 TFF(Toggle Flip-Flop)에 의해, 각각 구성되어 있고, 13비트까지의 화소 데이터를 출력할 수 있다.
즉, A/D 변환기(49l) 내지 (49m)에는, 비교기(48l) 내지 (48m)로부터 비교 결과 신호가 공급되는 동시에, 타이밍 제어 회로/통신 IF(37)로부터 소정의 타이밍 신호가 공급된다. 그리고, A/D 변환기(49l) 내지 (49m)는, 타이밍 제어 회로/통신 IF(37)로부터의 타이밍 신호에 따라 비교기(48l) 내지 (48m)로부터 공급되는 비교 결과 신호를 카운트함으로써, 픽셀 어레이(34)의 화소(41ll) 내지 (41mn)가 출력하는 아날로그의 화소 신호를 A/D 변환하고, 그 결과 얻어지는 화소 데이터를 출력한다.
감도 증폭부(47)는, 13개의 증폭기(amp)를 가지고 있고, A/D 변환부(46)로부터 출력되는 신호를 버퍼링하여, 타이밍 제어 회로/통신 IF(37)에 공급한다.
타이밍 제어 회로/통신 IF(37)는, PLL 회로(32)로부터의 타이밍 신호에 따른 소정의 타이밍 신호를 참조 전압 공급 회로(35)의 DAC(35A) 및 수평 주사 회로(38)에 공급한다.
또한, 타이밍 제어 회로/통신 IF(37)는, 컬럼 ADC(36)로부터 공급되는 디지털의 화소 데이터를 LVDS(Low Voltage Differential Signaling) 등의 소정의 방식으로 후단의 신호 처리 회로에 출력한다.
수평 주사 회로(38)는, 수평 방향 디코더(51) 및 수평 방향 구동 회로(52)를 구비하고, 타이밍 제어 회로/통신 IF(37)로부터의 타이밍 신호에 따라 컬럼 ADC(36)의 수평 방향으로 정렬된 복수개의 A/D 변환기(49l) 내지 (49m)를, 차례로 선택하여, 화소 데이터를 출력시킨다. 수평 방향 디코더(51)는, 소정의 열의 화소(41)를 솎아내어, 나머지 열의 화소(41)로부터의 화소 데이터를 출력시킬 때의, 화소 데이터를 출력시키는 열을 선택하는 제어를 수평 방향 구동 회로(52)에 대하여 행한다. 수평 방향 구동 회로(52)는, 소정의 열을 구동시키는 제어 신호를 생성한다.
이상과 같이 구성되는 이미지 센서(30)는, 9비트의 분해능으로 화소 데이터를 출력하는 9비트 모드, 10비트의 분해능으로 화소 데이터를 출력하는 10비트 모드, 및 12비트의 분해능으로 화소 데이터를 출력하는 12비트 모드의, 3개의 모드를 가지고 있고, 외부로부터의 제어 신호에 따라 3개의 모드를 전환, 9비트, 10비트, 또는 12비트 중 어느 하나로 화소 데이터를 출력할 수 있다.
예를 들면, 도 2의 이미지 센서(30)를 탑재한 디지털 카메라(150)(도 10)에서는, 15프레임/초의 모든 화소 판독에 의해 정지 화상을 촬상하는 경우에는 12비트 모드, 60프레임/초로 동영상을 촬상하는 경우에는 10비트 모드, 광조절을 모니 터링하는 경우에는 9비트 모드 등으로 되도록, 각 모드가 적당히 설정된다.
도 3은 AD 변환의 분해능의 전환에 관한 로직 제어 회로(31)의 기능적 구성예를 나타내고 있다.
로직 제어 회로(31)는, 레지스터(101), 디코더(102), AND 회로(103), H카운터(104), AND 회로(105) 및 아이들 카운터(106)에 의해 구성된다.
레지스터(101)는, 로직 제어 회로(31)가 출력하는 각 펄스의 상승 및 하강의 타이밍에 대응하는 H카운트값(H카운터(104)의 카운트값)을 유지한다.
디코더(102)는, H카운터(104)의 카운트값을 감시하고, 레지스터(101)에 유지되고 있는 상승 및 하강의 H카운트값이며, 상승 및 하강이 되도록 각종 펄스를 발생시켜, 수직 주사 회로(33) 및 그 외의 회로에 공급한다.
여기서, 디코더(102)가 출력하고, AD 변환과 관련된 펄스로서는, 각 화소(41)의 리셋 트랜지스터를 제어하는 리셋 펄스(RST), 전송 트랜지스터를 제어하는 전송 펄스(TR), CDS 처리(Correlated Double Sampling: 상관 2중 샘플링)에 있어서의 각 화소의 불균일 성분인 리셋 성분을 측정하는 P상(Reset Phase) 기간을 제어하는 P상 AD 인에이블 펄스, 및 데이터 성분을 측정하는 D상(Data Phase) 기간을 제어하는 D상 AD 인에이블 펄스가 있다. 각 펄스의 상세한 것에 대하여는, 도 6을 참조하여 후술한다.
또한, 도 4에 나타낸 바와 같이, H카운터(104)가 동작하고(카운트하고), 아이들 카운터(106)가 동작하지 않는(리셋 상태인 채) 상태를 스테이터스 1로 하여, H카운터(104)가 홀드(정지)하고, 아이들 카운터(106)가 동작하는 상태를 스테이터 스 2로 하면, 디코더(102)는, AD 변환의 분해능 모드가 9비트 모드, 10비트 모드, 또는 12비트 모드 중 어느 하나에 따라 스테이터스 1과 스테이터스 2를 적당히 전환한다. 그리고, AD 변환의 분해능 모드가, 9비트 모드, 10비트 모드, 또는 12비트 모드 중 어느 하나인지는, 외부로부터의 제어 신호에 의해 인식할 수 있다.
구체적으로는, 디코더(102)는, AD 변환의 분해능 모드가 9비트 모드인 경우에는, 스테이터스 1만을 계속시키고, 스테이터스 2에는 천이(遷移)시키지 않지만, AD 변환의 분해능 모드가 10비트 모드 또는 12비트 모드인 경우에는, H카운터(104)의 카운트값이 소정의 카운트값이 된 시점에서, 디코더(102)는, 스테이터스를 스테이터스 1로부터 스테이터스 2로 천이시킨다.
H카운터(104)의 카운트값이 몇개로 된 시점에서 스테이터스를 스테이터스 2로 천이시킬 것인지에 대하여는, 도 5에 나타낸 바와 같이, 레지스터(101)에 기억되어 있다.
도 5는 스테이터스 천이에 관한 레지스터(101)의 데이터의 예를 나타내고 있다.
레지스터(101)에는, 전술한 바와 같이, AD 변환의 분해능 모드가 10비트 모드 또는 12비트 모드인 경우에, H카운터(104)의 카운트값이 몇개로 된 시점에서, 스테이터스를 스테이터스 2로 천이시킬 것인지, 즉 H카운터(104)를 정지시키고, 아이들 카운터(106)를 동작시킬 것인지를 나타내는 H카운터(104)의 카운트값(이하, 적당히, 아이들 개시 카운트값이라고도 함)과, 아이들 카운터(106)가 몇 개 카운트했을 때 스테이터스를 스테이터스 1로 되돌리거나, 즉 H카운터(104)를 재개시킬 것 인지를 나타내는 카운트수가, 10비트 모드와 12비트 모드의 각각에 대하여 기억되어 있다.
도 5의 데이터 예는, AD 변환의 분해능 모드가 10비트 모드인 경우에는, H카운트값이 756 및 1556이 되었을 때 H카운터(104)를 정지시키고, 아이들 카운터(106)가 512까지 카운트했을 때 H카운터(104)를 재개시키는 것, 및 AD 변환의 분해능 모드가 12비트 모드인 경우에는, H카운트값이 756 및 1556이 되었을 때 H카운터(104)를 정지시키고, 아이들 카운터(106)가 3584까지 카운트했을 때 H카운터(104)를 재개시키는 것을 나타내고 있다.
자세한 것은 도 7을 참조하여 후술하지만, H카운트값의 756은, AD 변환부(46)가 다운 카운트하는 P상 기간 내이며, H카운트값의 1556은, AD 변환부(46)가 업 카운트하는 D상 기간 내이다.
그리고, 도 5의 예에서는, 10비트 모드와 12비트 모드의 아이들 개시 카운트값이 동일한 값으로 되어 있지만, 반드시 동일한 필요는 없다. 또한, 도 5와 같이, 10비트 모드와 12비트 모드의 아이들 개시 카운트값이 동일한 경우에는, 1개의 데이터를 공통으로 참조할 수도 있다.
도 3으로 복귀하여, 디코더(102)는, 스테이터스를 스테이터스 1로 하는 경우, 즉 H카운터(104)를 동작시키는 경우에는, H카운터(104)를 홀드시키지 않는 홀드 오프 신호를 AND 회로(103)에 공급하는 동시에, 아이들 카운터(106)를 홀드시키는 홀드 온 신호를 아이들 카운터(106)에 공급한다.
한편, 스테이터스를 스테이터스 2로 하는 경우, 디코더(102)는, H카운 터(104)를 홀드시키는 홀드 온 신호를 AND 회로(103)에 공급하는 동시에, 아이들 카운터(106)를 동작시키는 홀드 오프 신호를 아이들 카운터(106)에 공급한다. H카운터(104) 및 아이들 카운터(106)의 카운트값은 디코더(102)에 공급된다.
AND 회로(103)에는, 로직 제어 회로(31) 내에서 생성된 H클록 신호가 인식되는 동시에, 디코더(102)로부터 홀드 온 신호 또는 홀드 오프 신호가 입력된다. AND 회로(103)는, 디코더(102)로부터 홀드 오프 신호가 공급되고 있는 경우에는, 입력되는 H클록 신호를 그대로 H카운터(104)에 공급한다. 한편, 디코더(102)로부터 홀드 온 신호가 공급되고 있는 경우에는, AND 회로(103)는, H클록 신호를 H카운터(104)에 공급하지 않는다.
H카운터(104)는, AND 회로(103)로부터 공급되는 H클록에 기초하여 카운트한다. 스테이터스가 스테이터스 2일 때는, H클록이 AND 회로(103)로부터 공급되지 않기 때문에 H카운터(104)는 아이들 상태로 되어, 카운트값은 유지된다.
AND 회로(105)는, AND 회로(103)와 동일하게, 디코더(102)로부터 홀드 오프 신호가 공급되고 있는 경우에는, 입력되는 H클록 신호를 그대로 아이들 카운터(106)에 공급하고, 디코더(102)로부터 홀드 온 신호가 공급되고 있는 경우에는, H클록 신호를 아이들 카운터(106)에 공급하지 않는다.
아이들 카운터(106)는, AND 회로(105)로부터 공급되는 H클록에 기초하여 카운트한다. 아이들 카운터(106)는, H클록의 공급이 일단 종료한 시점에서 리셋된다. 따라서, 다음에, H클록이 AND 회로(105)로부터 공급된 경우에는, 1로부터 카운트가 개시된다.
다음에, 도 6을 참조하여, 9비트 모드 시의 동작에 대하여 설명한다.
전술한 바와 같이, AD 변환의 분해능 모드가 9비트 모드인 경우에는, 스테이터스는 스테이터스 1로만 되고, 스테이터스 2로는 천이하지 않는다. 도 6에서는, 카운트가 행해지고 있는 기간을 사선으로 나타내고(후술하는 도 7도 동일함), H카운터(104)는, 전체 기간에 있어서 카운트를 정지하지 않고 행하고 있다.
리셋 펄스(RST), 전송 펄스(TR) 등의 각종 펄스는, 레지스터(101)에 기억되어 있는 소정의 카운트값이 된 시점에서 출력되도록 제어된다. 예를 들면, 리셋 펄스(RST)는, H카운터(104)의 H카운트값이(300)이 되는 시각 t1에서 상승하고, 400이 되는 시각 t2에서 하강하도록 출력된다. 전송 펄스(TR)는, H카운터(104)의 H카운트값이 1100이 되는 시각 t5에서 상승하고, 1200이 되는 시각 t7에서 하강하도록 출력된다. P상 AD 인에이블 펄스는, H카운터(104)의 H카운트값이 500이 되는 시각 t3에서 상승하고, 1012이 되는 시각 t4에서 하강하도록 출력된다. D상 AD 인에이블 펄스는, H카운터(104)의 H카운트값이 1300이 되는 시각 t6에서 상승하고, 1812이 되는 시각 t7에서 하강하도록 출력된다. 그리고, 이들 펄스의 상승 및 하강의 H카운트값은 어디까지나 일례이며, 도 6에 나타낸 값에 한정되는 것은 아니다.
리셋 펄스가 Hi(High)가 되면, 화소(41)에는, 리셋 트랜지스터를 온하는 리셋 신호가 공급되고, 수직 신호선(43)에 흐르는 화소 신호의 전압이 리셋 레벨까지 끌어 올려진다. 그 후, P상 AD 인에이블 펄스가 Hi가 되어 있는 P상 AD 인에이블 기간에서, 리셋 성분 △V에 따른 화소 신호와 램프 신호가 비교기(48)와 비교되어, 화소 신호와 램프 신호의 전압이 동 레벨로 되기까지의 카운트가 리셋 성분 △V로서 A/D 변환기(49)에 의해 카운트된다.
또한, 화소(41)의 전송 트랜지스터가 온 한 후, D상 AD 인에이블 펄스가 Hi로 되어 있는 D상 AD 인에이블 기간에서, (신호 성분 Vsig＋리셋 성분 △V)에 따른 화소 신호와 램프 신호가 비교기(48)에 의해 비교되어, 화소 신호와 램프 신호의 전압이 동 레벨로 되기까지의 카운트가 (신호 성분 Vsig＋리셋 성분 △V)로서 A/D 변환기(49)에 의해 카운트된다.
P상 AD 인에이블 기간은 다운 카운트로 되고, D상 AD 인에이블 기간은 업 카운트로 되므로, P상 AD 인에이블 기간과 D상 AD 인에이블 기간을 합하여, (신호 성분 Vsig＋리셋 성분 △V)-(리셋 성분 △V)에 의해, 신호 성분 Vsig만을 출력할 수 있고, CDS 처리를 실현하고 있다.
이 P상 AD 인에이블 기간과 D상 AD 인에이블 기간의 각각이, 화소 신호와 램프 신호(참조 전압)를 비교하는 비교 시간에 상당하고, 9비트 모드에서는, 9비트에 대응하여 512 클록분의 기간이 된다.
다음에, 도 7을 참조하여, 10비트 모드 시의 동작에 대하여 설명한다.
도 5를 참조하여 설명한 레지스터(101)의 데이터에 의하면, 10비트 모드에서는, H카운트값이 756 및 1556이 되었을 때 H카운터(104)를 정지시키고, 아이들 카운터(106)가 512까지 카운트했을 때 H카운터(104)를 재개시키는 것으로 되어 있다.
따라서, 디코더(102)는, H카운터(104)의 카운트값이 756이 된 시각 t15에서, 스테이터스를 스테이터스 1로부터 스테이터스 2로 천이시킨다. 즉, 디코더(102)는, 시각 t15에서, H카운터(104)를 정지시키고, 아이들 카운터(106)에 의한 카운트를 개시하게 하고 있다. 그리고, 디코더(102)는, 아이들 카운터(106)의 카운트값이 레지스터(101)에 기억되어 있었던 10비트 모드 시의 카운트수인 512가 된 시각 t16에서, 스테이터스를 스테이터스 2로부터 스테이터스 1로 천이시킨다. 즉, 디코더(102)는, H카운터(104)를 재개시킨다.
동일하게, 디코더(102)는, H카운터(104)의 카운트값이 1556으로 된 시각 t22에서, 스테이터스를 스테이터스 1로부터 스테이터스 2로 천이시킨다. 즉, 디코더(102)는, 시각 t22에서, H카운터(104)를 정지시키고, 아이들 카운터(106)에 의한 카운트를 개시하게 하고 있다. 그리고, 디코더(102)는, 아이들 카운터(106)의 카운트값이 512가 된 시각 t23에 있어서, 스테이터스를 스테이터스 2로부터 스테이터스 1로 천이시킨다. 즉, 디코더(102)는, H카운터(104)를 재개시킨다.
아이들 카운터(106)가 카운트를 행하고 있는 스테이터스 2에서는, H카운터(104)의 카운트값은 변화하지 않기 때문에, 리셋 펄스, 전송 펄스, P상 AD 인에이블 펄스, 및 D상 AD 인에이블 펄스는, 모두 스테이터스 2로 천이하기 직전의 스테이터스 1 상태를 유지하고 있다.
P상 AD 인에이블 기간 및 D상 AD 인에이블 기간 각각은, 아이들 카운터(106) 의 카운트수에 대응하는 512 클록분의 기간만큼 삽입(확장)된 것으로 되어, 10비트 모드에 대응하는 1024 클록분의 기간이 된다. 따라서, 10비트의 AD 변환이 가능해진다. 그리고, 이 때, 리셋 펄스, 전송 펄스, P상 AD 인에이블 펄스, 및 D상 AD 인에이블 펄스의 상승 및 하강을 특정하는 레지스터를 변경할 필요는 없고, P상 기간과 D상 기간의 간격도 9비트 모드와 변함없다.
다음에, 도 8을 참조하여, 로직 제어 회로(31)에 의한 모드 변경 처리에 대하여 설명한다. 도 8은 모드 변경 처리의 플로차트이다.
처음에, 단계 S1에 있어서, 디코더(102)는, 현재의 모드가 10비트 모드인지 또는 12비트 모드인지를 판정한다. 단계 S1에서는, 현재의 모드가 10비트 모드인지 또는 12비트 모드인 것으로 판정되기까지 처리가 반복되고, 현재의 모드가 10비트 모드인지 또는 12비트 모드인 것으로 판정된 경우, 처리는 단계 S2로 진행한다.
단계 S2에 있어서, 디코더(102)는, 현재의 모드에 대응하는 H카운트값(아이들 개시 카운트값)과 카운트수를, 레지스터(101)로부터 취득한다.
단계 S3에서, 디코더(102)는, H카운터(104)를 감시하고, H카운트값이, 레지스터(101)로부터 취득한 다운 카운트 시의 H카운트값(아이들 개시 카운트값)이 되었는지를 판정한다. 단계 S3에서는, H카운터(104)의 H카운트값이 다운 카운트 시의 H카운트값이 되기까지 디코더(102)는 대기한다(감시가 계속된다).
단계 S3에서, H카운터(104)의 H카운트값이 다운 카운트 시의 H카운트값으로 된 것으로 판정된 경우, 단계 S4 및 S5에서, 디코더(102)는, 스테이터스를 스테이터스 2로 천이시킨다. 즉, 단계 S4에서, 디코더(102)는, H카운터(104)를 홀드시키 는 홀드 온 신호를 AND 회로(103)에 공급함으로써, H카운터(104)에 의한 카운트를 정지시키고, 단계 S5에서, 아이들 카운터(106)를 동작시키는 홀드 오프 신호를 아이들 카운터(106)에 공급함으로써, 아이들 카운터(106)에 의한 카운트를 개시하게 한다.
단계 S6에서는, 아이들 카운터(106)의 카운트값이 소정의 카운트수로 되었는지, 즉 아이들 카운터(106)의 카운트값이 레지스터(101)로부터 취득한 카운트수로 되었는지가 디코더(102)에 의해 판정된다. 아이들 카운터(106)의 카운트값이 소정의 카운트수가 된 것으로 판정되기까지, 단계 S6의 처리가 반복된다.
단계 S6에서, 아이들 카운터(106)의 카운트값이 소정의 카운트수로 된 것으로 판정된 경우, 처리는 단계 S7로 진행하고, 디코더(102)는, 스테이터스를 스테이터스 1로 천이시킨다. 즉, 디코더(102)는, H카운터(104)를 홀드시키지 않는 홀드 오프 신호를 AND 회로(103)에 공급함으로써, H카운터(104)에 의한 카운트를 재개시키고, 아이들 카운터(106)를 홀드시키는 홀드 온 신호를 아이들 카운터(106)에 공급함으로써, 아이들 카운터(106)에 의한 카운트를 리셋 및 정지시킨다.
단계 S8에서, 디코더(102)는, H카운터(104)를 감시하고, H카운트값이 취득한 업 카운트 시의 H카운트값(아이들 개시 카운트값)으로 되었는지를 판정한다. 단계 S8에서는, H카운터(104)의 H카운트값이, 레지스터(101)로부터 취득한 업 카운트 시의 H카운트값으로 되기까지 디코더(102)는 대기한다(감시가 계속된다).
단계 S8에서, H카운터(104)의 H카운트값이 업 카운트 시의 H카운트값으로 된 것으로 판정된 경우, 단계 S9 및 S10에서, 디코더(102)는, 스테이터스를 스테이터 스 2로 천이시킨다. 이 처리는 단계 S4 및 S5의 처리와 마찬가지이다.
단계 S11에서는, 아이들 카운터(106)의 카운트값이 소정의 카운트수로 되었는지, 즉 아이들 카운터(106)의 카운트값이 레지스터(101)으로부터 취득한 카운트수로 되었는지가 디코더(102)에 의해 판정된다. 아이들 카운터(106)의 카운트값이 소정의 카운트수가 된 것으로 판정되기까지, 단계 S11의 처리가 반복된다.
그리고, 단계 S11에서, 아이들 카운터(106)의 카운트값이 소정의 카운트수가 된 것으로 판정된 경우, 단계 S12에서, 디코더(102)는, 단계 S7와 동일하게, 스테이터스를 스테이터스 1로 천이시키고, 처리를 종료한다.
도 9는 본 실시예에 있어서의 모드 변경의 개념을 나타낸 도면이다.
P상 AD 인에이블 기간 또는 D상 AD 인에이블 기간에서, 스테이터스 1만의 상태가 계속되고, 스테이터스 2로 천이하지 않으면, 이미지 센서(30)는 9비트 모드로서 동작하게 된다. 한편, P상 AD 인에이블 기간 및 D상 AD 인에이블 기간의 소정 타이밍에서, 스테이터스가 스테이터스 2로 천이하고, H카운터(104)가 아이들이 되는 아이들 기간이 삽입되므로, 10비트 모드 또는 12비트 모드가 실현된다.
따라서, 로직 제어 회로(31)에 의한 모드 변경 처리에 의하면, 모드 변경 시에, 인터벌 기간이 필요없기 때문에 고속성을 손상시키지 않는다는 장점이 있다.
그리고, 도 7에 나타낸 예에서는, P상 AD 인에이블 기간 및 D상 AD 인에이블 기간의 한가운데의 시각(H 카운터값)에서 스테이터스가 스테이터스 2로 천이하는 예에 대하여 설명하였으나, P상 AD 인에이블 기간 및 D상 AD 인에이블 기간 내의 어느 타이밍에서 스테이터스 2로 천이해도 된다. 즉, 스테이터스 2의 기간이, 전 체적으로, 10비트 모드에서는 512 클록분, 12비트 모드에서는 3584 클록분이면 된다.
도 9는 스테이터스 2의 기간이 P상 AD 인에이블 기간 또는 D상 AD 인에이블 기간의 최후에 삽입되어 있는 예와 스테이터스 2의 기간이 복수개로 분할되는 형태로 삽입되어 있는 예를 나타내고 있다. 따라서, 로직 제어 회로(31)에 의한 모드 변경 처리에 의하면, 스테이터스 2의 기간을 레지스터(101)에 기억시키는 값으로 자유롭게 설정할 수 있어, 펄스의 세틀링(settling) 등도 조정할 수 있다.
이상과 같이, 도 2의 이미지 센서(30)의 로직 제어 회로(31)에 의하면, 아이들 카운터(106)를 설치하고, 레지스터(101)에 아이들 개시 카운트값과 카운트수를 기억시킴으로써, 비트 모드의 변경에 의해 변경하는 것이 필요한 P상 AD 인에이블 펄스와 D상 AD 인에이블 펄스만을 변경할 수 있다. 즉, AD 변환의 분해능을 변경할 때, 변경이 필요한 펄스만의 변경을, 보다 간단한 구성으로 행할 수 있다. 또한, P상 AD 인에이블 기간과 D상 AD 인에이블 기간의 간격이 길어지지 않으므로, 각 모드에서 HPF의 대역을 불필요하게 넓히지 않는다. 환언하면, AD 변환 후에 통과하는 노이즈의 대역을 좁게 할 수 있어, S/N의 열화를 방지할 수 있다.
또한, 종래의 1)의 방식과 같이 레지스터를 일률적으로 변경하는 경우에는, 모든 펄스의 레지스터를 모드 변경 시에 재기입할 필요가 있었지만, 본 모드 변경 처리에서는, 도 5에 나타낸 스테이터스 천이에 관한 데이터를 기억할 필요는 있지만, 종래의 2)의 방식과 비교하면, 레지스터 및 게이트수는 그다지 증가하지 않는다. 따라서, SCU의 회로 면적도 감소시킬 수 있다.
도 10은 도 2의 이미지 센서를 채용한 디지털 카메라(촬상 장치)(150)의 구성예를 나타낸 블록도이다. 그리고, 디지털 카메라(150)는, 디지털 스틸 카메라 또는 디지털 비디오 카메라 중 어느 하나라도 된다.
디지털 카메라(150)는, 줌 광학계를 포함하는 렌즈(151), 도 1의 이미지 센서(30)를 채용하고 있는 이미지 센서부(152), 신호 처리부(153), 표시부(154), 코덱 처리부(155), 매체 기록부(156), 컨트롤러(157), 메인 CLK 발생부(158), 및 조작 입력부(159)에 의해 구성된다.
이미지 센서부(152)는, 전술한 모드 변경 처리를 행함으로써 9비트, 10비트, 및 12비트의 3종류의 AD 변환 분해능으로 화소 데이터를 출력할 수 있는 이미지 센서이며, 설정된 AD 변환 분해능에 대응하는 촬상 신호(화소 데이터에 대응하는 신호)를 신호 처리부(153)에 공급한다.
신호 처리부(153)는, 공급되는 촬상 신호에 대하여, 화이트 밸런스 처리, 감마 보정 처리, 색 분리 처리 등의 소정의 신호 처리를 행하고, 표시부(154) 및 코덱 처리부(155)에 공급한다. 그리고, 신호 처리부(153)는, 표시부(154)와 코덱 처리부(155)의 각각에 대하여 독립적으로 신호 처리를 행할 수 있다.
표시부(154)는, 예를 들면, LCD(Liquid Crystal Display) 등으로 구성되며, 신호 처리부(153)로부터의 촬상 신호를 화상으로서 표시한다. 코덱 처리부(155)는, 신호 처리부(153)로부터의 촬상 신호를 소정의 압축 방식에 의해 압축하고, 매체 기록부(156)에 공급한다. 매체 기록부(156)는, 컨트롤러(157)의 제어에 따라 신호 처리부(153)로부터의 촬상 신호를, 예를 들면, 반도체 메모리, 자기 디스크, 광자기 디스크, 광디스크 등의 기록 매체에 기억한다. 이 기록 매체는, 디지털 카메라(150)에 대하여 장착 및 분리 가능하도록 되어 있어도 된다.
컨트롤러(157)는, 조작 입력부(159)에 의해 입력된 사용자의 조작 입력에 따라 이미지 센서부(152), 신호 처리부(153), 표시부(154), 코덱 처리부(155), 매체 기록부(156) 및 메인 CLK 발생부(158)를 제어한다.
예를 들면, 컨트롤러(157)는, 조작 입력부(159)로부터 공급되는 동영상 모드 또는 정지 화상 모드를 나타낸 조작 신호에 대응하여, 10비트 모드 또는 12비트 모드를 전환하는 제어 신호를 이미지 센서부(152)에 공급한다.
메인 CLK 발생부(158)는, 메인 CLK를 발생하여, 이미지 센서부(152)에 공급한다. 조작 입력부(159)는, 촬상을 지령하는 셔터 버튼을 시작으로 하여, 예를 들면, 죠그 다이얼, 키, 레버, 버튼, 또는 터치 패널 등에 의해 구성되며, 사용자에 의한 조작에 대응하는 조작 신호를 컨트롤러(157)에 공급한다.
본 명세서에 있어서, 플로차트에 기술된 단계는, 기재된 순서에 따라 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않아도, 병렬적 또는 개별적으로 실행되는 처리도 포함하는 것이다.
그리고, 본 실시예에서는, P상 AD 인에이블 펄스와 D상 AD 인에이블 펄스를 확장하였지만, 다른 펄스를 확장하고자 하는 경우에도 동일한 제어를 적용할 수 있다.
본 발명의 실시예는, 전술한 실시예에 한정되지 않고, 본 발명의 요지를 벗어나지 않는 범위에서 각종의 변경이 가능하다.

Claims (3)

  1. 화소로부터 출력되는 화소 신호와 참조 전압을 비교하는 비교 시간을 변경함으로써 복수개의 AD 변환 분해능(分解能)을 전환하는 고체 촬상 장치에 있어서,
    상기 비교 시간을 카운트하기 위한 제1 카운터와,
    상기 제1 카운터가 카운트를 정지하고 있는 시간을 카운트하는 제2 카운터와,
    상기 복수개의 AD 변환 분해능 중 가장 분해능이 낮은 제1 분해능과, 그 이외의 제2 분해능과의 비교 시간의 차이를 나타내는 카운트수와, 그 카운트수 만큼의 카운트를 개시하는 제1 카운터의 카운트값인 개시 카운트값을 기억하는 기억 수단과,
    설정된 AD 변환 분해능이 제2 분해능이며, 제1 카운터의 카운트값이 개시 카운트값으로 되었을 때, 제1 카운터에 의한 카운트를 정지시키는 동시에, 제2 카운터에 의한 카운트를 개시하게 하고, 제2 카운터의 카운트값이 카운트수로 되었을 때 제1 카운터에 의한 카운트를 재개시키는 카운터 제어 수단
    을 포함하는 고체 촬상 장치.
  2. 화소로부터 출력되는 화소 신호와 참조 전압을 비교하는 비교 시간을 카운트하기 위한 제1 카운터와, 상기 제1 카운터가 카운트를 정지하고 있는 시간을 카운트하는 제2 카운터와, 복수개의 AD 변환 분해능 중 가장 분해능이 낮은 제1 분해능과, 그 이외의 제2 분해능과의 비교 시간의 차이를 나타내는 카운트수와, 그 카운트수 만큼의 카운트를 개시하는 상기 제1 카운터의 카운트값인 개시 카운트값을 기억하는 기억 수단을 포함하고, 상기 비교 시간을 변경함으로써 상기 복수개의 AD 변환 분해능을 전환하는 고체 촬상 장치의 구동 제어 방법에 있어서,
    설정된 AD 변환 분해능이 상기 제2 분해능이며, 상기 제1 카운터의 카운트값이 상기 개시 카운트값으로 되었을 때, 상기 제1 카운터에 의한 카운트를 정지시키는 동시에, 상기 제2 카운터에 의한 카운트를 개시하게 하고, 상기 제2 카운터의 카운트값이 상기 카운트수로 되었을 때 상기 제1 카운터에 의한 카운트를 재개시키는 단계
    를 포함하는 구동 제어 방법.
  3. 화소로부터 출력되는 화소 신호와 참조 전압을 비교하는 비교 시간을 변경함으로써 복수개의 AD 변환 분해능을 전환하는 고체 촬상 장치에 의해 화상을 촬상하는 촬상 장치로서,
    상기 고체 촬상 장치는, 상기 비교 시간을 카운트하기 위한 제1 카운터와,
    상기 제1 카운터가 카운트를 정지하고 있는 시간을 카운트하는 제2 카운터와,
    상기 복수개의 AD 변환 분해능 중 가장 분해능이 낮은 제1 분해능과, 그 이외의 제2 분해능과의 비교 시간의 차이를 나타내는 카운트수와, 그 카운트수 만큼의 카운트를 개시하는 상기 제1 카운터의 카운트값인 개시 카운트값을 기억하는 기억 수단과,
    설정된 AD 변환 분해능이 상기 제2 분해능이며, 상기 제1 카운터의 카운트값이 상기 개시 카운트값으로 되었을 때, 상기 제1 카운터에 의한 카운트를 정지시키는 동시에, 상기 제2 카운터에 의한 카운트를 개시하게 하고, 상기 제2 카운터의 카운트값이 상기 카운트수로 되었을 때 상기 제1 카운터에 의한 카운트를 재개시키는 카운터 제어 수단
    을 포함하는 촬상 장치.
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