TW200919694A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW200919694A
TW200919694A TW097124217A TW97124217A TW200919694A TW 200919694 A TW200919694 A TW 200919694A TW 097124217 A TW097124217 A TW 097124217A TW 97124217 A TW97124217 A TW 97124217A TW 200919694 A TW200919694 A TW 200919694A
Authority
TW
Taiwan
Prior art keywords
terminal
memory
semiconductor integrated
integrated circuit
dimensional
Prior art date
Application number
TW097124217A
Other languages
English (en)
Other versions
TWI411089B (zh
Inventor
Itaru Nonomura
Kenichi Osada
Makoto Saen
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of TW200919694A publication Critical patent/TW200919694A/zh
Application granted granted Critical
Publication of TWI411089B publication Critical patent/TWI411089B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/045—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads having an insulating passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

200919694 九、發明說明 【發明所屬之技術領域】 本發明關於半導體裝置，特別關於微處理器等使用之 半導體積體電路或將半導體積體電路施予積層而構成之系 統級封裝（System in Package，以下稱SiP)等適用之有 效技術。 【先前技術】 本發明檢討之技術爲，例如於半導體裝置中考慮以下 技術。 伴隨半導體製造技術之微細化，半導體晶片之I/O性 能不足之感受變爲更深刻化。此乃因爲，伴隨微細化，半 導體晶片搭載之電路增加，各電路之動作變爲更快，半導 體晶片欲實現功能而須增加必要之I / 0處理量，但是，半 導體晶片之端子數因爲受限於導線接合（Wire bonding ) 等而基本上由晶片尺寸決定，並未隨微細化而增加，因此 I/O處理能力並未提升。 爲解決半導體晶片之I/O性能不足，將端子以二次元 狀配置於半導體晶片之上面或下面，將多數個半導體晶片 積層而於積層之晶片間進行資訊傳送的三次元耦合技術之 開發被熱烈進行著。 三次元親合技術可以大類區分爲，藉由貫穿半導體晶 片等之導孔（v i a )呈現物理接觸的接觸方式，即使用線 圏或電容器以非接觸方式進行通信的非接觸方式。 200919694 非接觸方式有：感應耦合方式，係將形成有線圈之半 導體晶片加以積層，在資訊發送側半導體晶片上搭載之線 圈流入電流而產生磁場，藉由觀測在資訊接收側半導體晶 片上搭載之線圏所產生之感應電流，來傳送資訊；及容量 耦合方式，係在資訊發送側半導體晶片與資訊接收側半導 體晶片之間形成電容器，自資訊發送側半導體晶片對電容 器進行充放電，在資訊接收側半導體晶片檢測出電容器之 電荷，據以傳送資訊。 又，藉由感應耦合方式之三次元耦合技術進行晶片間 之資料通信的技術之一例，被揭示於專利文獻1。另外， 藉由容量稱合方式之三次兀稱合技術進行晶片間之資料通 信的技術之一例，被揭示於專利文獻2。 專利文獻1 :特開2 0 0 6 - 0 6 6 4 5 4號公報 專利文獻2 :特開2 0 0 4 - 2 5 3 8 1 6號公報 【發明內容】 (發明所欲解決之課題） 但是，針對上述半導體裝置之技術，本發明人檢討結 果發現以下事實。 例如，藉由感應耦合方式及容量耦合方式之任一方式 ，難以將半導體晶片消費之電力供給於晶片間。另外，半 導體晶片與收容其之封裝之外部所存在裝置間之通信，需 要物理連接。 因此，將搭載非接觸方式三次元耦合技術之半導體晶 -6 - 200919694 片加以積層而形成SiP時，三次元耦合用之線圈或電容器 ，與電源、接地、及封裝外部間之通信用的物理連接，須 於封裝內並存。 另外’將同一功能之半導體晶片多數個加以積層而形 成SiP時，就開發成本而言，配合被積層之位置來開發、 製造多數種晶片並非較佳者，可將藉由同一設計資訊被製 造的之半導體晶片加以積層乃較佳者。 習知技術上，在搭載有感應、容量耦合之三次元耦合 電路的積體電路中，對該積體電路之電力供給，係藉由導 線接合（wire bonding)或微凸塊或貫穿導孔（via)來進 行。 下側配置之積體電路面積較大、上側配置之積體電路 面積較小的所謂「尖塔型」S iP，位於中間層之積體電路 雖亦可連接接合導線（bonding wire)，晶片尺寸相同、 但但是，或上側之晶片大於下側之晶片的所謂「逆尖塔型 」SiP，欲於中間層之積體電路連接接合導線時，須將間 隔件插入兩晶片之間’而於上下兩晶片間設置空間。 另外，使用微凸塊時，係於兩晶片間插入中介層（ interposer )，而進行設於積體電路的微凸塊與另一積體 電路或外部端子間之連接。 藉由貫穿導孔設置來積層同一設計之晶片時，欲使設 於晶片之貫穿導孔彼此連接’須使晶片在不產生偏移（ offset )之情況下加以積層。 三次元耦合應儘可能縮小傳送距離，間隔件或中介層 200919694 之插入應加以避免。另外，於感應耦合方式之三次元耦合 ，於同一軸上配置多數發送線圏將會產生信號之混摻，因 此，欲使同一設計之晶片在無偏移狀態積層時，需要採取 以分時方式進行三次元耦合傳送等之信號混摻之對策。 本發·明有鑑於上述問題，目的爲提供一種技術，其在 半導體裝置之中，可積層同一設計之多數晶片，藉由廢止 間隔件或中介層可提升三次元耦合之資訊傳送能力。 本發明上述及其他目的，特徵可由本說明書及圖面之 記載加以理解。 (用以解決課題的手段） 本發明之代表性槪要簡單說明如下。 亦即，本發明之半導體裝置，係由以下積層而成：第 1半導體積體電路’其具備三次元耦合電路（三次元耦合 發送端子群及三次元耦合接收端子群）；及第2半導體積 體鼠路、桌3半導體積體電路，具備二次元親合電路與貫 穿電極（電源貫穿導孔（via)及接地貫穿導孔）。 另外’本發明之半導體裝置，係由：具備三次元耦合 電路與貫穿電極的第1半導體積體電路、第2半導體積體電 路、及第3半導體積體電路被積層而成。 【實施方式】 以下依據圖面說明本發明實施形態。又，說明實施形 態之全圖中，同一構件原則上附加同一符號並省略其重複 -8- 200919694 說明。 (第1實施形態） 本發明第1實施形態爲，將包含於SiP之半導體積體 電路^以^而子面朝上藉由接合導線接合加以積層的形態。 圖1爲本發明第1實施形態之半導體裝置之構成方塊圖 。圖1爲本發明之實施例相關的SiP ( System in Package) 之功能性連接關係的邏輯方塊圖。
SiPIO，係內藏有 SoClOl，記憶體 A102，記憶體 B 1 03，具有和SiP 1 0外部間之通信功能。該通信功能，係 由SoClOl讀出記憶體A102及記憶體B103儲存之程式加 以執行而被實現。又，S 〇 C 1 0 1具有對記憶體A 1 0 2及記憶 體B103之寫入功能。
SoClOl、記憶體A1 02及記憶體B1 03爲積體電路，係 藉由形成習知CMOS (互補型電晶體）或雙極性電晶體等 的半導體積體電路技術，被形成於單晶矽等半導體基板者 ，動作時被連接於電源與接地。 因此’ SoClOl、記憶體A102及記憶體B103分別具備 電源端子V D D與接地端子V S S。另外，爲使該電源端子 與接地端子分別連接於電源與接地，於S i P 1 0具備外部 VDD端子與外部VSS端子，該外部VDD端子連接於 SoClOl、記憶體A102、記憶體B103之各VDD端子，該 外部V S S端子連接於S 〇 C丨〇 1、記憶體a丨〇 2、記憶體 B103之各VSS端子。 200919694 爲實現s 〇 C 1 0 1與S iP 1 0外部間之通信功能’分別將 SoClOl之1〇輸入端子連接於SiPIO之外部1〇輸入端子， 將SoClOl之10輸出端子連接於SiPIO之外部I◦輸出端 子。 另外，爲實現S 0 C 1 0 1對記憶體之存取’將s 〇 C 1 01之 位址端子、指令端子、時脈端子、寫入資料A端子、讀 出資料A端子，分別連接於記憶體A 1 02之位址端子、指 令端子、時脈端子、寫入資料端子、讀出資料端子，將 SoClOl之位址端子、指令端子、時脈端子、寫入資料B 端子、讀出資料B端子，分別連接於記憶體B 1 〇3之位址 端子、指令端子、時脈端子、寫入資料端子、讀出資料端 子。 爲能容易理解本發明特徵，首先依據凸面說明前提技 術之SiP之物理構成及其問題點。 圖2爲藉由前提技術積層SoClOl、記憶體A102、記 億體B103時之SiPIO之內部圖。 圖2之S〇C201、記憶體A202、記憶體B203，分別對 應於圖1之SoClOl、記憶體A102、記憶體B103。 間隔件204爲一構件，用於在記憶體A202之端子面側 確保連接接合導線用的空間。 封裝基板2 0 5爲內藏有配線的構件，該配線用於連接 S〇C201、記憶體A202、記憶體B203相互間，及S〇C201 、記憶體A2 0 2、記憶體B 2 0 3與後述之外部端子2 0 7。 外部端子2 0 7爲一連接端子，用於連接s i P 1 0與外部 -10- 200919694 裝置。 接合導線2 0 6爲一配線’用於連接s 〇 C 2 0 1、記憶體 Α202、記憶體Β203與封裝基板205。 如圖2所示’現在大多藉由接合導線連接s i Ρ內之晶 片或封裝基板。 接合導線之連接技術雖確立，但欲於晶片內實施接合 導線之連接時，難以縮小設於晶片之接合焊墊，因而使用 多數接合導線連接晶片變爲困難，晶片間之傳送能力受到 限制。另外，如圖2之記憶體A2 02所示，欲於晶片之端子 面（接合導線被連接之面）側被另一晶片涵蓋的晶片，實 施接合導線之連接時，需要使用間隔件隔開其與上側晶片 間之間隔，SiP全體厚度難以縮小。 本發明爲將SiPIO內完結之SoClOl與記憶體A102、 記憶體B 1 0 3間之通信替換爲三次元耦合，據以實現傳送 能力之提升及消費電力之削減，因爲三次元耦合而排除必 要之間隔件，將電源及接地之連接由導線接合替換爲貫穿 導孔者。 以下參照圖面說明本發明之SiP 10之物理構造。 圖3爲本發明第1實施形態之SiPIO搭載的半導體積體 電路，由水平方向觀察之圖。 本發明構成之SiPIO’係以SOC301、記憶體A3 02、 記憶體B3 0 3之任一端子面均朝上之狀態被積層。以下本 說明書中，稱積體電路之端子面朝上之狀態爲「面朝上（ faceup)」，稱積體電路之端子面朝下之狀悲爲「面朝下 -11 - 200919694 (face down )」 ° 首先，說明SiPIO之構成。
SiPIO之構成，係具備：SOC30 1，記憶體A3 02，記憶 體B 3 0 3，封裝基板3 04，外部端子3 05，及接合導線3 06〜 3 08 ° S〇C301、記憶體A3 02、記憶體B 3 0 3分別對應於圖1 之S 〇 C 1 0 1、記憶體A 1 0 2、記億體B 1 0 3。 記憶體 A302，係具備電源貫穿導孔（through via) 3 0 9與接地貫穿導孔310。該電源貫穿導孔及接地貫穿導孔 係露出於記憶體A3 02之兩面。 記憶體B3 03，係具備電源貫穿導孔3 1 1與接地貫穿導 孔3 1 2。該電源貫穿導孔及接地貫穿導孔係露出於記憶體 A302之兩面。 封裝基板3 04爲內藏配線的構件，該配線用於連接 S〇C301、記憶體A3 02、記憶體B 3 03，與後述之外部端子 3 05 〇 外部端子3 05爲一連接端子，用於連接SiPIO與外部 裝置。 接合導線3 06爲接合用之配線，用於連接S〇C301與封 裝基板3 04。於圖1，接合導線3 06係對應於配線，用於將 SoClOl之VDD端子、VSS端子、I◦輸入端子、10輸出 端子，分別連接於外部VDD端子、外部VS S端子、外部 10輸入端子、外部10輸出端子。 接合導線3 07爲接合用之配線群，用於連接記憶體 -12- 200919694 B303之電源貫穿導孔311與封裝基板304。於圖1，接合導 線3 07係對應於記憶體B1〇3之VDD端子與外部VDD端子 間的配線。 接合導線308爲接合用之配線，用於連接記億體B303 之接地貫穿導孔312與封裝基板304。於圖1，接合導線308 係對應於記憶體B 1 0 3之V S S端子與外部V S S端子間的配 線。 三次元耦合發送端子群3 1 3係爲三次元耦合發送端子 ，使用於S〇C301對記憶體A3 02及記憶體B3 03發送位址 、指令、時脈、寫入資料。於圖1，相當於SoC 101之位址 端子、指令端子、時脈端子、寫入資料A端子、寫入資 料B端子。三次元耦合發送端子群313，係藉由感應耦合 方式傳送資料的線圈，係使用半導體積體電路之配線層加 以實現。 三次元耦合接收端子群3 1 4係爲三次元耦合接收端子 ，使用於S 〇 C 3 0 1接收來自記憶體A 3 0 2之讀出資料。於圖 1，相當於SoCl 01之讀出資料A端子。三次元耦合接收端 子群3 1 4，係藉由感應稱合方式接收資料的線圈，係使用 半導體積體電路之配線層加以實現。 三次元親合接收端子群3 1 5係三次元稱合接收端子， 使用於SoC 3 01接收來自記憶體B3〇3之讀出資料。於圖i ，相當於S 〇 C 1 0 1之讀出資料B端子。 圖4爲本發明第1實施形態之S i P 1 〇搭載的半導體積p 電路之上面圖。 -13 - 200919694
SiPIO，係採用於封裝基板304之上被積層S〇C301， 於S〇C301之上被積層記憶體A3 02，於記憶體A3 02之上 被積層記憶體B 3 0 3之構成。 記憶體A3 02與記憶體B 3 03爲同一形狀之記憶體’記 億體B3 03被搭載於記億體 A3 02之正上方，因此記憶體 A302未呈現於圖4。 圖5爲S〇C301之上面圖。 於S o C 3 01之端子面，被配置三次元耦合端子群3 1 3〜 315與接合焊墊群5010，於接合焊墊群5010被連接接合導 線 3 0 6。 圖6爲記憶體A3 02之上面圖。 於記憶體A3 02之端子面，被配置三次元耦合端子群 3 16〜3 17、電源貫穿導孔3 09與接地貫穿導孔310。 圖7爲記憶體B303之上面圖。 於記憶體B 3 03之端子面，被配置三次元耦合端子群 3 1 8〜3 1 9、電源貫穿導孔3 1 1與接地貫穿導孔3 1 2。 以下說明S 〇 C 3 0 1、記憶體A 3 0 2、與記憶體B 3 0 3之 相對位置關係。 首先，說明S〇C301與記憶體A3 02之關係。 本發明第1實施形態中，S〇C301之晶片面積大於記憶 體A3 02及記憶體B 3 0 3之晶片面積，即使於S〇C301之端 子面直接積層記憶體 A3 02及記憶體 B3 03時’亦可於 S〇C301設置接合焊墊群5010，因此避開接合焊墊群5〇1〇 將記憶體A3 02積層於S〇C301之端子面。 -14- 200919694 以下參照圖面說明S〇C301與記憶體A3 02間之三次元 稱合。 圖8爲S〇C301之三次元耦合端子群313〜315之端子配 列圖。 三次元親合發送端子群，係由Clock、CS、RW、A4 〜AO、WD7〜WD0構成。 三次元耦合接收端子群314，係由RD 3〜RD0構成。 三次元耦合接收端子群315，係由RD 7〜RD4構成。 圖9爲記憶體A3 02之三次元耦合接收端子群316及三 次元耦合發送端子群3 1 7之端子配列圖。 三次元耦合接收端子群316，係由Clock、CS、RW、 A4〜AO、WD3〜WD0構成。彼等端子，係分S!|和三次元 耦合發送端子群313之Clock、CS、RW、A4〜AO、WD3〜 WD0端子成對而進行通信。 三次元耦合發送端子群317，係由 RD3〜RD0構成。 彼等端子，係分別和三次元耦合接收端子群3 1 4之RD3〜 RD0端子成對而進行通信。 因此，記憶體A3 02，係於S〇C301之端子面側，以三 次元耦合接收端子群3 1 6位於三次元耦合發送端子群3 1 3之 正上方的方式被積層。 以下參照圖面說明S〇C301與記憶體B 3 03間之三次元 锅合。 圖10爲記憶體B3 03之三次元耦合端子群318〜319之 端子配列圖。 -15- 200919694 三次元耦合接收端子群3 1 8，係由Clock、CS、RW、 A4〜AO、WD3〜WD0構成。彼等端子，係分別和三次元 耦合發送端子群313之Clock、CS、RW、A4〜AO、WD7〜 WD4端子成對而進行通信。 三次元耦合接收端子群318，係由RD3〜RD0構成。 彼等端子，係分別和三次元耦合接收端子群3 14之RD3〜 RD0端子成對而進行通信。 因此，記憶體B 3 03，係於S〇C301之端子面側，以三 次元耦合接收端子群3 1 8位於三次元耦合發送端子群3 1 3之 正上方的方式被積層。 如上述說明，將具備三次元耦合端子的S〇C301，與 具備三次元耦合端子及貫穿導孔的記憶體A3 02、記憶體 B303 ’使用接合導線306〜308及封裝基板304加以電氣稱 合’如此則’不必使用間隔件即可構成S i P。特別是，即 使對被S〇C301與記億體B303挾持的記憶體A302，亦可 在記憶體A 3 0 2與記憶體B 3 0 3不產生偏移而被積層之狀態 下，實施電源與接地之連接。 另外’使用S 〇 C之一組位址端子對多數記憶體晶片 同時發送（broadcast)位址，如此則，和不同時發送而使 S 〇 C、記憶體間之位址發送依據每一記憶體晶片進行之情 況比較’可以將S 〇 C搭載之三次元耦合發送端子之數目 減半。 因此’依據本發明第1實施形態之半導體裝置，使半 導體晶片之電源與接地端子，藉由貫穿導孔與接合導線連 -16- 200919694 接於封裝之電源及接地端子’使半導體晶片之和封裝外部 通信使用的端子，藉由接合導線連接於封裝之電源及接地 端子，使半導體晶片之和半導體晶片間通信使用的端子， 藉由三次元連接技術加以連接’如此則，可實現三次元耦 合產生之半導體晶片間之高速通信、物理接線產生之半導 體晶片和封裝外部間之通信、及對半導體晶片之電力供給 (第2實施形態） 本發明第2實施形態爲，將包含於SiP之半導體積體 電路，以面朝下加以積層的形態。以下說明本發明第2實 施形態之SiP之物理構造。本發明第2實施形態之SiP之 物理構造，係和上述第1實施形態相同。 圖1 1爲本發明第2實施形態之SiP搭載的半導體積體 電路，由水平方向觀察之圖。 於 S i P 2 0，S 〇 C 1 1 0 1，記憶體 A 1 1 0 2，記憶體 B 1 1 03 均 爲面朝下被積層。 首先，說明SiP20之構成。
SiP20，係具備：SoCl 101，記憶體 A1 102，記憶體 B 1 1 〇 3，封裝基板11 0 4，外部端子1 1 0 5，及微凸塊1 1 0 6〜 1108°
SoCl 101，記憶體A1 102，記億體B1 103，分別對應 於圖1之SoClOl，記憶體A102，記憶體B103。 第2實施形態之記憶體A1 102，係和第1實施形態之記 -17- 200919694 憶體A302相同。 第2實施形態之記憶體b〗丨03，係和第I實施形態之記 憶體B303相同。 封裝基板1 1 〇 4爲內藏有配線的構件，該配線用於連接 SoC 1 1 0 1、記憶體A 1 1 02、記憶體B 1 1 03與後述之外部端 子 1 1 0 5。 外部端子1 1 0 5爲一連接端子，用於連接s i P 2 〇與外部 裝置。 微凸塊1106爲凸塊群，用於連接SoCllOl與封裝基板 1 104。於圖1，微凸塊1 1〇6係對應於配線，用於S0C1 01之 VDD端子、VSS端子、1〇輸入端子、1〇輸出端子，分別 連接於外部V D D端子、外部V S S端子、外部IΟ輸入端 子、外部I 〇輸出端子。 微凸塊1107爲凸塊群，用於連接SoCllOl之電源貫穿 導孔1 109與封裝基板1 1 〇4。於圖1，微凸塊1 107係對應於 SoClOl之VDD端子與外部VDD端子間的配線。 微凸塊1108爲凸塊群，用於連接SoCllOl之接地貫穿 導孔1 1 1 〇與封裝基板1 1 〇 4。於圖1，微凸塊1 1 0 8係對應於 SoClOl之VSS端子與外部VSS端子間的配線。 三次元耦合發送端子群1 1 1 5及三次元耦合接收端子群 1 1 1 6〜1 1 1 7，係相當於第1實施形態之三次元耦合發送端 子群3 1 3及三次元耦合接收端子群3 1 4〜3 1 5。 圖12爲SiP20搭載的半導體積體電路之上面圖。
SiP20，係採用於封裝基板1104之上被積層SoCllOl -18- 200919694 ，於SoCllOl之上被積層記憶體Al102，於記憶體A1102 之上被積層記憶體B1 103之構成。 記憶體A 1 1 0 2與記憶體B 1 1 0 3爲同一形狀之記憶體’ 記憶體B 1 1 0 3被搭載於記億體A 1 1 0 2之正上方’因此記憶 體A1102未呈現於圖12。 圖1 3爲SoCl 101之上面圖。 於SoCllOl之上面，被配置三次元耦合端子群1115、 三次元耦合接收端子群H16〜1117、電源貫穿導孔（Power through via) 1109 與接地貫穿導孔（ground through via) 1110° 第2實施形態之S o C 1 1 0 1 ’係具備電源貫穿導孔1 I 〇 9 與接地貫穿導孔1110。該貫穿導孔，係露出於soC1101之 兩面，分別連接於s o C 1 1 0 1內部之電源網孔（P 0 W e r m e s h )及接地網孔（ground mesh)。 如上述說明，使具備三次元耦合端子的SoCllOl，具 備三次元耦合端子與貫穿導孔的記憶體A 1 1 02、記憶體 B1103，使用微凸塊1106及微凸塊1107〜1108進行電氣接 合，如此則，可以不使用間隔件而構成Sip。 特別是對 S 〇 C 1 1 0 1與記億體 B 1 1 〇 3挾持的記憶體 A 1 1 02，可以在不偏移記憶體A 1 1 02與記憶體B 1 1 03之情 況下加以積層。 因此，依據本發明第2實施形態之半導體裝置，使半 導體晶片之電源及接地端子，藉由貫穿導孔與凸塊連接於 封裝之電源及接地端子，使半導體晶片之和封裝外部通信 -19- 200919694 使用的端子，藉由凸塊連接於封裝之電源及接地端子，使 半導體晶片之和半導體晶片間通信使用的端子，藉由三次 元連接技術加以連接’如此則’可實現三次元耦合產生之 半導體晶片間之高速通信 '物理接線產生之半導體晶片和 封裝外部間之通信、及對半導體晶片之電力供給。 (第3實施形態） 於第1、第2實施形態，係直接進行SoC與記憶體A， 及SoC與記憶體B之間的三次元通信，感應耦合係數係 和線圈間距離之2次方呈反比例，因此晶片間距離較長的 SoC與記憶體B之間之耦合的三次元耦合，需要設置大的 線圈，設於晶片的線圏數目變少，傳送速度之提升上受到 限制。 因此，於本發明第3實施形態說明，使位於中間層的 晶片具備信號之中繼功能，可以較小線圏進行通信的方法 〇 第3實施形態之SiP之功能，係和第1實施形態相同。 圖14爲本發明第3實施形態之SiP210搭載的半導體積 體電路，由水平方向觀察之圖。 於 SiP2 1 0，SoC2 1 0 1，記憶體 A2 1 02，記憶體 B2 1 03 均爲面朝上被積層。 首先，說明SiP210之構成。 S i P 2 1 0，係具備：S 〇 C 2 1 0 1，記憶體 A 2 1 0 2，記憶體 B2103，封裝基板2104，外部端子2105，及接合導線2106 -20- 200919694 〜2 1 〇 8。 第1實施形態之記憶體Β3 03係被積層於記憶體Α302 之正上方，相對於此，第3實施形態之記憶體Β2 1 03對於 記憶體Α2102、記憶體Α21 02對於S〇C21 01，係分別朝右 方向以偏移狀態被積層。記憶體B2 103對於記憶體A2 102 之偏移量，以及記憶體A2 102對於S〇C2 101之偏移量爲相 等。以下，本第3實施形態中該偏移量以D表示。 S 〇 C 2 1 0 1，記憶體 A 2 1 0 2，記憶體B 2 1 0 3，係分別對 應於圖1之S 〇 C 1 0 1 ’記憶體A 1 0 2 ’記憶體B 1 0 3。 記憶體A2 102 ’係具備電源貫穿導孔21 09及接地貫穿 導孔2 1 1 0。該電源貫穿導孔2 1 09及接地貫穿導孔2 1 1 〇，係 露出於記憶體A2 102之兩面。 以下，本說明書中稱電源貫穿導孔2109之露出部分爲 記憶體A2 1 0 2之電源端子’稱接地貫穿導孔2 1 1 0之露出部 分爲記憶體A2 102之接地端子。 電源貫穿導孔2 1 09係於記憶體A2 1 02內部被彎曲，而 使記憶體A2 1 0 2上面之電源端子、與對該電源端子朝左方 向以偏移量D偏移的下面之電源端子被親合。同樣，接 地貫穿導孔2 1 1 〇係於記憶體A2 1 02內部被彎曲’而使記憶 體A2 102上面之接地端子、與對該接地端子朝左方向以偏 移量D偏移的下面之接地端子被耦合。 記憶體B2 103，係具備電源貫穿導孔21 1 1及接地貫穿 導孔2 1 1 2。該電源貫穿導孔2 1 1 1及接地貫穿導孔2 1 1 2，係 露出於記憶體B2 103之兩面。 -21 - 200919694 以下，本說明書中稱電源貫穿導孔2111之露出部分爲 記憶體B2 103之電源端子，稱接地貫穿導孔21 12之露出部 分爲記憶體B2 103之接地端子。 電源貫穿導孔2 1 1 1係於記億體B2 1 03內部被彎曲，而 使記憶體B2103上面之電源端子、與對該電源端子朝左方 向以偏移量D偏移的下面之電源端子被耦合。同樣，接 地貫穿導孔2 1 1 2係於記憶體B2 1 03內部被彎曲，而使記憶 體B2103上面之接地端子、與對該接地端子朝左方向以偏 移量D偏移的下面之接地端子被耦合。 封裝基板2 1 04爲內藏有配線的構件，該配線用於連接 SOC2101、記憶體A2102、記憶體B2103與後述之外部端 子 2 1 05。 外部端子2105爲一連接端子，用於連接SiP210與外 部裝置。 接合導線2106爲接合用之配線群，用於連接S〇C21 01 與封裝基板2 1 04。於圖1，接合導線2 1 06係對應於配線， 用於將SoClOl之VDD端子、VSS端子、10輸入端子、 10輸出端子，分別連接於外部VDD端子、外部VSS端子 、外部10輸入端子、外部I 〇輸出端子。 接合導線2 1 07爲接合用之配線群，用於連接記憶體 B2103之電源貫穿導孔2111與封裝基板2104。於圖1，接合 導線2107係對應於記憶體B103之 VDD端子與外部 VDD 端子間的配線。 接合導線2 1 0 8爲接合用之配線群，用於連接記憶體 -22- 200919694 B2103之接地貫穿導孔21 12與封裝基板2104。於圖1，接合 導線2108係對應於記億體B103之VSS端子與外部VSS端 子間的配線。 三次元耦合發送端子群2 1 1 3係爲三次元耦合發送端子 ’使用於SoC2 101對記憶體A21 02發送位址 '指令、寫入 資料。於圖1 ’相當於SoCHOl之位址端子、指令端子、 寫入資料A端子、寫入資料B端子。 三次元耦合接收端子群2114係爲三次元耦合接收端子 ’使用於S〇C2101接收記憶體A2102發送之讀出資料。但 是，本第3實施形態中，記憶體B21〇3輸出之讀出資料， 係被記憶體A2 1 02中繼，因此於圖1，三次元耦合接收端 子群2 1 1 4係相當於S 〇 C 2 1 0 1之讀出資料A端子及讀出資料 B端子。 圖15爲SiP2 10搭載的半導體積體電路之上面圖。
SiP210，係採用於封裝基板2104之上被積層S〇C2101 ，於SOC2101之上被積層記憶體A2102，於記億體A2102 之上被積層記憶體B21 03之構成。 圖16爲S〇C2101之上面圖。 於S〇C21 01之上面，被配置三次元耦合端子群21 13〜 2 1 1 4、與接合焊墊群2 3 0 1。於接合焊墊群2 3 0 1被連接接合 導線2 1 0 6。 圖17爲記憶體A2102之上面圖。 於記憶體 A2 1 02之端子面被配置三次元耦合端子群 2115〜2118、電源貫穿導孔2109與接地貫穿導孔21 10。 -23- 200919694 三次元耦合端子群2 1 1 7，係相對於三次元耦合端子群 2 1 1 5被配置於朝右方向偏移D的位置。 三次元耦合端子群2 1 1 8，係相對於三次元耦合端子群 2 11 6被配置於朝右方向偏移D的位置。 三次元耦合端子群2 1 1 5接收之信號，係由三次元耦合 端子群2117再度被發送出。 三次元耦合端子群2 1 1 8接收之信號，係由三次元耦合 端子群2116再度被發送出。 圖18爲記憶體B2103之上面圖。 於記憶體B2 1 03之端子面被配置三次元耦合端子群 2119〜2122、電源貫穿導孔2111與接地貫穿導孔2112。 三次元耦合端子群2 1 2 1，係相對於三次元耦合端子群 2119被配置於朝右方向偏移D的位置。 三次元耦合端子群2 1 22 ’係相對於三次元耦合端子群 2 1 2〇被配置於朝右方向偏移D的位置。 以下說明S 〇 C 2 1 0 1、記億體A 2 1 0 2、與記憶體B 2 1 0 3 之相對位置關係。 首先，說明S〇C2101與記憶體A2102之位置關係。 本發明第3實施形態中，記憶體A2 1 02，係相對於 SOC2101被配置於朝右方向偏移D的位置，可以設置接合 焊墊群2 3 0 1。 以下參照圖面說明S〇C2101與記憶體A2102間之三次 元耦合。 圖19爲S〇C2101之三次元耦合發送端子群2113及三次 -24- 200919694 元稱合接收端子群2 1 1 4之端子配列圖。 三次元耦合發送端子群21 13，係由 Clock、CS、RW 、A4〜AO、WD7〜WD0構成。三次元耦合接收端子群 2114，係由RD7〜RD0構成。 圖20爲記憶體A2102之三次元耦合接收端子群21 15、 2118及三次元耦合發送端子群2116、2U7之端子配列圖。 三次元耦合接收端子群21 15，係由 Clock、CS、RW 、A4〜AO、WD7〜WD0構成。彼等端子，係分別和三次 元耦合發送端子群2113之 Clock、CS、RW、A4〜A0、 WD7〜WD0端子成對而進行通信。 三次元耦合發送端子群21 16，係由RD 7〜RD0構成。 彼等端子，係分別和三次元耦合接收端子群21 14之RD 7〜 RD0端子成對而進行通信。 因此，記憶體A2102，係於S〇C2101之端子面側，在 三次元耦合接收端子群2 1 1 5和三次元耦合發送端子群2 1 1 3 重疊之位置被積層。 三次元耦合發送端子群21 17，係由Clock、CS、RW 、A4 〜AO、WD7 〜WD0構成。 三次元耦合接收端子群21 1 8，係由RD 7〜RD0構成。 以下參照圖面說明記憶體A2102與記憶體B2103間之 三次元親合。
圖21爲記憶體B2103之三次元耦合接收端子群21 19、 2122及三次元耦合發送端子群212〇、2121之端子配列圖。 三次元耦合接收端子群21 19，係由Clock、CS、RW -25- 200919694 、A4〜AO、WD7〜WD0構成。彼等端子，係分別和三次 元耦合發送端子群2117之 Clock、CS、RW、A4〜A0、 WD7〜WD0端子成對而進行通信。 三次元耦合發送端子群2120，係由 RD7〜RD0構成。 彼等端子，係分別和三次元耦合接收端子群2 1 1 8之RD 7〜 RD0端子成對而進行通信。 三次元耦合接收端子群2122及三次元耦合發送端子群 2 1 2 1 ’於本第3實施形態中未被使用。 因此，記憶體B2 103，係於記憶體A2 102之端子面側 ’以三次元耦合接收端子群2 1 1 9位於三次元耦合發送端子 群2117正上方之位置的方式被積層。 如上述說明，使 SiP210內部的 S〇C2101、記憶體 A2102、記憶體B2103，使用接合導線2106〜2108進行電 氣接合，如此則，可以不使用間隔件而構成SiP。 另外，於本第3實施形態中，偏移半導體積體電路加 以積層，使積體電路搭載之三次元耦合端子隔開和偏移量 D相同間隔被配置。如此則，三次元耦合之通信全部限定 於鄰接晶片間。 因此，三次元耦合之發送線圈及接收線圈可以縮小。 另外，於本第3實施形態中，爲使全部晶片偏移積層 ’可於SiP內部設置空間，用於在全部晶片配置接合焊墊 及接合導線。 又，記憶體A2 1 02與記憶體B2 1 03，可以使用同一設 計之晶片，可減少記憶體晶片設計費用。 -26- 200919694 另外’三次元連接被使用之端子或端子群’係依據發 送-接收-接收-發送或接收一發送-發送-接收之順序 配列’僅偏置導線接合必要之寬度範圍而加以積層，如此 則’可使被積層半導體晶片種類最小化，可抑制半導體晶 片開發所要成本於最小化。 (第4實施形態） 於本發明第4實施形態，說明將第1實施形態說明之 SiP1〇 ’依據接近封裝基板之順序、依據記憶體A、記億 體B ' S 〇 C之順序積層之例。 以下參照圖面說明本發明第4實施形態之SiP之物理 構造。本發明第4實施形態之SiP之物理構造，係和第1實 施形態相同。 圖22爲SiP3 0搭載的半導體積體電路，由水平方向觀 察之圖。 於 S i P 3 0，係以 S 〇 C 3 1 0 1、記憶體 A 3 1 0 2、記憶體 B3 1 03之任一均以面朝上之狀態被積層。 首先，說明S i P 3 0之構成。
SiP30之構成，係具備：S〇C3101，記憶體A3102，記 憶體B3103，封裝基板3104，外部端子3105，及接合導線 3106 〜3108。
SoC31〇l、記億體A3102、記憶體B3103分別對應於 圖1之SoClOl、記憶體A102、記憶體B103。 本發明第4實施形態之記憶體A3 1 〇2 ’係和第1實施形 態之記憶體A 3 0 2相同。 -27- 200919694 本發明第4實施形態之記憶體B3 1 03，係和第1實施形 態之記憶體B 3 0 3相同。 封裝基板3 1 04爲內藏配線的構件，該配線用於連接 S〇C3 101、記憶體A3 102、記億體B3103，與後述之外部 端子3105 。 外部端子3105爲一連接端子，用於連接SiP30與外部 裝置。 接合導線3106爲接合用之導線群，用於連接S〇C3101 與封裝基板3 1 04。於圖1，接合導線3 1 06係對應於配線， 該配線用於將S 〇 C 1 0 1之V D D端子、V S S端子、10輸入端 子、10輸出端子，分別連接於外部VDD端子、外部VSS 端子、外部10輸入端子、外部10輸出端子。 接合導線3107爲接合用之導線群，用於連接S〇C3101 之電源貫穿導孔3 1 09與封裝基板3 1 04。於圖1，接合導線 3 1〇7係對應於3〇(：101之¥00端子與外部乂00端子間的 配線。 接合導線3108爲接合用之導線群，用於連接SOC3101 之接地貫穿導孔3 1 1 2與封裝基板3 1 04。於圖1，接合導線 3 1〇8係對應於8〇(：101之¥35端子與外部乂38端子間的配 線。 三次元耦合發送端子群3 1 1 5及三次元耦合接收端子群 3 1 1 6〜3 1 1 7，係分別相當於第1實施形態之三次元耦合發 送端子群3 1 3及三次元耦合接收端子群3 1 4〜3 1 5。 圖23爲SiP30搭載的半導體積體電路之上面圖。 -28- 200919694 本發明第4實施形態之SiP 30，係採用於封裝基板 3104之上被積層記憶體A3102，於記憶體A3102之上被積 層記憶體B3103，於記憶體B3103之上被積層S〇C3101之 構成。 記憶體A3 102與記憶體B3 103爲同一形狀之記憶體， 記憶體B 3 1 0 3被搭載於記憶體A 3 1 0 2之正上方，因此記億 體A3102未呈現於圖23。 圖24爲SoC3 1 01之上面圖。 於S〇C3 101之上面，被配置三次元耦合發送端子群 3 1 1 5、三次元耦合接收端子群3 1 1 6〜3 1 1 7、電源貫穿導孔 3109與接地貫穿導孔31 12。 以下說明S 〇 C 3 1 0 1、記憶體A 3 1 0 2、與記億體B 3 1 0 3 之相對位置關係。 S o C 3 1 0 1與記憶體A 3 1 0 2之間，及S o C 3 1 0 1與記憶體 B 3 1 0 3之間的三次元耦合，係和第1實施形態相同。 如上述說明，使具備三次元耦合端子的S 0 C 3 1 0 1、記 憶體A 3 1 0 2、記憶體B 3 1 0 3 ’使用接合導線3 1 〇 6〜3 1 0 8進 行電氣接合，如此則，可以不使用間隔件而構成SiP ° 特別是，本發明第4實施形態之中’ SoC3 101位於最 上層，可於S〇C3101之端子面全面設置接合焊墊’可撓性 配線基板上之配線積層具有更多端子的S 0 C ° (第5實施形態） 於本發明第5實施形態說明，將第1實施形態說明之 -29- 200919694 S iP 1 0，依據接近封裝基板之順序、依據記憶體A、記憶 體B、S o C之順序積層之例。 以下參照圖面說明本發明第5實施形態之S iP之物理 構造。本發明第5實施形態之SiP之物理構造，係和第〗實 施形態相同。 以下參照圖面說明本發明之SiP40。 圖25爲SiP40搭載的半導體積體電路，由水平方向觀 察之圖。 於SiP40，係以S〇C4101面朝上、以記憶體A4102及 記憶體B4 103均爲面朝下之狀態被積層。 首先，說明SiP40之構成。
SiP40之構成，係具備·· S〇C4101，記憶體A4102，記 億體 B4103，封裝基板4104，外部端子4105，接合導線 41〇6，及微凸塊4 107〜4108。 S〇C4101、記憶體A4102、記憶體B4103分別對應於 圖1之SoClOl、記憶體A102、記憶體B103。
SoCWOl係包含電源貫穿導孔4n6與接地貫穿導孔 4117。電源貫穿導孔4116及接地貫穿導孔4117，分別於 SOC4101之下面設有開口。 本發明第5實施形態之記億體A4 1 02 ,係和第1實施形 態之記憶體A 3 0 2相同。 本發明第5實施形態之記憶體B 4 1 0 3，係和第1實施形 悲之|5憶體B 3 0 3相同。 封裝基板4 1 04爲內藏配線的構件，該配線用於連接 -30- 200919694 S〇C4101、記憶體A4102、記憶體B4103，與後述之外部 端子4 1 0 5。 外部端子4105爲一連接端子，用於連接SiP40與外部 裝置。 接合導線4 1 0 6爲接合用之導線群，用於連接S 〇 C 4 1 0 1 與封裝基板4104。於圖1，接合導線41 06係對應於配線’ 該配線用於將SoClOl之10輸入端子、10輸出端子，分 別連接於外部10輸入端子、外部I 〇輸出端子。 微凸塊4107爲連接用之微凸塊群，用於連接SOC4101 之電源貫穿導孔4116與封裝基板4104。於圖1，微凸塊 4107係對應於SoClOl之VDD端子與外部VDD端子間的 配線。 微凸塊4108爲連接用之微凸塊群，用於連接SoC41〇l 之接地貫穿導孔4117與封裝基板4104。於圖1’微凸塊 4 1 0 8係對應於S 〇 C 1 0 1之V S S端子與外部V S S端子間的配 線。 三次元耦合發送端子群4113及三次元耦合接收端子群 4 1 1 4〜4 1 1 5，係分別相當於第1實施形態之三次元耦合發 送端子群313及三次元耦合接收端子群314〜315。 圖26爲SiP40之上面圖。 本發明第5實施形態之 S i P 4 0 ’係採用於封裝基板 4104之上被積層記憶體八41〇2 ’於記憶體Α41〇2之上被積 層記憶體B4103’於記億體B4103之上被積層S〇C4101之 構成。 -31 - 200919694 記憶體A4102與記億體B4103爲同一形狀之記憶體， 記憶體B4103被搭載於記憶體A4102之正上方，因此記憶 體A4102未呈現於SiP40之上面圖。 於So C4 101之上面，被配置三次元耦合發送端子群 4 1 1 3、三次元耦合接收端子群4 1 1 4〜4 1 1 5與接合焊墊群 420 1 ° 以下說明S〇C4101、記憶體A4102、與記憶體B4103 之相對位置關係。 S〇C4101與記憶體 A4102之間，及 S〇C4101與記憶體 B 4 1 0 3之間的三次元耦合，係和第1實施形態相同。 S〇C4101，係在S〇C4101之電源貫穿導孔41 16接合於 記憶體B4103之電源貫穿導孔4110，S〇C4101之接地貫穿 導孔4 1 1 7接合於記憶體B 4 1 0 3之接地貫穿導孔4 1 1 2之位置 上被積層而成。 如上述說明’使具備三次元耦合端子及貫穿導孔的 5 〇 C 4 1 0 1、記憶體A 4 1 0 2、記憶體B 4 1 0 3，使用接合導線 4 1 0 6進行電氣接合，如此則’可以不使用間隔件而構成 SiP。 (第6實施形態） 圖2 7爲本發明第6實施形態之系統級封裝（以下稱爲
SiP )之功能性連接關係的方塊圖。
SiP50 包含：S〇CA501，S〇CB 5 02，S o C C 5 0 3， S o C D 5 0 4 ,具有和S i P 5 0間之通信功能。該通倍功能’係 -32- 200919694 由 S〇CA501 ，SoCB502，S〇CC503 ， S〇CD504 讀出各 S[J 搭 載之內藏記憶體儲存的程式予以執行而實現。又，S〇CA501 ，S〇CB502，S〇CC503，S〇CD504相互通信、連動而動作 〇 S〇CA501，S〇CB5 02 > SoCC 5 0 3，S〇CD504，係藉由 習知形成CMOS或雙極性電晶體等之半導體積體電路技術 而被形成於單晶矽等半導體基板的半導體積體電路，動作 時連接於電源與接地。 因此，S 〇 C A 5 01 ， S〇CB502，S o C C 5 0 3，S〇CD504分 別具備電源端子VDD與接地端子VSS。另外’爲使該電 源端子VDD與接地端子VSS分別連接於電源與接地’於 S i P 5 〇具備外部電源端子與外部接地端子。該外部電源端 子，係分別和 S〇CA501 ’ S〇CB502 ， S〇CC503 ’ S〇CD504 之各電源端子連接。該外部接地端子’係分別和s 0 c A 5 0 1 ，S〇CB502，S〇CC503，S〇CD504 之各接地端子連接。 又，S〇CA501 ， S〇CB502 ， S〇CC503 ， S〇CD504 ，爲 實現和SiP50外部間之通信，而分別具備I〇輸入端子與 10輸出端子。 爲實現 S〇CA501 ， S〇CB502 > S〇CC503 ， S〇CD504和 S i P 5 0外部間之通信功能，而分別連接如下· s 0 C A 5 0 1之 10輸入端子連接於SiP50之外部10輸入端子’ SOCA501 之10輸出端子連接於 SiP50之外部10輸出端子’ S〇CB502之1〇輸入端子連接於SiP50之外部1〇輸入端子 ，S〇CB502之10輸出端子連接於SiP50之外部1〇輸出端 -33- 200919694 子，S〇CC503之I〇輸入端子連接於SiP50之外部10輸入 端子，S〇CC503之1〇輸出端子連接於SiP50之外部1〇輸 出端子，S〇CD5 04之10輸入端子連接於SiP50之外部1〇 輸入端子，S〇CD5〇4之10輸出端子連接於SiP50之外部 10輸出端子。 另外，SoCA501 ， S〇CB502 ， S〇CC503 ’ S〇CD504 ’ 爲實現相互間之通信’而分別具有通信輸入1端子、通信 輸出1端子、通信輸入2端子、通信輸出2端子。 彼等通信輸入端子及通信輸出端子’分別由8個端子 (位元7〜位元〇 )構成。 爲實現 S〇CA501 ， S〇CB502 ， S〇CC503 ， S〇CD504之 相互通信，而分別連接如下：SoCA501之通信輸出端子2 連接於S〇CB502之通信輸入端子1，S〇CA501之通信輸入 端子2連接於S〇CB502之通信輸出端子1，S〇CB502之通信 輸出端子2連接於S〇CC503之通信輸入端子1’ S〇CB502之 通信輸入端子2連接於SoCC 5 03之通信輸出端子1 ’ S〇CC503之通信輸出端子2連接於S〇CD504之通信輸入端 子1，S〇CC 5 03之通信輸入端子2連接於S〇CD5〇4之通信輸 出端子1。 本發明第6實施形態’藉由三次元耦合實現S 1P 5 0內 之 S〇CA501 ， S〇CB502， SoCC503’ S〇CD504之間的通信 ，可實現傳送能力之提升及消費電力之削減。 圖28爲SiP50搭載的半導體積體電路’由水平方向觀 察之圖。 -34- 200919694 於本發明第6實施形態之SiP50，S〇CA5201，S〇CB5202 ，S〇CC5 203 > S〇CD5204以面朝上被積層。 說明SiP50之構成。
SiP50，係具備：SoCA520 1，S〇CB5202，S〇CC5203 ，SoCD 5204，封裝基板5205，外部端子5206，及接合導 線5207〜5210 。 S〇CA5201 ， S〇CB5202 ， S〇CC5203 ， S〇CD5204 ，係 分別對應於圖 27 之 S〇CA501，SoCB 502，S〇CC5 03， S〇CD504 。 封裝基板5205爲內藏有配線的構件，該配線用於 S〇CA5201 ， S〇CB5202 ， S〇CC5203 ， S〇CD5204與後述之 外部端子5 206。 外部端子5 206爲一連接端子，用於連接SiP50與外部 裝置。 接合導線5207爲接合用之配線群，用於連接SOCA520 1 與封裝基板5 20 5。於圖27，接合導線520 7係對應於配線， 該配線用於將S〇CA501之VDD端子、VSS端子、10輸入 端子、10輸出端子，分別連接於外部VDD端子、外部 VSS端子、外部1〇輸入A端子、外部10輸出A端子。 接合導線5208爲接合用之配線群，用於連接S〇CB5202 與封裝基板520 5。於圖27 ’接合導線52〇8係對應於配線’ 該配線用於將8〇€8 5 02之¥〇〇端子、¥53端子、1〇輸入 端子、10輸出端子，分別連接於外部VDD端子、外部 VSS端子、外部10輸入：B端子、外部1〇輸出B端子。 -35- 200919694 接合導線52〇9爲接合用之配線群，用於連接S〇CC5203 與封裝基板5205。於圖27，接合導線52〇9係對應於配線， 該配線用於將S〇CC503之VDD端子、VSS端子、10輸入 端子、10輸出端子，分別連接於外部VDD端子、外部 VSS端子、外部IO輸入C端子、外部1〇輸出c端子。 接合導線5210爲接合用之配線群，用於連接s〇CD5204 與封裝基板52〇5。於圖27，接合導線52 10係對應於配線， 該配線用於將S 〇 C D 5 0 4之V D D端子、V S S端子、I Ο輸入 端子、10輸出端子，分別連接於外部VDD端子、外部 VSS端子、外部10輸入D端子、外部IO輸出D端子。 三次元耦合發送端子群A52 11及三次元耦合接收端子 群 A5212係三次元耦合端子群，於圖27，分別相當於 SOCA501之通信輸出2端子及通信輸入2端子，使用於 S〇CA5201 與 S〇CB5202 間之通信。 三次元耦合接收端子群A5213及三次元耦合發送端子 群A5214係三次元耦合端子群，於圖27 ’分別相當於 SOCA501之通信輸入1端子及通信輸出1端子° 三次元耦合發送端子群B52 15及三次元稱合接收端子 群B 5 2 1 6係三次元耦合端子群，於圖2 7 ’分別相當於 SoCB 5 〇2之通信輸出2端子及通信輸入2端子，使用於 S〇CB 52 0 2 與 S〇CC 5 203 間之通信。 三次元耦合接收端子群B52 17及三次元親合發送端子 群B 5218係三次元耦合端子群，於圖27 ’分別相當於 SoCB 5〇2之通信輸入1端子及通信輸出1端子’使用於 -36- 200919694 S〇CB5202與 S〇CA5201 間之通信。 三次元耦合發送端子群C52 19及三次元耦合接收端子 群C5220係三次元耦合端子群，於圖27，分別相當於 SoCC 5 03之通信輸出2端子及通信輸入2端子，使用於 S〇CC5203 與 S〇CD5204 間之通信。 三次元耦合接收端子群C 522 1及三次元耦合發送端子 群C 5222係三次元耦合端子群，於圖27，分別相當於 S 〇 C C 5 0 3之通信輸入1端子及通信輸出1端子，使用於 S〇CC5203 與 S〇CB5202 間之通信。 三次元耦合發送端子群D5223及三次元耦合接收端子 群D 5 224係三次元耦合端子群，於圖27，分別相當於 So CD 5 (Μ之通信輸出2端子及通信輸入2端子。 三次元親合接收端子群D5225及三次元稱合發送端子 群 D5 226係三次元耦合端子群，於圖27，分別相當於 SOCD5 04之通信輸入1端子及通信輸出1端子。 圖29爲SiP50搭載的半導體積體電路之上面圖。 本發明第6實施形態之SiP 50，係採用於封裝基板 5205之上被積層 s〇CD5204，於 S〇CD5204之上被積層 S〇CC5203，於 S〇CC5203之上被積層 SOCB5202，於 S〇CB5202之上被積層S〇CA5201之構成。 圖30爲本發明第6實施形態之S〇CA5 20 1之上面圖。 於 S〇CA5201之上面，被配置三次元耦合端子群 A5211〜5214與接合焊墊群 A5401。於接合焊墊群 A5401 被連接接合導線5 2 0 7。 -37- 200919694 S〇CB5202 ， S〇CC5203 ， S〇CD5204 ，係和 SoCA5201 爲同一構成之SoC。除連接之接合導線與三次元耦合端子 群被附加之編號以外，均和S〇CA5 20 1爲同一。 於本發明第6實施形態，稱圖28之左右方向爲X方向 ，相對於封裝基板5205平行、且和圖28之左右方向垂直的 方向爲Y方向。 於X方向稱右向爲正向，於Y方向稱前方爲正向。 以下參照圖面說明S〇CA5201與S〇CB5202間之三次元 稱合。 以下總稱三次元耦合發送端子與三次元耦合接收端子 爲二次兀親合端子。 圖31爲S〇CA5201之三次元稱合端子群A5211〜5214 之端子配列圖。圖32爲S〇CB5202之三次元耦合端子群 B 5 2 1 5〜5 2 1 8之端子配列圖。 三次元耦合發送端子群A5211，係由T2之位元7〜位 元〇構成。 三次元耦合接收端子群A5212，係由R2之位元7〜位 元〇構成。 三次元耦合接收端子群A5213，係由R1之位元7〜位 元〇構成。 三次元耦合發送端子群A5214，係由T1之位元7〜位 元〇構成。
三次元稱合接收端子群A 5 2 1 3，係相對於三次兀稱合 發送端子群A5211，於X方向偏移X、於Y方向偏移Y -38- 200919694 之位置被配置。 三次元耦合發送端子群A 5 2 1 4，係相對於三次元耦合 接收端子群A5212，於X方向偏移X、於Y方向偏移Y 之位置被配置。 三次元耦合發送端子群B 5 2 1 5，係由T2之位元7〜位 元〇構成。 二次兀親合接收ΐί而子群B5216，係由R2之位兀7〜位 元〇構成。 三次元耦合接收端子群Β 5 2 1 7，係由R 1之位元7〜位 元〇構成。 三次元耦合發送端子群Β5218，係由Τ1之位元7〜位 元〇構成。 三次元耦合接收端子群Β 5 2 1 7，係相對於三次元耦合 發送端子群Β5215，於X方向偏移X、於Υ方向偏移Υ 之位置被配置。 三次元耦合發送端子群Β52 1 8，係相對於三次元耦合 接收端子群Β5216’於X方向偏移X、於Υ方向偏移Υ 之位置被配置。 S〇CA520 1，相對於S〇CB 5202，於X方向偏移X、於 Υ方向偏移Υ之範圍內被積層在SoCB5202之上，如此則 ，S〇CA5201之T2之位元7〜位元〇 ’分別位於S〇CB5202之 R1之位元7〜位元〇之正上方。如此則’可實現自S〇CA520 1 至S〇CB5202之資訊發送。
同樣，S〇CA5201相對於S〇CB5202’於X方向偏移X -39- 200919694 '於Y方向偏移Y之範圍內被積層’如此則’ S〇CA5201 之R2之位元7〜位兀〇’分別位於S〇CB5202之T1之位兀7〜 位元0之正上方。如此則’可實現自8〇(：85202至SoCA520 1 之資訊發送° 以下參照圖面說明S〇CB5202與S〇CC5 203間之三次元 稱合。 圖33爲S〇CC5203之三次元稱合端子群C5219〜5222 之端子配列圖。 三次元耦合發送端子群C5219，係由T2之位元7〜位 元〇構成。 三次元耦合接收端子群C5220，係由R2之位元7〜位 元〇構成。 三次元耦合接收端子群C522 1，係由R1之位元7〜位 元〇構成。 三次元耦合發送端子群C5222，係由T1之位元7〜位 元〇構成。 三次元耦合接收端子群C5 22 1，係相對於三次元耦合 發送端子群C5219，於X方向偏移X、於Y方向偏移γ 之位置被配置。 三次元耦合發送端子群C 5 2 2 2，係相對於三次元耦合 接收端子群C 5 220 ’於X方向偏移X、於γ方向偏移γ 之位置被配置。
S〇CB5202相對於S〇CC5203，於X方向偏移X、於Y 方向偏移Y之範圍內被積層在S〇CC5203之上，如此則， -40- 200919694
SoCB5202之T2之位元7〜位元〇，分別位於S〇CC5203之 R1之位元7〜位元0之正上方。如此則’可實現自SoCB 5202 至S〇CC5203之資訊發送。 同樣，S〇CB5202相對於S〇CC5203，於X方向偏移X 、於Y方向偏移γ之範圍內被積層’如此則’ SoCB5202 之R2之位元7〜位元0，分別位於S〇CC5203之T1之位兀7 〜位元〇之正上方。如此則，可實現自S〇CC52〇3至 S〇CB5202之資訊發送。 以下參照圖面說明S〇CC5203與S〇CD5204間之三次元 稱合。 圖34爲S〇CD5204之三次元耦合端子群D5223〜5226 之端子配列圖。 三次元耦合發送端子群D5223，係由T2之位元7〜位 元0構成。 三次元耦合接收端子群D5224，係由R2之位元7〜位 元〇構成。 三次元耦合接收端子群D 5 2 2 5，係由R 1之位元7〜位 元〇構成。 三次元耦合發送端子群D5226，係由T1之位元7〜位 元〇構成。 三次元親合接收端子群D 5 2 2 5，係相對於三次元親合 發送端子群D5223，於X方向偏移X、於Y方向偏移γ 之位置被配置。 三次元耦合發送端子群D5226，係相對於三次元耦合 -41 - 200919694 接收端子群D5 224，於X方向偏移χ、於Y方向偏移Υ 之位置被配置。 3〇(^5203相對於8〇€05204，於\方向偏移\、於丫 方向偏移Υ之範圍內被積層在S〇CD5204之上，如此則， S〇CC5203之 Τ2之位元7〜位元〇，分別位於S〇CD5 2 04之 R1之位元7〜位元0之正上方。如此則，可實現自 S〇CC 5203至S〇CD5204之資訊發送。 同樣，S〇CC5203相對於S〇CD5204，於X方向偏移X 、於Υ方向偏移Υ之範圍內被積層，如此則，S〇CC5203 之R2之位元7〜位元0，分別位於S〇CD52〇4之Τ1之位元7〜 位元〇之正上方。如此則，可實現自S〇CD5204至S〇CC5203 之資訊發送。 依據本發明第6實施形態，調整三次元耦合接收端子 ，與和該端子成對的三次元耦合接收端子積層時之偏移， 使其分離加以配置，如此則，可將同一設計之晶片以多段 方式加以積層。如此則，可減少晶片種類，可減少晶片開 發成本。 特別是積層時之偏移，設爲X、Υ之2方向偏移，如 此則，即使被積層於最上層以外之晶片，亦可於晶片之2 邊配置接合焊墊。 又，本發明第6實施形態中說明具有同一功能、構成 之積體電路之積層例，但只要是三次元耦合接收端子，與 和該端子成對的三次元耦合發送端子之偏移，能配合積層 時半導體積體電路間之偏移加以調整，則積層之晶片之形 -42 - 200919694 狀可爲任意。 因此，只要將三次元耦合接收端子，與和該端子成對 的三次元耦合發送端子之偏移加以規格化，則可以使用三 次元耦合來積層多種類之半導體積體電路。 以上依據實施形態具體說明本發明，但是本發明並不 限定於上述實施形態，在不脫離其要旨之情況下可做各種 變更實施。 (發明效果） 本發明之代表性效果簡單說明如下。 (1)可以實現三次元耦合之半導體積體電路（半導 體晶片）間之高速通信、物理接線之半導體積體電路與封 裝外部間之通信、及對半導體積體電路之電力供給。 (2 )半導體晶片開發所要成本可以最小化。 【圖式簡單說明】 圖1爲本發明第1〜第5實施形態之S iP之功能性連接 關係的邏輯方塊圖。 圖2爲藉由前提技術積層SoC、記憶體A、記憶體B 時之S i P之內部圖。 圖3爲本發明第1實施形態之SiP搭載的半導體積體電 路，由水平方向觀察之圖。 圖4爲本發明第1實施形態之SiP搭載的半導體積體電 路之上面圖。 -43- 200919694 圖5爲本發明第1實施形態之S 〇 C之上面圖。 圖6爲本發明第1實施形態之記憶體A之上面圖。 圖7爲本發明第1實施形態之記億體B之上面圖。 圖8爲本發明第1實施形態之S 〇 C之三次元耦合端子 之端子配列圖。 圖9爲本發明第1實施形態之記憶體 A之三次元耦合 端子之端子配列圖。 圖1 〇爲本發明第1實施形態之記憶體B之三次元耦合 端子之端子配列圖。 圖1 1爲本發明第2實施形態之SiP搭載的半導體積體 電路，由水平方向觀察之圖。 圖12爲本發明第2實施形態之SiP搭載的半導體積體 電路之上面圖。 圖1 3爲本發明第2實施形態之S 0 C之上面圖。 圖14爲本發明第3實施形態之SiP搭載的半導體積體 電路，由水平方向觀察之圖。 圖15爲本發明第3實施形態之SiP搭載的半導體積體 電路之上面圖。 圖1 6爲本發明第3實施形態之S 〇 C之上面圖。 圖1 7爲本發明第3實施形態之記憶體A之上面圖。 圖1 8爲本發明第3實施形態之記憶體B之上面圖。 圖1 9爲本發明第3實施形態之S 〇 C之三次元耦合端子 之端子配列圖。 圖20爲本發明第3實施形態之記憶體A之三次元耦合 -44- 200919694 端子之端子配列圖。 圖2 1爲本發明第3實施形態之記憶體b之三次元耦合 端子之端子配列圖。 圖22爲本發明第4實施形態之SiP搭載的半導體積體 電路’由水平方向觀察之圖。 圖23爲本發明第4實施形態之SiP搭載的半導體積體 電路之上面圖。 圖24爲本發明第4實施形態之SoC之上面圖。 圖25爲本發明第5實施形態之SiP搭載的半導體積體 電路’由水平方向觀察之圖。 圖26爲本發明第5實施形態之SiP之上面圖。 圖27爲本發明第6實施形態之SiP之功能性連接關係 的方塊圖。 圖28爲本發明第6實施形態之SiP搭載的半導體積體 電路’由水平方向觀察之圖。 圖29爲本發明第6實施形態之SiP搭載的半導體積體 電路之上面圖。 圖3 0爲本發明第6實施形態之SoCA之上面圖。 圖3 1爲本發明第6實施形態之SoCA之三次元耦合端 子群A之端子配列圖。 圖3 2爲本發明第6實施形態之S 〇 C B之三次元耦合端 子群B之端子配列圖。 圖33爲本發明第6實施形態之SoCC之三次元耦合端 子群C之端子配列圖。 -45- 200919694 圖3 4爲本發明第6實施形態之S 〇 C D之三次元耦合端 子群D之端子配列圖。 【主要元件符號說明】
10、 20、 30、 40、 50、 210： SiP
101 、 201 、 301 、 1101 、 2101 、 3101 、 4101 ： SoC
102、 202、302、1102、 2102、3102、4102 ：記憶體 A 103、 203 、 303 、 1103、 2103、 3103、 4 103：言己 11 體 B 2〇4 :間隔件 205、 304、 1104、 1304、 2104、 3104、 4104、 5205 ：封裝 基板 206、 306〜308、 2106〜2108、 3106〜3108、 4106、 5207 〜5 2 1 〇 :接合導線 207、 305、 1105' 2105、 3105、 4105、 5206 ：外部端子 3〇9 ' 311、 1109、 2109、 2111、 3109、 4109、 4110、 4116 :電源貫穿導孔 310、 312、 1110、 2110、 2112、 3112、 4111、 4112、 4117 :接地貫穿導孔 313、 317、 319、 1115、 2113、 2116、 2117、 2120、 2121 、3115、40 17、4113、4119:三次元耦合發送端子群 314' 315、 316、 318、 1116、 1117、 2114、 2115、 2118' 2119、 2122、 3116、 3117、 4016、 4114、 4115、 4118：三 次元耦合接收端子群
501 ' 52 0 1 ： SoCA -46- 200919694 5 02、 5 03、 5 04、 1106 2 3 0 1 52 11 52 12 52 15 52 16 52 19 5 220 5 223 5 224 5 40 1
5202 ： SoCB 5203 ： SoCC 5204 : SoCD -1108 ' 4 1 07 、 、4201 、 50 10 : 、5214 ： 二 次 元 、5213 : 二 次 元 、5218: 二 次 元 、5217： 二 次 元 、5222 : 二 次 元 、5221 ： 二 次 元 、5226 : 二 次 元 、5225 : 二 次 元 :接合焊 墊 群 41 08 :微凸塊
接合焊墊群 耦合發送端子群A 耦合接收端子群A 耦合發送端子群B 耦合接收端子群B 耦合發送端子群C 耦合接收端子群C 耦合發送端子群D 耦合接收端子群D -47-

Claims (1)

  1. 200919694 十、申請專利範圍 1.一種半導體裝置，其特徵爲： 具有： 第1半導體積體電路，具備第1之三次元耦合電路； 第2半導體積體電路，具備第2之三次元耦合電路，其 被介電耦合於上述第1之三次元耦合電路，及第1貫穿電極 :及 第3半導體積體電路，具備第3之三次元耦合電路，其 被介電耦合於上述第1之三次元耦合電路，及第2貫穿電極 ，其被連接於上述第1貫穿電極； 上述第1、第2及第3半導體積體電路係被積層。 2 .如申請專利範圍第1項之半導體裝置，其中 上述第1貫穿電極，係上述第2半導體積體電路之電源 及接地端子。 3 ·如申請專利範圍第1項之半導體裝置，其中 上述第2半導體積體電路，係介由上述第3半導體積體 電路被導線接合，而被連接於外部之電源及接地端子。 4 .如申請專利範圍第1項之半導體裝置，其中 上述第1半導體積體電路，係由上述第1之三次元耦合 電路之傳送端子傳送位址及寫入資料， 上述第2半導體積體電路及上述第3半導體積體電路， 係接收由上述第1之三次元耦合電路之傳送端子被傳送的 上述位址及寫入資料。 5 .如申請專利範圍第1項之半導體裝置，其中 -48- 200919694 上述第2半導體積體電路，係由上述第2之三次元耦合 電路之傳送端子傳送讀出資料， 上述第3半導體積體電路，係由上述第3之三次元耦合 電路之傳送端子傳送讀出資料， 上述第1半導體積體電路，係於上述第1之三次元耦合 電路之接收端子接收，由上述第2之三次元耦合電路之傳 送端子被傳送的上述讀出資料，於上述第1之三次元耦合 電路之接收端子接收，由上述第3之三次元耦合電路之傳 送端子被傳送的上述讀出資料。 6 .如申請專利範圍第1項之半導體裝置，其中 上述第2半導體積體電路，係被積層於上述第1半導體 積體電路與上述第3半導體積體電路之間，具備：第1及第 2之三次元接收電路，及第1及第2之三次元傳送電路， 使由上述第1半導體積體電路介由上述第1之三次元接 收電路接收的資料，介由上述第2之三次元接收電路傳送 至上述第3半導體積體電路， 使由上述第3半導體積體電路介由第2之三次元接收電 路接收的資料，介由上述第1之三次元接收電路傳送至上 述第1半導體積體電路。 7 .如申請專利範圍第6項之半導體裝置，其中 上述第1及第2之三次元接收電路，及第1及第2之三次 元傳送電路，係於上述第2半導體積體電路， 依據上述第1之三次元接收電路、上述第1之三次元傳 送電路、上述第2之三次元傳送電路、上述第2之三次元接 -49 - 200919694 收電路之順序被配置。 8. 如申請專利範圍第6項之半導體裝置，其中 上述第1及第2之三次元接收電路，及第1及第2之三次 元傳送電路，係於上述第2半導體積體電路， 依據上述第1之三次元傳送電路、上述第1之三次元接 收電路、上述第2之三次元接收電路、上述第2之三次元傳 送電路之順序被配置。 9. 如申請專利範圍第7項之半導體裝置，其中 上述第2半導體積體電路與上述第3半導體積體電路， 爲同一功能及形狀， 上述第3半導體積體電路，相對於上述第2半導體積體 電路，係在和上述第1之三次元傳送電路與上述第2之三次 元接收電路之間的距離相等距離內被偏置積層。 10. —種半導體裝置，其特徵爲： 具有： 第1半導體積體電路，具備第1之三次元耦合電路，及 第1貫穿電極； 第2半導體積體電路，具備第2之三次元耦合電路，其 被介電耦合於上述第1之三次元耦合電路，及第2貫穿電極 ，其被連接於上述第1貫穿電極；及 第3半導體積體電路，具備第3之三次元耦合電路，其 被介電耦合於上述第1之三次元耦合電路，及第3貫穿電極 ，其被連接於上述第2貫穿電極； 上述第1、第2及第3半導體積體電路係被積層。 -50 - 200919694 I 1 .如申請專利範圍第1 0項之半導體裝置，其中 上述第1貫穿電極，係上述第1半導體積體電路之電源 及接地端子， 上述第2貫穿電極，係上述第2半導體積體電路之電源 及接地端子， 上述第2半導體積體電路，係介由上述第1半導體積體 電路被連接於外部之電源及接地端子， 上述第3半導體積體電路，係介由上述第2半導體積體 電路及第1半導體積體電路被連接於上述外部之電源及接 地端子。 12.如申請專利範圍第8項之半導體裝置，其中 上述第2半導體積體電路與上述第3半導體積體電路， 爲同一功能及形狀， 上述第3半導體積體電路，相對於上述第2半導體積 體電路，係在和上述第1之三次元傳送電路與上述第2之 三次元接收電路之間的距離相等距離內被偏置積層。 -51 -
TW097124217A 2007-07-17 2008-06-27 Semiconductor device TWI411089B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007185425A JP5149554B2 (ja) 2007-07-17 2007-07-17 半導体装置

Publications (2)

Publication Number Publication Date
TW200919694A true TW200919694A (en) 2009-05-01
TWI411089B TWI411089B (zh) 2013-10-01

Family

ID=40264717

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097124217A TWI411089B (zh) 2007-07-17 2008-06-27 Semiconductor device

Country Status (5)

Country Link
US (1) US7994623B2 (zh)
JP (1) JP5149554B2 (zh)
KR (1) KR101009502B1 (zh)
CN (1) CN101350345B (zh)
TW (1) TWI411089B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415777B2 (en) * 2008-02-29 2013-04-09 Broadcom Corporation Integrated circuit with millimeter wave and inductive coupling and methods for use therewith
JP5671200B2 (ja) * 2008-06-03 2015-02-18 学校法人慶應義塾 電子回路
JP5070228B2 (ja) * 2009-01-21 2012-11-07 株式会社日立製作所 半導体装置
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP2011082450A (ja) 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
JP5635759B2 (ja) * 2009-10-15 2014-12-03 学校法人慶應義塾 積層半導体集積回路装置
US7927919B1 (en) * 2009-12-03 2011-04-19 Powertech Technology Inc. Semiconductor packaging method to save interposer
US8391999B2 (en) * 2010-06-09 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Auto device skew manufacturing
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構
KR101766725B1 (ko) 2010-10-06 2017-08-09 삼성전자 주식회사 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
US8466559B2 (en) 2010-12-17 2013-06-18 Intel Corporation Forming die backside coating structures with coreless packages
KR20120068216A (ko) 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 반도체 집적회로
JP5643665B2 (ja) * 2011-01-24 2014-12-17 学校法人慶應義塾 積層型半導体集積回路装置
US9018730B2 (en) * 2011-04-05 2015-04-28 Stmicroelectronics S.R.L. Microstructure device comprising a face to face electromagnetic near field coupling between stacked device portions and method of forming the device
US20150159769A1 (en) * 2011-07-06 2015-06-11 National Tsing Hua University Operating Method of Slit Valve for Semiconductor Wafer Processing Chamber
CN102520340B (zh) * 2012-01-06 2016-08-03 日月光半导体制造股份有限公司 具有测试结构的半导体封装元件及其测试方法
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
KR102104060B1 (ko) 2013-04-29 2020-04-23 삼성전자 주식회사 Pop 구조의 반도체 패키지
JP2015069658A (ja) * 2013-09-26 2015-04-13 富士通株式会社 メモリ
US10026714B2 (en) * 2014-02-14 2018-07-17 Nxp Usa, Inc. Integrated circuit device
KR102219296B1 (ko) 2014-08-14 2021-02-23 삼성전자 주식회사 반도체 패키지
US9455157B1 (en) * 2015-09-04 2016-09-27 Anokiwave, Inc. Method and apparatus for mitigating parasitic coupling in a packaged integrated circuit
WO2017126014A1 (ja) * 2016-01-18 2017-07-27 ウルトラメモリ株式会社 積層型半導体装置及びその製造方法
WO2017126018A1 (ja) * 2016-01-18 2017-07-27 ウルトラメモリ株式会社 半導体装置
CN108604586B (zh) * 2016-02-10 2021-10-26 超极存储器股份有限公司 半导体装置
WO2017141390A1 (ja) * 2016-02-18 2017-08-24 ウルトラメモリ株式会社 積層型半導体装置及びデータ通信方法
US10318726B2 (en) * 2016-04-18 2019-06-11 Qualcomm Incorporated Systems and methods to provide security to one time program data
US11295053B2 (en) * 2019-09-12 2022-04-05 Arm Limited Dielet design techniques

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728113B1 (en) 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
US5701037A (en) * 1994-11-15 1997-12-23 Siemens Aktiengesellschaft Arrangement for inductive signal transmission between the chip layers of a vertically integrated circuit
JP3615672B2 (ja) * 1999-04-28 2005-02-02 新光電気工業株式会社 半導体装置とそれに用いる配線基板
JP2001014218A (ja) * 1999-06-30 2001-01-19 Hitachi Ltd メモリモジュールおよびメモリシステム
JP3356122B2 (ja) * 1999-07-08 2002-12-09 日本電気株式会社 システム半導体装置及びシステム半導体装置の製造方法
JP2002343933A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体記憶装置
JP2005044861A (ja) * 2003-07-23 2005-02-17 Seiko Epson Corp 半導体装置、半導体装置の使用方法、半導体装置の製造方法および電子機器
US6953994B2 (en) * 2003-10-02 2005-10-11 Interdigital Technology Corporation Wireless coupling of staked dies within system in package
JP4068616B2 (ja) * 2003-12-26 2008-03-26 エルピーダメモリ株式会社 半導体装置
JP4295124B2 (ja) * 2004-01-19 2009-07-15 株式会社エイアールテック 半導体装置
JP4131544B2 (ja) * 2004-02-13 2008-08-13 学校法人慶應義塾 電子回路
JP4124365B2 (ja) * 2004-08-24 2008-07-23 学校法人慶應義塾 電子回路
JP4299760B2 (ja) * 2004-10-21 2009-07-22 エルピーダメモリ株式会社 半導体装置のテスト方法
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7535105B2 (en) * 2005-08-02 2009-05-19 International Business Machines Corporation Inter-chip ESD protection structure for high speed and high frequency devices
JP4668001B2 (ja) * 2005-08-18 2011-04-13 リンテック株式会社 ダイシング・ダイボンド兼用シートおよびこれを用いた半導体装置の製造方法
JP5136056B2 (ja) * 2005-09-06 2013-02-06 日本電気株式会社 半導体装置
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP4495189B2 (ja) * 2007-04-27 2010-06-30 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20090021974A1 (en) 2009-01-22
JP5149554B2 (ja) 2013-02-20
KR101009502B1 (ko) 2011-01-18
KR20090008128A (ko) 2009-01-21
CN101350345B (zh) 2012-07-18
TWI411089B (zh) 2013-10-01
JP2009026792A (ja) 2009-02-05
CN101350345A (zh) 2009-01-21
US7994623B2 (en) 2011-08-09

Similar Documents

Publication Publication Date Title
TW200919694A (en) Semiconductor device
US11693801B2 (en) Stacked semiconductor device assembly in computer system
US9423824B2 (en) Stub minimization for multi-die wirebond assemblies with parallel windows
KR101118711B1 (ko) 중앙 콘택을 구비한 적층형 마이크로전자 조립체
US8907383B2 (en) Stack packages having token ring loops
KR101977699B1 (ko) 멀티 칩 반도체 장치 및 그것의 테스트 방법
KR20120110451A (ko) 반도체 패키지
TW201128748A (en) Package structure
KR20130078458A (ko) Ｐｏｐ 구조의 반도체 패키지
TW202125758A (zh) 用於積體電路封裝之有機中介件
US9159664B2 (en) Semiconductor device
KR101717982B1 (ko) 커플링 도전 패턴을 포함하는 반도체 장치
US11437350B2 (en) Semiconductor device
US20030057540A1 (en) Combination-type 3D stacked IC package
US20080067657A1 (en) Integrated circuit devices with multi-dimensional pad structures
JP2004039689A (ja) 電子回路装置
JP6005438B2 (ja) 積層集積回路
KR20090118747A (ko) 관통 전극을 가지는 반도체 칩 패키지 및 인쇄회로기판
JP2012004432A (ja) 半導体装置
TW200905848A (en) Semiconductor package
KR20120068685A (ko) 중앙 콘택을 구비한 적층형 마이크로전자 조립체

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees