TW200917247A - Thickened sidewall dielectric for momory cell - Google Patents

Description

200917247 九、發明說明： 體裝置，且更特定言之，係 體單元的記憶體裝置。 【發明所屬之技術領域】 本發明之實施例係關於記憶 關於具有具有側壁介電之記憶 【先前技術】 夕禋1：腦記憶 Λ1 〜 匕變得風行之一種類 型之記憶體裝置為快閃記憶體。 , 體快閃記憶體裝置有利地為

^發性的且不需要電容器作為儲存袭置。因為: 憶體中需要較少組件，所以可形成較高的單元密度。 快閃記憶體單元通常包括電荷 ,,,^ y „ 收票結構（有時亦稱為（例

如）電荷保留結構、電荷儲存結 UJ , 或儲存區域）及一控制間 極。該控制閘極經組態以選擇 ,^ , 时免何注入電荷收隼έ士 構中及移除電荷收集結構中一 兮φ *隹仏此 徑制閘極一般鄰近於 =電：收集結構而定位但由一介電而與該電荷收八 離。虽將電壓施加至控制間極時 〃刀 〇 μ > 更何可穿随經過該介雪 料於該電荷收集結射。儲存於該電荷收集 電荷的狀態指示快閃記憶體單元之邏輯狀態。…之 二對=產具有大小較小以允許較高記憶體容量之記 :體…快閃記憶體之不斷需求。然而，= 體早兀之尺寸增加，蕲問eg社r、Π »己隐 言，不良之電荷收隹姓D A且舊問題加劇。舉例而 何收集特性可使快閃記憶體單 輯狀態。因而，需兀心不錯誤邏 白虹土 而要具有（例如）在指示所要邏輯壯4,夕 良好可純的快閃記憶體及形成彼等記憶 也上之 【發明内容】 去。 134062.doc 200917247 隨附圖式為示意性的， 不限制本發明之實施例。 不必按比例繪製 ’且意謂說明且

作、f文所提及’快閃記憶體單元藉由使用控制閘極而工 荷注人於記憶體單元中及移除記憶體單元中之電 熊。1子於裝置中之電何的狀態界定記憶體單元之邏輯狀 典㈣閃讀體單元具有保留電荷及移除該電 Γ需要）以允許該單元被寫人的能力，藉此允許準確 =儲存於料m訊。將瞭解，若即使在執行寫入 操作以移除該電荷後’記憶體單元仍保 誤地讀取記憶體單元之邏輯狀能。 j此錯 已發現不合需要之電荷保留可能在具有在活動區域側面 -之電荷收集結構的記憶體單元中存在問題。可(例如鳩 近：電荷收集結構而提供記憶體單元之活動區域，其中由 電2收集結構之變化的存在或*存在判定經過活動區域之 電荷載子之路徑。纟自活動區域之電荷可洩漏至電荷收集 結構中。λ電荷可難以移除。在不受理論限制之情況下， 控制閘極在活動區域上之位置及控制閘極距在活動區域側 面處之電荷收集結構的距離可使電荷難以自彼等電荷收集 結構移除。電荷收集結構可包㈣於儲存f荷的材料之單 一連續層或形成複數個離散電荷收集位點（諸如，奈米點） ，材料之不連續區域。在具有離散電荷收集位點的記憶體 單7L (其需要自每一離散電荷保留位點主動移除電荷）中， 關於不合需要電荷保留之問題可能加劇。因此，可能難以 自與控制閘極間隔開之電荷保留位點移除電荷。隨著呓憔 134062.doc 200917247 較小’活動區域與電荷收集結構之間的介電層

Ο 可能導致較大茂漏。此外，因為電荷收 集…構相應較小’所以將導致較大規模裝置中之可接為旦 之義缺陷可能為較新—代記憶體裝置所不可接受：里 本文所描述之實施例提供形成具有改良之電荷保留特性 之3己憶體早^置的系統及方法。在-或多個實施例中， 提供一具有-由相鄰溝槽之側壁所界定之活動區域的記憶 體單元，丨中溝槽為由側壁及—底部所界定之容積，該底 部由不同於佔據容積之材料的一或多種材料形成。將瞭 解’溝槽可為"空的"且不由任—固相材料所佔據。介電材 料經毯覆式沈積於記憶體單元上，且經姓刻以在活動區域 之側壁上形成間隔物。介電形成於活動區域上，且電荷收 集層形成於介電材料上及間隔物之側面處。在一些實施例 中’電何收集結構包括一可包括嵌入之離散電荷收集位點 (諸如’奈米點）的電荷收集層。有利土也’間隔物可在活動 區域之側壁處形成-比直接上覆於活動區域之介電材料厚 的介電結構。在本發明之-或多個實施例中，咸信間隔物 有利地防止電荷自活動區域洩漏至在活動區域之側面處的 電荷收集層中，藉此防止在活動區域之側面處的電荷收集 層之部分中之不合需要的電荷保留。 【實施方式】 現參看圖式，圖中相同數字貫穿全文指代相同部分。 圖1Α大體說明根據本發明之一些實施例的過程步驟之序 列。在圖1A之步驟1中，諸如藉由蝕刻至基板中或藉由以 134062.doc 200917247 界定溝槽之圖案在基板上形成材料而在基板中形成溝槽。 如本文所使用，"形成"一結構包括執行製造結構之步驟或 提供已經預先製造之結構。在步驟3中，介電材料形成於 溝槽中，使得介電僅部分地填充溝槽以允許基板之在溝槽 . <間的活動區域在介電材料上突出。在步驟5中，間隔物 形成於在填充材料上突出的活動區域之部分的側壁上。在 步驟7中’電荷收集層形成於活動區域上及間隔物之側面 ( 冑。在步驟9中，控制閘極形成於電荷收集層上。 圖1B至圖9示意性地展示根據本發明之一些實施例的過 程步驟之-詳細序列。在步驟1〇中，提供一基板1〇〇且一 氧化層110及一多晶矽層112形成於基板1〇〇上。 圖2說明在執行步驟1〇後的部分形成之記憶體單元之橫 截面圖。基板100可包括用於半導體處理的多種適當工件 中之或多者。在一些實施例中，基板〗00包括摻雜矽平 台，其中摻雜劑含量在基板1〇〇中變化，此可具有用於形 〇 A决閃s己憶體裝置之優點。如自下文描述將瞭解的，層 110、H2可用於保護基板⑽並可用於執行所說明過程中 之稍後步驟。雖然所說明過程將氧化層n〇用作犧牲層， 八他貫施例中，氧化層】丨〇可形成最終記 構之部分。 ，曰參，圖1Β及圖3，圖3說明在執行圖1Β之步驟2〇後的記 隐體早元之橫截面圖。在步驟2〇中，溝槽122經钱刻於基 程（諸0中。f驟2〇可根據用於钱刻基板中之溝槽的熟知過 王=如，藉由形成遮罩層且蝕刻穿過該遮罩層）來執行。 134062.doc 200917247 在遮罩層用於开> 成溝槽122之實施例中，多晶石夕層丨丨2可用 作用於移除遮罩層之蝕刻終止層。在一些實施例中，溝槽 122可具有一在約15〇〇 A與約25〇〇 A之間的深度，且在一 些其他實施例中，具有一在約18〇〇 A與約22〇〇人之間的深 . 度。在一些實施例中，溝槽122可具有一在約30〇 A與約 450 A之間的寬度（在其頂部），且在一些其他實施例中，該 寬度在約325 A與約425 A之間。溝槽122之側壁121界定在 基板1 〇 〇之溝槽間區域中的活動區域12 〇。 圖4說明在執行圖1B之步驟22後的記憶體單元之橫截面 圖。在步驟22中，溝槽122係以填充劑124來填充。填充劑 124可包含諸如氧化物之介電材料以形成淺溝槽隔離結 構，使得活動區域120與溝槽122中之電荷電絕緣。在所說 明之實施例中，填充劑124溢出溝槽122。在一些實施例 中，填充溝槽122之步驟24包括執行電漿增強氧化。 在步驟22後，在步驟24中，溝槽122經平坦化，且在步 V 驟26中，使溝槽122凹入。圖5說明在執行步驟24及26後的 記憶體單元之橫截面圖。可藉由使用諸如化學/機械研磨 (CMP)之已知處理來執行平坦化之步驟24。雖然用於平坦 化之已知處理（諸如CMP)導致大體平坦之表面，但是彼等 處理亦可產生微小凹入，尤其在兩種不同類型材料之間的 邊界處。因而，在將填充劑124平坦化至一大致與多晶矽 層112之頂面共平面的高度後，可使多晶矽層ιΐ2相對於填 充劑124凹入，或可使填充劑124相對於多晶矽層凹 入。雖然平坦化處理中之此等微小缺點可能在較老一代較 134062.doc -10- 200917247 大規模記憶體單元中僅具有可忽略不計之影響，但是隨著 裝置變得較小，此等缺點之影響被放大。舉例而言，若使 多晶石夕層Π 2相對於填充劑124凹入且此凹入並未在稍後步 驟中得到補救，則填充劑124將相對於最終結構中之活動 區域升咼。此可導致溝槽122"收縮”或減少在活動區域上 方的結構（諸如控制閘極及電荷收集層）之有效寬度。收縮 可發生，因為沈積至該凹入多晶矽上的容積中之材料可優 先地沈積於凹入之側壁上，因而阻塞容積。舉例而言，介 電材料之沈積可夾斷至凹入之通道，因而阻止控制閘極及 電荷收集層充分接近活動區域之上表面而形成以得到可靠 電效能。此結構將阻礙上部層與活動區域之連通，且因此 負面地影響記憶體單元之效能。 因此’可使填充劑124在溝槽122中凹入，（諸如）以便減 輕或消除此收縮效應。可藉由相對於記憶體單元之其他材 料（諸如，多晶矽層112及基板100)而選擇性蝕刻填充劑124 來執行凹入步驟26。在一些實施例中，可使溝槽丨22自活 動區域120之上表面凹入約20 A與約300 A之間，且在一些 實施例中凹入約50 A與約150 A之間。 在步驟26後，在步驟34中，間隔物材料13〇沈積於基板 100上。圖6說明在執行步驟30後的記憶體單元之橫截面 圖。在所說明之實施例中，間隔物材料13〇經毯覆式沈積 以在活動區域120之上表面及溝槽丨22以及溝槽i 22之側壁 121的上部部分（亦即，側壁121之已由凹入步驟％而變得 曝露的彼等部分）上提供一相對均勻之厚度。間隔物材料 134062.doc • 11 · 200917247 130可包括介電材料’諸如二氧化矽。間隔物材料13〇可藉 由結合氧化劑（諸如’氧化亞氮）而使用矽前驅體（諸如，石夕 烷或二氯矽烷）來形成。用於沈積間隔物材料丨3 0的步驟3 〇 可包含執行原子層沈積。在一些其他實施例中，間隔物材 ' 料130可藉由化學氣相沈積（CVD)來沈積。用於cvd之矽前 驅體可包括正矽酸四乙酯（TEOS)或矽烷。 繼續參看圖1，在步驟30後，在步驟32中執行間隔物蝕 ^ 刻。間隔物蝕刻可包括各向異性地（亦即，定向地）蝕刻間 隔物材料130。圖7說明在執行步驟32後的記憶體單元之橫 截面圖。各向異性蝕刻以一大於自垂直表面的速率自水平 表面移除間隔物材料130。因此，在各向異性蝕刻後，可 在活動區域及/或溝槽中之内部區域上減少或消除間隔物 材料。在圖6處所說明之實施例中，已自水平表面各向異 性地㈣間隔物材料13〇以在活動區域12〇之側壁ΐ2ι處形 成間隔物132。間隔物材料13G之層的厚度粗略對應於間隔 ❹ 物132之寬度。一旦完全形成裝置，間隔物132便可具有一 足以防止或減少電荷自活動區域12〇洩漏至電荷收集層中 的厚度。舉例而言，間隔物132可具有—約⑽人或更大的 寬度，且在一些實施例中具有約⑽A與約120 A之間的寬 繼續參看圖，在步驟32後，在步驟4〇中移除多晶石夕層 二且在步驟42令移除氧化層⑽。在移除此等犧牲層(其 驟早階段中充當基板100之钱刻終止及保護層）後，步 驟44展示形成介電材料】40,其為記憶體裝置之最終結構 134062.doc 200917247 且:適當介電材料14G可包括（但不限於）si〇2，其可在 :^氧化劑大氣（例如’ 〇2、h2〇2或原子氧大幻之爐中 ^ 在—些過程中，介電材料140亦可曝露於含氮源 土或電漿，使侍介電材料14〇之—部分經"氮化"以改 良可罪性或電荷茂漏效能。在—些實施例中，介電材料可 包括Si〇2/SiN之複合物。SiN亦可呈現為形成記憶體裝置 的堆疊中之離散層。®8說明在執行步驟4G、42及44後的 記憶體單元之賊面圖。如上文所提及，在-些過程中， 最終結構介電材料可用於在裝置形成期間替代犧牲層來保 護基板，因而避免對於步驟4〇、42及44的需要。介電材料 140可（例如）形成有一允許電荷穿隧直至活動區域I"的厚 度。舉例而言，介電材料140之厚度可自約55 A至約85 A， 更特定言之在約65 A與約75 A之間。 因為最終形成之介電材料140的厚度可小於氧化層11〇與 多晶矽層112之組合厚度，所以間隔物132可需要輕微凹 入’使得其不在介電材料140之頂面上突出。然而， 需採取分離步驟來使間隔物丨32凹入，因為在一些實施例 中’可在移除步驟40及42期間附帶地完成凹入。 間隔物132可具有一大體上大於介電材料ι4〇之厚度的厚 度’使得電子通過間隔物132比通過介電材料14〇更難。以 此方式，在完全升々成之裝置中’電子可穿随經過在活動區 域120之上表面處的介電材料140，但間隔物132防止電荷 漏出活動區域12 0之側壁121。在一些實施例中，間隔物 132之寬度大於介電材料140之厚度的約no%，且可在介電 134062.doc •13· 200917247 材料140之厚度的約11〇%與约2〇〇%之間，更特定言之在約 1 3 0%與約170°/。之間。 在一或多個實施例中，間隔物132具有—大體上大於介 電材料140之有效厚度的"有效厚度，，。有效厚度（有時稱為 有效氧化物厚度或Ε〇τ)考慮介電材料之實體厚度以及其電 、、緣丨貝 般藉由使用所述材料之介電常數相對於si〇2 來计算有效厚度。舉例而言，相對SE==3 9之以〇2，^以之 值為E 7。因此’厚度為50之㈣層具有一 e〇t=27.9。在 -貫施例中，間隔物132可具有一大於介電材料mo的介 常數因此，在此等貫施例中，間隔物13 2可具有一小 於介電材料140之厚度的厚度，且間隔物132仍可具有一大 於介電材料140之有效厚度的有效厚度。 繼續參看圖1B’在步驟44後，在步驟5G中形成電荷收集 結構150。電荷收集結構15()可由能夠儲存電荷的材料之層 形成或可包括-能夠儲存電荷之嵌入材料。在所說明之實 施例中’ f何收集結構15G包括可由電荷收集層之剩餘 物獨立形成的複數個截入奈米點，如此項技财所已知。 在一些實施例中，奈米點可由金屬或金屬氮化物（諸如， W或WN)形成。在其他實施例中，奈米點可由多 晶石夕之離散島狀物形成。形成有奈米點之電荷收集結構可 減少袈置對下伏介電材料i 4 〇或間隔物】3 2中之附帶缺陷的 敏感性。舉例而言’若電荷收集層由整體式浮動閘形成， 則介電材料中之允許電荷收集結構與活動區域連通的缺陷 可允許電何收集結構將其所有電荷吾失至活動區域。相比 134062.doc •14- 200917247 而言’當電荷收集結構150由複數個奈米點形成時，介電 材料140中之缺陷可允許緊鄰缺陷之奈米點丟失其電荷， 但電荷收集結構1 50甲之其他奈米點應仍保留其電荷。奈 米點可（例如）經由諸如化學氣相沈積之過程而由石夕或各種 金屬或金屬氮化物形成。 繼續參看圖1B，在步驟50後，在步驟60中形成介電材料 160且在步驟70中形成控制閘極17〇。在一些實施例中，控 制閘極170可由Si、WSix、TaSix或NiSix形成。圖9說明在 執行步驟60及70後的記憶體單元之橫截面圖。根據快閃記 憶體裝置之已知系統，控制閘極170及介電材料16〇經組 態，使得控制閘極170可經由介電材料160選擇性地將電荷 儲存於電荷收集結構150中及移除電荷收集結構15〇中之^ 荷。 根據上文所描述之實施例，提供一種方法。此方法可勹 括（例如）在半導體材料上毯覆式沈積介電材料之層，其中 半導體材料包含一活動區域。該方法可進一步包括蝕刻介 電材料之層^近活動區域之側壁形《一介f間隔物。該 方法可進一步包括在活動區域上所提供之介電材料上提= 電荷收集材料。 〃 在其他實施例中，提供-種方法。該方法可包括曝露半 導體材料之側壁。該方法可進一步包括在側壁上提供一門 隔物㈣1方法可進-步包括在半導體材料上所提供^ 介電材料上提供一電荷收集材料，其中在電荷收集材料與 半導體材料之上表面之間的介電材料之厚度小於側壁上之 134062.doc 15 200917247 間隔物材料的寬度。 在其他實施例中，提供一種記憶體梦 ^ 丨〜體裝置。一此記憶體裝 置包括半導體之活動區域。該裝置 』運—步包括一由介電 材料與活動區域分離的電荷收集材料

Afe 何了叶其甲介電材料經組 怨’使得電子可在記憶體裝置之择作 、 心探作期間穿隧經過活動區 域之上表面與電荷收集材料之間 J ;丨電材枓且大體上防止 電子在記憶體裝置之操作期間穿隨 ^ '"门牙隧經過在電荷收集材料與 活動區域之側壁之間的介電材料。 熟習此項技術者將瞭解’可在不脫離本發明之範嘴的情 況下對上文描述之方法及結構進行各種其他省略、添加及 修改。所有此等變化意欲屬 、如由附加申請專利範圍所界 定的本發明之範疇。 【圖式簡單說明】 圖1A為說明根據本發明之一 A夕個實施例的過程之一流 程圖。 圖1B為說明根據本發明 不十知β —或多個實施例的過程之另一 流程圖。 圖2說明根據本發明之— 或夕個實施例的部分形成之記 憶體單元之橫截面側視圖。 圖3說明根據本發明之— — 或夕個貫施例’在形成溝槽後 的圖2之部分形成之記情㈣_ ώ隐體早疋的橫截面側視圖。 圖4說明根據本發明之— 或多個貫施例’在填充溝槽後

的圖3之部分形成之記情辦DD 己隐體早元的橫截面側視圖。 圖5說明根據本發明之—+々 或夕個實施例，在填充劑之平 134062.doc 200917247 坦化及凹入後的圖4之部分形成 視圖。 <記憶體單 70的橫載面側 圖6說明根據本發明之一或多你也 夕個實施例’在沈積一間隔 物材料後的圖5之部分形成之記 _ ^ 己隱體早兀的橫戴面側視 圖。 圖7說明根據本發明之一或多個香—y ^ 個貫施例，在執行-間隔 物触刻後的圖6之部分形成之記怜 匕隐體早兀的橫載面側視 圖。

、圖8說明根據本發明之—或多個實施例，在移除犧牲層 並形成氧化物後的圖7之部分形成之記憶體單元的橫截面 側視圖。 圖9說明根據本發明之一或多個實施例’在形成一電荷 收集層、一介電及一控制閘極後的圖8之記憶體單元的L 截面側視圖。 $ 【主要元件符號說明】 100 基板 110 氧化層 112 多晶碎層 120 活動區域 121 側壁 122 溝槽 124 填充劑 130 間隔物材料 132 間隔物 134062.doc -17- 200917247 140 介電材料 150 電荷收集結構 160 介電材料 170 控制閘極 134062.doc -18-

Claims (1)

1. 200917247 十、申請專利範圍： 1. 一種方法，其包含： 在一半導體材料上毯覆式沈積介電材料之一層，其中 該半導體材料包含一活動區域； 蝕刻介電材料之該層以鄰近該活動區域之一側壁形成 一介電間隔物； 在一在該活動區域上所提供之介電材料上提供電荷收 集材料。

   2. 如請求項1之方法，其中形成該間隔物包含鄰近該側壁 &供一間隔物，使得該電荷收集材料與該側壁分離一大 於在該電荷收集材料與該活動區域之一上表面之間的該 介電材料之一厚度之約13〇%的尺寸。 3. 如請求項2之方法，其中該間隔物之一寬度係在該電荷 收集材料與該活動區域之一上表面之間的該介電材料之 該厚度的約130%與約170%之間。 4. 如哨求項！之方法’其中提供一電荷收集材料包含形成 複數個奈米點。 稷万法，其包含： 曝露一半導體材料之一側壁； 在S亥側壁上提供一間隔物材料；及 朴在-在該半導體材料上所提供之介電材料上提供一電 材料’其中在該電荷收集材料與該半導體材料之 間隔物材料之一寬度。 厚度小於該側壁上的該 134062.doc 200917247 6_ =項5之方法，其中該側壁上之該間隔物材料之該 寬度為約10〇 A或更大。 7. 如請求項5之方法，其進一步包含： 在該電荷收集材料上提供一介電材料；及 糾π Γ f何收集材料上所提供之該介電材料上提供—控 制閘極。 化 8. 如請求項5之方法，苴中趄也 ^ ^ ，、中如供一電何收集材料包含形成 複數個奈米點。 ❿风 I :二：項5之方法’其中曝露該側壁包含在該半導體材 p供—溝槽’且進-步包含，在沈積該間隔物材料 之利* 以—填充劑材料填充該溝槽；及 s冓槽中之5亥填充劑材料凹入以曝露該側之一 部部分。 I 0 ·如請求項9 $古、、表 ^ , ’其中使該填充劑材料凹人包含使該 填充劑材料自該半導體M 导體材枓之該上表面凹入約50 A與約 150 A之間。 II ·如凊求項5之方法，1 φ 八 八中棱七、忒間隔物材料包含沈積一 電材料。 1 2 ·如a月求項$夕古、、三 、 '，、中提供該間隔物材料包含使用正 =四4作為-前驅體來執行—化學氣相沈積。 •二Γ5之其中提供該間隔物材料包含使用碎 烷作為-前驅體來執行一化學氣相沈積。 14.如請求項$之方、土 , 、 / ，其中提供該間隔物材料包含原子層 134062.doc 200917247 沈積一介電材料。 15. ::未項5之方法’其進-步包含蝕刻該間隔物材料以 形成一間隔物。 16. 如請求項5之方法，其進一步包含： ^曝露該側壁之前在該半導體材料上形成—钱刻終止 材料； 在提供該蝕刻終止材料之前移除該介電材料；及 使該間隔物材料凹入一至少等於該蝕刻終止材料之— 厚度的距離。 1 7. —種記憶體裝置，其包含·· 一半導體之一活動區域；及 電何收集材料’其由介電材料與該活動區域分離， 中該"電材料經組態，使得電子可在該記憶體裝置 之操作期間穿I經過在該活動區域之—上表面與該電荷 收集材料之間的該介電材料且大體上防止電子在該記憶 體裝置之操作期間穿隨經過在該電荷收集材料與該活動 區域之一側壁之間的該介電材料。 18.如清求項17之梦罢 4+ , <褒置’其中該介電材料將該電荷收集材料 與該活動區域之該側壁分離介於該活動區域之該上表面 與°玄電何收集材料之間的該介電材料之-厚度的約110% 與約200%之間。 19·如睛求項18之矣番 我置’其中該介電材料將該電荷收集材料 與s亥活動區域之兮、 (該側壁分離介於該活動區域之該上表面 與該電荷收集材粗+„ 1 何抖之間的該介電材料之一厚度的約130% 134062.doc 200917247 與約170%之間。 20.如睛求項17之裂 何收集材料之間 大0 置，其中在該活動區域之該側壁與該電 的該介電材料之該厚度為約1〇〇 A或更 21.如请求項2〇之裝置 荷收集材料之間的 120 A之間。 ，其中在該活動區域之該側壁與該電 該介電材料之該厚度在約1〇〇 A與約 22.

   如凊求項17之裝置， 電荷收集材料之間的 85 A之間。 其中在該活動區域之該上表面與該 該介電材料之該厚度在約5 5 A與約 23.如清求項22之裝置 電荷收集材料之間 75 A之間。 ’其中在該活動區域之該上表面與該 的該介電材料之該厚度在約65 A與約 24.如請求項！7之裝置，其中該電荷收集材料包含複數個奈 米點。 25·女蜎求項1 7之裝置，其進一步包含經組態以控制該電荷 收集材料之—電荷的至少一控制閑極，該至少一控制閘 極配置於該電荷收集材料上。 26. 如明求項17之衷置，其進__步包含—覆蓋該活動區域之 該等側壁之一下部部分的填充劑。 27. 如請求項26之裝置’其中該填充劑之一上表面自該至少 /舌動區域之該上表面凹入約20 A與約300 A之間。 28·如請求項27之裝置，其中該填充劑之一上表面自該至少 一活動區域之該上表面凹入約5 〇 a與約15 〇 A之間。 134062.doc 200917247 29.如請求項26之裝置，其中該填充劑包含二氧化矽。 3 0.如請求項17之裝置，其中該等側壁具有一在約1800 A與 約2200 A之間的高度。 31.如請求項17之裝置，其中該活動區域具有一在約325 A 與約425 A之間的寬度。

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