TW200915414A - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same Download PDF

Info

Publication number
TW200915414A
TW200915414A TW097132823A TW97132823A TW200915414A TW 200915414 A TW200915414 A TW 200915414A TW 097132823 A TW097132823 A TW 097132823A TW 97132823 A TW97132823 A TW 97132823A TW 200915414 A TW200915414 A TW 200915414A
Authority
TW
Taiwan
Prior art keywords
pattern
forming
substrate
height
semiconductor device
Prior art date
Application number
TW097132823A
Other languages
English (en)
Inventor
Wan-Shick Kim
Original Assignee
Dongbu Hitek Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Hitek Co Ltd filed Critical Dongbu Hitek Co Ltd
Publication of TW200915414A publication Critical patent/TW200915414A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Description

200915414 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法。 【先前技術】 通常，半導體裝置可具有多層結構，其中可透過濺鍍或化學 氣相沈積形成多層結構中的每一層，而後可透過網板印刷法對各 ( 層進行型樣加工。但由於半導體裝置之基板的上和/或上方之型 樣的大小與密度不同會產生各種問題，為此已開發出了一種與主 型樣一同形成假鍍型樣之技術。 【發明内容】 - 本發明實施例係關於一種半導體裝置及其製造方法，這種半 V體衣置係具有複數個假鍍型樣，藉以有效地減少化學機械平化 製耘或蝕刻製程中因型樣依賴性而產生的工藝缺陷。 k 本發明之一方面在於提供一種半導體裝置，係至少包含有·· 裝置型樣，係形成於基板之上和/或上方；以及複數個假鑛型樣， 係形成於裝置型樣之—側，這些假鍍型義具有不_縱向截面 積。 本發明之另一方面在於提供一種半導體裝置之製造方法，係 至^包3有町步驟：於基板之上和/或上方形成裝置型樣，·於 此裝置型樣之—側形成複數個假鑛型樣，這些假鍍型樣係具有不 6 200915414 同的縱向截面積。 本發明之又一方面在於提供一種半導體裝置之製造方法，係 至少包含有以下步驟：於基板中形成潛溝槽隔離型樣；透過於基 板上執行第―働彳製程，藉以於此潛溝槽隔離型樣之—側的基板 中形成第-溝槽，這些第—溝槽係具有第透過對一些第 -溝槽執行再次侧製程，藉以於基板中職多個第二溝槽，這 (些第—溝槽係具有第二深度，而此第二深度大於第-深度；透過 填充第-溝槽，藉以形成第一假鑛型樣，此第一假鑛型樣係具有 第一厚度；以及透過填充第二溝槽，藉以形成第二假鍍型樣，此 第二假鍍雜具有第二厚度，同時此第二厚度獻於第一厚度。 【實施方式】 ，可以理解’當述及—個元件，如層、區域或基板位於其它元 /下日此元件可直接地位於其它元件上/下，或者 ( 可將此元件插入其它的元件中。 如「第1圖」所示，本發明實施例之半導體裝置可包含有農 置型樣觸與假鑛型樣。其中，裳置型樣励可形成於基板 50之上和/或上方，同時，具有不同的縱向截面積之複數細機 型樣200係形成於裳置型樣觸之—側。如「第丨圖」盘「第2 圖二所示，這些假鑛型樣·可具有相同的平面尺寸或具有不同 的平面尺f因此，在本發明實施例之半導體裝置中，雖然這些 假鑛型樣具有相同的平面尺寸，但從三維結構的角度來看，這些 7 200915414 假鑛型樣具有不同_向截面積。進*，可肖彳弱化學機械平化 &MP，ehemieal medlar^ polarizati〇n)製程或蝕刻製程中型樣依 賴性所起到的增大工藝缺陷之作用。 在本發明實施例中，作為主型樣之裝置型樣1〇〇可具有潛溝 mm(STI ^ shallow trench isolation)^^ 〇 種隔離法於基板5〇中形成潛溝槽隔離型樣。此假鑛型樣細係包 含：第-假鍍型樣2Η)，係形成於裝置型樣應之一侧，且此第 假鑛里樣21G之厚度係為第—厚度；以及第二假錄型樣加， 此第二假翻樣220之厚度敍於第—厚度。依據本發明實施 例，在形成假鑛型樣200之過程中，可於裝置型樣1〇〇之一側的 基板50 _成複數個第—溝槽T1，這些第—溝槽τι係具有第一 深度。而後，可於基板50 +形成多個第二溝槽T2，這些第二溝 槽T2係具有大於第一深度的第二深度。如上所述，可分卿成第 溝槽T1與第一溝槽T2。或者，可在於裝置型樣卿之一侧的 基板50中形成具有第—深度之第—溝槽们，並透蝴一政第一 溝槽τ丨進行再次_，可形献有第二深度之第二溝槽τ2。 上述刀別形成第-溝槽T1與第二溝槽τ2之過程以及上述透 過對某—帛賴T1進彳了再她刻細軸帛二溝槽τ2之過程 可用光敏膜並透過光刻與_完成，而下文將省略對這些過程的 詳盡描述。 而後，可對第一溝槽T1與第二溝槽T2進行填充’ 藉以形成 200915414 具有第-厚度的第-假鑛型樣no以及具有第二厚度的第二假鍵 型樣220。雖然所用的假鍍型樣2〇〇具有同一個平面尺寸，但為 了體現出使肢少兩種假鍍型樣之效果，從三維結構之觀點來 看，可使這些假鍍型樣200具有不同的縱向截面積。換言之，如 「第2圖」所示，在裝置型樣1〇〇係為潛溝槽隔離型樣之狀況中， 可按晶格形狀（latticeshape)交替地形成具有較潛的第一溝槽们 .與較深的第二溝槽T2 ’藉以形成假鍍型樣。因此，可對填入第一 溝槽T1與第二溝槽T2之間隔填充氧化物（gapfiii 〇xide)的表面 輪廓進行調節。進而’可形成完全規則且重複的第一假鍍型樣210 與第二假鑛型樣220。因此，可在化學機械平化製程中或溝槽餘 刻製程中消除型樣倚賴性。 與第2圖」所示之實施例中裝置型樣為潛溝槽隔離型樣之 狀況相反’在「第3圖」所示之實施例中，裝置型樣3〇〇可為複 合型樣，但這並不對本發明構成限制。例如，此裝置型樣3〇〇還 可為金屬型樣。其巾，可透過通用過程形成複合型樣或金屬型樣。 換言之，可透過沈鋪餅基板50上和/或上方形成複合層或金 屬層，進而透過型樣加工形成裝置型樣3〇〇，即複合型樣或金屬 型樣。此處，假鍍型樣200係包含有：第三假鍍型樣230，係形 成於此裝置型樣300的一側，相對於基板50之頂面而言此第三假 錢型樣230具有第三高度；以及第四假鑛型樣24〇，此第四假鍵 型樣240具有第四高度，而此第四高度係低於第三高度。 9 200915414 依據本發明之實施例，在假鍍型樣200之形成過程_，可於 裝置型樣300—側的基板50之上和/或上方形成具有第三高度的 第三假鍍型樣230。而後，可於此基板50上和/或上方形成具有 第四高度的第四假鍍型樣240’其中此第四高度係低於第三高度。 如上所述，可分別形成第三假鍍型樣23〇與第四假鍍型樣24〇。 或者，可在假鑛型樣200之形成過程中於此裝置型樣3〇〇之 -側的基板50之上和/或上方形成具有第三高度的第三假鑛型 樣230。而後，可透過對一些第三假鍍型樣23〇進行額再次蝕刻， 於基板50之上和/或上方形成具有第四高度的第四假鍍型樣 240 ’其中此第四高度低於第三高度。例如，可透過沈積製程於基 板50之上和/或上方為第二假鑛型樣〇與第四假鑛型樣形 成材料層’贿可使崎用光罩並透過_製程形成此第三假鑛 型樣230與第四假鑛型樣24〇。在本發明實施例巾，「第丄圖」與 「第3圖」中所示之假鑛型樣可具有相同的或不同的平面尺寸。 雖然，所用的假鍍型樣具有同—個平面尺寸，但為了體現出 使用至少兩種假鍍型樣之效果，從三維結構之觀點來看，可使這 些假鑛型樣具有不同的縱向截面積。如「第3圖」所示，在装置 型樣3⑻為金屬型縣複合麵之狀財，假麵樣中的— 些第二假鍍型樣23〇可具有較高的高度，而假錢型樣中的其 餘的第四織型樣240可具有較低的高度。因此，可對沈積於第 三假鑛型樣與第四假鑛型樣之頂面上和/或上方之金屬 200915414 間介電層(IMD ’ int_etal dieleetrie)的表面輪廓進行調節。進而， 可形成完全規則且重複的第三假㈣樣23()與第四假鑛型樣 24〇。因此，可於後續的金屬制介電層之化學機械平化製程中消 除型樣倚賴性。 在本發明實施狀半導體裝纽其製造方法巾，雜所用之 •假鑛型樣具有相同的平面尺寸，但以三維結構之觀點來看，可使 Γ這些假_樣具有獨的縱域_，進柯雜好地在化學機 械平化製程或_製程中減少因型樣依賴性而產生之工获缺^ a雖然本發明以前述之較佳實_賊如上，然其並非用以限 :本^，任何熟習鱗技藝者’在獨離本發明之精神和範圍 ，當可作些許之更動與潤飾，因此本侧之專梅護範圍須視 本况明書所社申請專利範_界定者鱗。 、 【圖式簡單說明】 實施例之半導體裝置及其 第1圖至第3圖為用於說明本發明 製造方法的示意圖。 【主要元件符號說明】 50 100 200 210 基板 裝置型樣 假鍍型樣 第一假鍍型樣 第二假鍍型樣 11 220 200915414 230 第三假鍍型樣 240 第四假鍍型樣 300 裝置型樣 ΤΙ 第一溝槽 Τ2 第二溝槽 12

Claims (1)

  1. 200915414 十、申請專利範圍： 1. 一種半導體裝置，係包含： 一裝置型樣，係形成於一基板附近 ;以及 複數個假鑛型樣，係位於該裝置型樣之一侧，並且該等假 鍍型樣係具有不同的縱向截面積。 2. 如申請專利範圍第丨項所狀半導縣置，其巾織置型樣係 包含有一潛溝槽隔離型樣，該潛溝槽隔離型樣係形成於該基板 中，並且轉假卿樣係包含··—第—假翻樣，係形成於該 裝置型樣之-側，且該第一假鑛型樣係具有一第一厚度；以及 -第-假麵樣，係具有—第二厚度，該第二厚度係大於該第 一厚度。 3. 如申清專利範圍第i項所述之半導體褒置，其中該裝置型樣係 包含有-複合型樣，該複合型樣餘職基板上，並且該等假 鑛型樣係包含有：一第一假鍍型樣，係形成於該裂置型樣之- 側’其t相對於該基板之頂面而言該第—假翻樣係具有一第 -高度；以及-第二假鑛型樣，係具有—第二高度，且該第二 高度係小於該第一高度。 4. 如申請專利範圍第丨項所述之半導體裝置，其中該裂置型樣係 包含有-金屬型樣’該金屬型樣係形成於該基板上，並且該等 假鐘型樣係包含··―第―假鍍雜，_成於該裝置型樣之一 側，其中相對於絲板之彻而言該第—假翻樣係具有一第 一高度’·以及—第二假鍍麵，係具有-第二高度，且該第二 13 200915414 高度係小於該第一高度。 5. 如申縣利範圍第1：f|所述之半導體H其巾該等假鑛型樣 係具有相同的平面尺寸。 6. 如申清專利範圍帛i項所述之半導體裝置，其中該等假鑛型樣 係具有不同的平面尺寸。 7. —種半導體裝置的製造方法，係包含： 於一基板附近形成一裝置型樣；以及 於遠裝置雜之-細彡紐數她鍍型樣，該等假鑛型樣 係具有不同的縱向截面積。 8. 如申凊專利範圍$ 7項所述之半導體裝置的製造方法，其中該 波置型樣係包含有-潛溝槽隔離型樣，該潛溝槽隔離型樣係形 成於該基板中’並且形成該等假鑛型樣之步驟係包含： 於該裝置型樣之-側形成多個第—溝槽，該等第一溝槽係 具有一第一深度； 形成多個第二溝槽，該等第二溝槽係具有一第二深度，且 該第二深度係大於該第一深度；以及 透過填充該等第-溝槽’形成—第—假翻樣，該第一假 锻型樣係具有一第—厚度，以及透過填充該等第二溝槽，形成 -第二假㈣樣，該第二假翻樣係具有__第二厚度，該第二 厚度係大於該第一厚度。 9.如申請專利範圍第8項所述之半導體裝置的製造方法，其中該 14 200915414 第一假鍍型樣與該第二假鍍型樣係交替地設置於一晶格形狀 中。 10.如申請專利範圍第7項所述之半導體裝置的製造方法，其中該 裝置型樣係包含有一潛溝槽隔離型樣，該潛溝槽隔離型樣係位 於该基板中，以及形成該等假鑛型樣之步驟係包含： 透過對該基板進行一第一蝕刻製程，藉以於該裝置型樣之 一側形成多個第一溝槽，該等第一溝槽係具有一第一深度； 透過對該等第一溝槽中的一些第一溝槽進行一再次蝕刻 製程，形成多個第二溝槽，該等第二溝槽係具有一第二深度， 且該第二深度係大於該第一深度；以及 透過填充該等第一溝槽形成一第一假鑛型樣，該第一假鑛 型樣係具有一第一厚度，並透過填充該等第二溝槽形成一第二 假鍍型樣，該第二假鍍型樣係具有一第二厚度’該第二厚度係 大於該第一厚度。 11 ·如申請專利範圍第10項所述之半導體裝置的製造方法，其中該 第一假鍍型樣與該第二假鍍型樣係交替地設置於—晶格形狀 中〇 12.如申請專利範圍第7項所述之半導體裝置的製造方法，其中該 裝置型樣係包含有一複合型樣，該複合型樣係形成於該基板 上，且該等假鍍型樣係包含有： 於該裝置型樣之一侧形成一第一假鍍型樣，相鮮於該基板 15 200915414 之頂面而言該第一假鍍型樣係具有一第一高度；以及 形成一第二假鍍型樣，該第二假鍍型樣係具有一第二高 度’ §亥弟一而度係小於該第一高度。 13. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該 第一假鑛型樣與該第二假鍍型樣係交替地設置於一晶格形狀 中。 14. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該 裝置型樣係包含有一複合型樣，該複合型樣係形成於該基板 上’且形成該等假鍍型樣之步驟，係包含： 於該裝置型樣之一側形成第一假鍍型樣，相對於該基板之 頂面而言該第一假鍍型樣係具有一第一高度；以及 透過於該等第一假鍍型樣中之一些假鍍型樣上執行一蝕 刻製程，藉以形成一第二假鑛型樣，該第二假鑛型樣係具有一 第二高度’且該第二高度係小於該第一高度。 15. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該 裝置型樣係包含有一金屬型樣，該金屬型樣係形成於該基板 上’並且形成該等假鍍型樣之步驟係包含有： 於該裝置型樣之一側形成一第一假鍍型樣，相對於該基板 之頂面而言該第一假鍍型樣係具有一第一高度；以及 形成一第二假鍍型樣，該第二假鍍型樣係具有一第二高 度，該第二高度係小於該第一高度。 16 200915414 16. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該 裝置型樣係包含有一金屬型樣，該金屬型樣係形成於該基板 上，並且形成該等假鍍型樣之步驟，係包含： 於該裝置型樣之一側形成第一假鍍型樣，相對於該基板之 頂面而言該第一假鍍型樣係具有一第一高度；以及 透過於該等第一假鍍型樣中之一些第一假鍍型樣上執行 -蝕刻製程，藉以形成—第二假鑛型樣，該第二假鍍型樣係具 有-第二高度’且該第二高度係小於該第一高度。 17. —種半導體裝置的製造方法，係包含： 於一基板中形成一潛溝槽隔離型樣； 透過於s亥基板上執行一帛一餘刻製程，於該潛溝槽隔離型 樣之-側的基板中形成多個第一溝槽，該等第一溝槽係具有一 第一深度； 透過於該等第-溝槽上執行一再次蚀刻製程，藉以於該基 板中形成多個第二溝槽，該等第二溝槽係具有一第二深度，且 該弟一深度係大於該第一深度； 透過填充該等第-溝槽，藉以形成—第―假鍍型樣，該第 /假鍍型樣係具有一第一厚度；以及 透過填充轉第二溝槽，藉則彡成—第二假麵樣，該第 二假鍍型樣係具有-第二厚度，且該第二厚度係大於該第一厚 度。 17 200915414 18. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中該 潛溝槽隔離型樣係包含有一複合型樣。 19. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中該 潛溝槽隔離型樣係包含有一金屬型樣。 20. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中該 第一假鍍型樣與該第二假鍍型樣係交替地設置於一晶格形狀 中〇 / 18
TW097132823A 2007-09-07 2008-08-27 Semiconductor device and method for manufacturing the same TW200915414A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070090831A KR100898220B1 (ko) 2007-09-07 2007-09-07 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
TW200915414A true TW200915414A (en) 2009-04-01

Family

ID=40340286

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097132823A TW200915414A (en) 2007-09-07 2008-08-27 Semiconductor device and method for manufacturing the same

Country Status (6)

Country Link
US (1) US7982283B2 (zh)
JP (1) JP2009065151A (zh)
KR (1) KR100898220B1 (zh)
CN (1) CN101383346A (zh)
DE (1) DE102008045024A1 (zh)
TW (1) TW200915414A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8730473B2 (en) * 2010-09-28 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple edge enabled patterning
CN102969269A (zh) * 2011-08-31 2013-03-13 上海华力微电子有限公司 半导体器件及其制作方法
US8697537B2 (en) * 2012-02-01 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning for a semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04283932A (ja) * 1991-03-13 1992-10-08 Fujitsu Ltd 半導体装置およびその製造方法
JP3006425B2 (ja) * 1994-09-09 2000-02-07 日本電気株式会社 半導体装置及びその製造方法
TW341721B (en) * 1996-03-14 1998-10-01 Matsushita Electric Ind Co Ltd Formation of flat pattern, flat pattern forming apparatus, and semiconductor integrated circuit device
JPH11330223A (ja) * 1998-05-15 1999-11-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2000349145A (ja) * 1999-04-02 2000-12-15 Oki Electric Ind Co Ltd 半導体装置
JP2002198419A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法、半導体装置の設計方法
DE60134753D1 (de) * 2001-11-26 2008-08-21 Imec Inter Uni Micro Electr Herstellungsverfahren für CMOS-Halbleiter-Bauelemente mit wählbaren Gatedicken
JP3536104B2 (ja) * 2002-04-26 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
JP2004153015A (ja) 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
US6913990B2 (en) * 2003-07-28 2005-07-05 Infineon Technologies Ag Method of forming isolation dummy fill structures
JP4497108B2 (ja) 2006-03-02 2010-07-07 住友電装株式会社 レバー式コネクタ

Also Published As

Publication number Publication date
DE102008045024A1 (de) 2009-03-12
CN101383346A (zh) 2009-03-11
KR100898220B1 (ko) 2009-05-18
US20090065892A1 (en) 2009-03-12
US7982283B2 (en) 2011-07-19
JP2009065151A (ja) 2009-03-26
KR20090025746A (ko) 2009-03-11

Similar Documents

Publication Publication Date Title
TWI418272B (zh) 處理核心基板之空腔的方法
US20080169533A1 (en) Die saw crack stopper
KR20060101520A (ko) 반도체 재료들에서 선택된 재료층들로 형성된 다층웨이퍼표면처리방법
KR20010060349A (ko) 반도체 장치 및 그 제조 방법
TWI456702B (zh) 具有埋入式字元線的ｄｒａｍ結構及其製造方法與ｉｃ結構及其製造方法
CN112509915B (zh) 半导体器件及其制作方法、芯片键合结构
CN108666207A (zh) 制作半导体元件的方法
TW200915414A (en) Semiconductor device and method for manufacturing the same
JP2008041984A (ja) 半導体装置およびその製造方法
US6969687B2 (en) Method of planarizing a semiconductor die
CN102623339A (zh) 改善双层栅mos结构的中间氧化层厚度均匀性的方法
US20070054471A1 (en) Alignment mark and method of forming the same
KR101038315B1 (ko) 반도체 소자 및 그의 제조방법
KR20070043244A (ko) 다층 세라믹 기판 제조 방법 및 이를 이용한 다층 세라믹기판
KR100609046B1 (ko) 오버레이 마크 제조 방법
US7951706B2 (en) Method of manufacturing metal interconnection
KR20020050762A (ko) 반도체장치의 소자격리방법
US20060211215A1 (en) Semiconductor device and method of manufacturing the same
TW495905B (en) Forming method of passivation layer with low coupling top terminal metal layer
KR100743760B1 (ko) 반도체 소자의 정렬키 형성방법
TW461031B (en) Method for producing isolation trench
CN115565935A (zh) 一种半导体器件的制作方法以及半导体器件
JP2012146725A (ja) 配線層の形成方法及び半導体装置の製造方法
JP2002158158A (ja) 半導体装置の製造方法
KR20030002373A (ko) 반도체 메모리소자 제조방법