TW200847436A - Double gate manufactured with LOCOS techniques - Google Patents
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Description
200847436 九、發明說明： 【發明所屬之技術領域】 本杂明主要涉及半導體功率ϋ件，更具體地，涉及一 種應用 LOCOS (Local Oxidation 〇f SiliC0n，矽的局部氧化 技術提供具有獅極結構的半導體^件峽改進羊 的製造工藝及器件結構。 ’、 【先前技術】
υ 目前，應用例如遮罩閘極溝道（SGT)結構的離散溝 道閘極減小DM0S (雙擴散金屬氧化物半導體）器件I的 桃漏電容的常規技術仍然面臨許多技術限制和困難。具體 地，溝道DMOS器件的結構中具有溝道閘極，其中在閑極 和漏極之間的大電容（Cgd)限制了器件的轉換速度。該電 容主要是由於溝道閘極的底部和漏極之間的電場 構（SGT)的經改進的離散溝道閘極結構，該結構中在^ 道，極的底部具有底部遮罩電縣料溝道難和漏極。 如第1騎示，SGT結構的設計理念是將溝道的底部遮罩 電極連接到祕，使溝道閘極與位於襯紅的漏極遮罩。 在溝道閘極的底部實施鮮電極，可以實現將栅漏電容減 少到初始cgd _約-半。顧SGT結構實麵dm〇s 器件的轉換速度和轉換效率也因此大大提高。相對於底部 遮罩節段處於浮動電位的結構，連接到源極電位時的底部 遮罩電極提供紐的鮮效果。柵漏電容Cgd的減小通過 實施底部多晶石夕遮罩結構而實現。因為底部氧化的厚度比 5 200847436 /口溝道側壁的栅氧化的厚度大，因此與溝道底部的擊穿問 題被消除。對於特定的外延層厚度來說，淨效應是_大優 點，因此SGT結構可以提供更高得多的漏源擊穿電壓 (BVdss)。一旦BV(jss不再成為設計中必須考慮的限制性 問題’為了改進ϋ件的整雜能，設計者财提高摻雜水 準或者減少外延層厚度，或者輯既締雜水準也減少 外延層厚度的器件的靈活性。 但是’如帛1圖所示，在製造工藝中，實行第一柵氧 化的濕刻鋪步驟通常會引起栅氧化薄弱關題。該氧化 物刻靖常會延制先期已迦積到溝道底部的第-多晶 石夕的頂表面以下，由此導致形成過麻袋。具體地，薄: 陡崎的多晶㈣氧化由触下問題導致源極㈣極之間被 過早擊穿：1.浸剌起導致過早較的區财的電場集 中’ Κ/讀增加了栅漏覆蓋面積，從而使栅漏電容改進 的效果減弱。在制常規製造I藝時，上述技術難題成為 一個問題。當細常織造工#時，濕酿轉被用於去 除在第晶雜麻巾受損的罐氧化，各向同性的濕 ，工藝不可避免_許職料晶_表面以下的側壁、 乳化的-部分’從而在嫩上形成—個餘。所生長的熱 氧化與形成上部溝道侧壁栅氧化和第二多晶频積前的多、 晶石夕間柵氧化的下麵的層次絲。在轉體襯底上形成溝 1功率器件時，當單元密度轉道開口的尺寸減小而增加 時’上述這些技姻題和倾限概常賴得更加嚴重。 因此，在功率半導體器件的設計和製造技術中仍然存 200847436 在t供形成轉11件的新㈣造方法和糾結構的需要， 以4上述討論的問題和限制能夠得到解決。 【發明内容】 H^目的在於提供—賴賴和贿進的通過離 ;=f現的半導體功率器件’其中溝道被作為二 且頂部稍寬於底部。厚氧化層首先在底部的
上形成，如此當該氧化層向側壁的 -個鳥缘形層。_ 1 丫職時形成 俨·L 彖形層防止對氧化層的過刻蝕， 二袋中"曰矽的頂部節段延制底部閘極節段周圍的過 2_另-目的在於提供_種域細器件結構和 結構精確控制頂部和底部閘極節段的分離，該 =過首先在底部溝道的卿關形成具有鳥_=厂= 展匕層防止侵人下氧化層的過刻钕袋。用於形成底部厚 :曰的，的LOCOS工藝被應用來提供新結構的特殊 ^占’以減少Ciss，Coss和Crss，提高辨卿酣的效 率:這種新方法將使製虹藝能夠消除氧化物回侵現象， 供改進多晶賴氧化物的靈活性，從而具有較高的 為達上述目的，本發明提供了一種溝道型半導體功率 盗件，該ϋ件包括被源_繞的溝道·，該源區被包圍 在漏區上方__，該砸設置麵底的絲表面上。 所述溝道_進—步包括至少_相互輯的溝道填充節 7 200847436 卩絕緣層圍繞底部溝道填充節段，該底部溝道填充 附制在其職面上转伸的所縣道觀的底部 絶緣層的頂部具有鳥喙形層。 _所，4道半導體^件進—步包括節段間絕緣層 ，該絕 緣層覆蓋被鳥剌彡層圍_底部溝道填絲段的頂表面。
Ο 所述的底部絕緣層的厚度範圍基本上在麵至3〇〇〇 埃之間。 所述的溝道閘極具有被底部絕緣層圍繞的底部，該底 部絕緣層的寬度稍小於用頂部溝道填充節段填充的溝道閘 極的頂部的寬度。 所述的底部絕緣層包括L〇c〇s氧化層。 所述的底部溝道填充節段包括摻雜磷或_多晶石夕。 在被具有頂部溝道填充節段的L〇c〇s氧化層圍繞的 底部溝道填充®段的頂表面上的節朗絕緣層包括：設置 在節段間絕緣層頂部的多晶石夕。 所述的溝道閘極進一步包括圍繞閘極溝道頂部的侧壁 的頂部閘極絕緣層，其中，頂部閘極絕緣層和節段間絕緣 層的厚度之間的比值基本上在1 : 1·2到1 : 5之間。 所述的溝道型半導體功率器件構成Ν溝道金屬氧化物 半導體場效應電晶體（MOSFET)器件。 所述的溝道型半導體功率器件構成ρ溝道M〇SFET器 件。 所述的底部溝道填充節段構成電連接到M0SFET器件 的源區電極。 200847436 本發明還提供了—種製造溝道财導體功率器件的方 法，該方法包括在半導體襯底±㈣溝道的步驟；還包括 以下步驟〃：首先打開溝道的頂部，然後在頂部的側壁上凝 積SiN (鼠化石夕），接著刻餘溝道頂部的底部表面，然後 行石夕刻練開溝道的底部，該底部的寬度比溝道頂部的寬 度稍小。 '
«亥方法進-步包括沿溝道底部賴壁生長厚氧化層， 因此在溝道的底部和頂部之_交界點處形成鳥嗓形層的 步驟。 所述的沿溝道底部的側壁生長厚氧化層的步驟進一步 包括：生長厚度範圍基本上在·至3_埃的厚氧化層 的步驟。 所述的沿溝道底部的侧壁生長厚氧化層的步驟進一步 包括：顧LOC〇S I藝生長具有從溝道底部向頂部延伸的 鳥喙形層的所述厚氧化層的步驟。 "口亥方法進步包括在溝道中殿積多晶石夕，接著換雜 碟，然後料晶料行反_㈣彡成底部溝道填充節段的 步驟。 «亥方法避進步包括生長閘極氧化和節段間絕緣層， 石夕和捧雜多晶梦之間的生長速率比為！ ： ！.2到i : 5的步驟。 該方法還進—步包括應用原位摻雜多晶賴後進行多 晶石夕的反韻的第二多晶频積形成頂部溝道填充節段的 步驟。 該方法還進-步包括通㈣❿场軸形成體區， 200847436 和通過源區注入和源區擴散形成源區的步驟。 本發賴供的通過離散騎_實 ::夕侧防止對氧化層的過刻心 ^曰夕的頂相段延展到底部間極節段周圍的過職袋 τ。
本發明提供紅藝方紗結構觀 周圍形成具有鳥嗓形層的厚底部氧化層防止侵 的過刻錄懒形絲料⑽___娜工^ 被應用來提供新結構的特殊優點，以減少⑸ =，提高轉M〇SFET的效率。魏‘ 藝能夠齡氧條回侵财，啊提供改進乡晶賴 物的靈活性，從而具有較高的可靠性。 在閱讀了下文對優選實施例的詳細描述和對附圖的說 明之後，本發L其他的目的和優崎於 的普通技術人員是顯而易見的。 ' 【實施方式】 下文將參考結合第2圖〜第3圖對本發明進行詳盡敍 述。 參考第2圖所示的本發明的溝道型M〇SFET器件 的橫截面示意圖。溝道型MOSFET ϋ件1〇〇支撐在其上形 成外延層11〇的襯底105上。溝道型M〇SFET器件丨㈨在 頂部溝道閘極節段13()下方包括底部.節段12()，該底部 ，極節段120的底部填充多晶⑦。通過設置在頂部與底部 節段之間的絕緣氧化層125,，使填充多晶料底部間極節 200847436 I又120與頂部閘極多晶矽節段13〇遮罩和絕緣。通過圍繞 溝道間極的底部表面的絕緣層115,使底部溝道節段也與設 置在105下方的漏極絕緣。頂部溝道閘極節段130在溝道 的頂部也填充多晶矽，該溝道頂部用覆蓋溝道壁的閘極絕 緣層125包圍。 才參以例如P型雜質的第二傳導類型雜質的體區140在
溝道閘極130之間延伸。P型體區140圍繞摻以例如N+型 雜質的第一傳導類型雜質的源區150。源區150形成在圍繞 屢道閘極13G的外延層的頂表面附近。在半導體襯底的頂 表面上也具有用於提供與源體區域和閘極的電接觸的絕緣 2 ’觸點開π和金屬層。為了簡明的目的，這些結構特徵 ’又有詳細顯示和描述，因為本技術領_的普通技術人員 已經瞭解這些結構。 圍繞底部溝道120的側壁的底部氧化層115具有特殊 ，、、、。構特倣’其形成為鳥喙形，顯示為鳥嗓出緊緊包圍 夕曰曰石夕間層125’。多晶洲氧化可以在鳥賴域的周圍或 在其下方。上述結射作變通，料晶賴氧化層不必 繞所述鳥喙。 甘^ · “叫…，卜⑻一示夕^橫截面示意圖， 二用於說明如第2圖所示的则FET器件的製造步驟。如 =3A圖所示’硬質氧化物掩模細被用於在覆蓋概底挪 勺外延層2K)上打開若干溝道2〇9。如第犯_示， ^化工藝，在溝道209的側壁和底部表面上生成氧化層 (由於太薄而未在圖中顯示），厚度大約為卿至埃。 11 Ο
日雖然對本發明根據優選實施舰行了說明，應該理解 的是’實施_作的公開不應被理解為是對本發明的限 制。在閱讀了上述公開的内容之後，本發_各種變化和 修改對於本技術領域内的鱗技術人M無疑是顯而易見 200847436 纟為聰至2_埃的氮化補214 ;殿積在剛剛生 刻蝕第3C圖所示，在溝道底部進行siN/si02 到期雙仃判韻，將溝道209和底部溝道2〇9,打開 ^的冰度。如第3D圖所示，厚度大約為麵至测 ^厚减層犯生成在下溝道辦，的側壁和底部表面 ^ 個下溝勒9,的頂部形成鳥缘。如第3E圖所示， …破進行濕SiN帶剝離從而去除猶層214，並進行多 二石夕歲積’用多晶梦220填充底部溝道209,。可任選地， 歲=位多晶石夕層22〇，或者殿積未摻雜的多晶石夕層然後進 ^或摻雜，接著是多晶判钕。進行薄氧化層的浸 照’鳥嚎結構的存在防止多晶料崎之間的氧化物的鑽 飿▲如第3F g所示，以料σ摻雜多晶石夕之間^: : $ 的局微分氧，速率生成閘極氧化層225。因此，多晶石夕層 …方的氧化層225比側壁周圍的閘極氧化層225厚。如 第圖所示’利用原位摻雜多晶石夕進行第二多晶石夕澱積， 使頂部多晶_極23G填充溝道，接著從襯底的頂部表面 進打多晶石夕的反刻餘。如第3H圖所示，硬質的氧化物掩模 2〇8被去除，進行體區注入’然後進行體區紐以形成體區 240 ’接下來進行源區注入和源區擴散以形成源區。然 後，進行標準的製造JL藝完成半導體功率料的製造。 12 200847436 的，因此，附後的權利要求應該被認為涵蓋落在本發明的 精神和範圍之内的一切變化和修改。 1. 13 200847436 【圖式簡單說明】 第1圖是通過溝道閘極實現的現有溝道型]VIOSFET器件 的橫載面示意圖，該溝道閘極具有顯示了不均勻刻银的多 晶矽間層的常規離散溝道閘極的溝道結構； 第2圖是本發明中通過離散溝道閘極實現的溝道型 MOSFET器件的橫截面示意圖，該結構中底部絕緣層具有 如通過本發明公開的工藝製造的鳥喙形層；以及 一 第3A圖至第3H圖是一系列的橫截面示意圖，用以插述 提供如第2圖所示的溝道型MOSFET器件的製造工蓺: 200847436 【主要元件符號說明】 115 絕緣層 120 底部閘極節段 125 閘極絕緣層 125’ 多晶矽間層 130 頂部溝道閘極節段
Ο 140、240 體區 150 源區 205 覆蓋襯底 208 硬質氧化物掩模 209 溝道 209’ 底部溝道 210 硬質氧化物掩模被用於在覆蓋襯底的外延層 214 厚度大約為1000至2000埃的氮化矽層 215 厚度大約為1000至2500埃的厚氧化層 220 多晶矽層 225 閘極氧化層 225’ 多晶矽層上方的氧化層 230 多晶矽閘極 15
Claims (1)
- 200847436 十、申請專利範圍： 1·—種溝翻半導體鲜器件，其舰在於，該器件包 括被源區圍繞的溝道閘極，所述的源區被包圍在漏區 上方的體區内，該漏區設置在襯底的底部表面上，1 中， ’、 所述的溝道閘極進一步包括至少兩個相互絕緣的溝道 填充節段，底部絕緣層圍繞底部溝道填充節段，該底 0 料道填絲段在附_在其頂表面上方延伸的所述 溝道侧壁的底部絕緣層的頂部具H彖形層。 2·如申請專利範圍第1項所述的溝道型半導體功率器 件’其特徵在於，該器件進一步包括：節段間絕緣層， 其覆蓋被所述鳥缘形層圍繞的底部溝道填充節段的頂 表面。 3·如申請專利範圍第1項所述的溝道型半導體功率器 件其特破在於，所述的底部絕緣層的厚度範圍基本 ❹ 上為1000至3000埃之間。 4·如申請專利範圍第1項所述的溝道型半導體功率器 件，其特徵在於，所述的溝道閘極具有被底部絕緣層 圍繞的底部，該底部絕緣層的寬度稍小於用頂部溝道 填充節段填充的所述溝道閘極的頂部的寬度。 5·如申請專利範圍第1項所述的溝道型半導體功率器 件，其特徵在於，所述的底部絕緣層包括矽局部氧化 的氧化層。 6·如申請專利範圍第1項所述的溝道型半導體功率器 16 200847436 件’其特徵在於，所述的底部溝道填充節段包括摻雜 磷的多晶矽。 7·如申請專利範圍第1項所述的溝道型半導體功率器 件，其特徵在於，該器件進一步包括·· 節段間絕緣層，該絕緣層利用頂部溝道填充節段覆蓋 被鳥缘形層圍繞的底部溝道填充節段的頂表面，所述 頂部溝道填充節段包括設置在所述節段間絕緣層的 〇 頂部的多晶矽。 8·如申請專利範圍第2項所述的溝道型半導體功率器 件，其特徵在於，所述的溝道閘極進一步包括圍繞閘 極溝道頂部侧壁的頂部閘極絕緣層，其中，所述的頂 部閘極絕緣層和所述的節段間絕緣層的厚度之間的比 值基本上在1·2到5之間。 9·如申請專利範圍第1項所述的溝道型半導體功率器 件，其特徵在於，所述的溝道型半導體功率器件構成Ν ❹ 溝道MOSFET器件。 1〇·如申請專利範圍第1項所述的溝道型半導體功率器 件’其特徵在於，所述的溝道型功率器件構成ρ溝道 MOSFET 器件。 11·如申請專利範圍第1項所述的溝道型半導體功率器 件，其特徵在於，所述的底部溝道填充節段構成電連 接至MOSFET器件的源區電極。 12· —種溝道型MOSFET器件，其特徵在於，該器件包括 被源區圍繞的溝道閘極，所述的源區被包圍在漏區上 17 200847436 # 方的體區内，所述的漏區設置在襯底的底部表面上， 其中， 所述溝道閘極進一步包括至少兩個相互絕緣的溝道填 充節段，底部氧化層圍繞底部溝道填充節段，該底部 溝道填充節段在附接到在其頂表面上方延伸的所述溝 道側壁的底部絕緣層的頂部具有鳥喙形層；其中所述 的底部絕緣層的厚度範圍基本上為1000至3000埃之 〇 間； 所述的節段間絕緣層覆蓋被鳥喙形層圍繞的底部溝道 填充節段的頂表面； 所述的溝道閘極具有被底部絕緣層圍繞的底部，該底 部絕緣層的寬度稍小於用頂部溝道填充節段填充的戶斤 述溝道閘極的頂部的寬度； 所述的底部溝道填充節段包括摻雜磷或硼的多晶矽； 以及 (J 所述的溝道閘極進一步包括圍繞閘極溝道頂部側璧的 頂部閘極絕緣層，其中，所述頂部閘極絕緣層和所迷 節段間絕緣層的厚度之間的比值基本上在1 : 1.2到j : 5之間。 13·如申請專利範圍第12項所述的MOSFET器件，其特 徵在於，該器件還包括一個N溝道MOSFET器件。 14·如申請專利範圍第12項所述的MOSFET器件，其特 徵在於，該器件還包括一個P溝道MOSFET器件。 15·如申請專利範圍第12項所述的MOSFET器件，其特 18G 200847436 徵在於，所述的底部溝道填充節段構成電連接至所述 MOSFET器件的源區電極。 16· —種製造溝道型半導體功率器件的方法，其特徵在 於’該方法包括在半導體襯底上打開溝道的步驟，所 述方法還包括如下步驟： 首先打開所述溝道的頂部，然後在所述頂部的側壁上 殿積氮化矽，接著刻蝕所述溝道頂部的底部表面，然 後進行矽刻蝕以打開所述溝道的底部，該底部的寬度 比所述溝道的所述頂部的寬度稍小。 17·如申請專利範圍第16項所述的方法，其特徵在於，該 方法還包括如下步驟：沿所述溝道的底部側壁生長厚 氧化層，因此在所述溝道的頂部和底部之間的交界點 處形成鳥喙形層。 18·如申請專利範圍第17項所述的方法，其特徵在於，所 述的沿溝道的底部侧壁生長厚氧化層的步驟進一步包 括：生長厚度範圍基本上在1000至3〇〇〇埃的厚 層的步驟。 I9·如申請專利範圍第17項所述的方法，其特徵在於 述的沿溝道的底部侧壁生長厚氧化層的步驟進一步包 括應用㈣局部氧化卫Φ生長厚氧化層的步驟， 氧化層具有從所述溝道的底部向頂部延伸的鳥7象二 20·如申請專利範圍第17項所述的方法，其特徵在於 方法進-步包括如下步驟:在所述溝“多 該 晶 19 200847436 矽，接著掺雜N型雜質，然後對所述多晶石夕進行反刻 蝕以形成底部溝道填充節段。 女申.月專利範圍第17項所述的方法，其特徵在於，該 法進步包括如下步驟··在所述溝道中搬積多晶 矽’接著捧雜P型雜質，然後對所述多晶石夕進行反刻 蝕以形成底部溝道填充節段。 如申明專利範圍第20項所述的方法，其特徵在於，該 進步包括如下步驟·生長閘極氧化層和節段間 絕緣層，石夕和摻雜多晶石夕之間的生長速率之比為Μ到 5 ° •如申请專利範圍第21項所述的方法，其特徵在於，該 方法進一步包括如下步驟··應用原位摻雜多晶矽然後 進行多晶石夕反刻钕的第二多晶石夕殿積形成頂部溝道填 充節段。 、 24 〇 •如申請專利範圍第22項所述的方法，其特徵在於，該 方法進一步包括如下步驟··通過體區注入和推進形成 體區’並通過源區注入和源區擴散形成源區。 20
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