CN101320753A - 利用硅的局部氧化技术制造的双栅极结构 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 238000009413 insulation Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 50
- 229920005591 polysilicon Polymers 0.000 claims description 46
- 238000007254 oxidation reaction Methods 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 23
- 210000003323 beak Anatomy 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 230000003628 erosive effect Effects 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 210000000746 body region Anatomy 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 10
- 230000001976 improved effect Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002028 premature Effects 0.000 description 2
- 230000004308 accommodation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明涉及一种利用硅的局部氧化技术制造的双栅极结构，其是一种沟道型半导体功率器件，该器件包括被源区围绕的沟道栅极，该源区被包围在漏区上方的体区内，该漏区设置在衬底的底部表面上。所述沟道栅极进一步包括至少两个相互绝缘的沟道填充节段，底部绝缘层围绕底部沟道填充节段，该底部沟道填充节段在附接到在底部沟道填充节段的顶表面上方延伸的沟道的侧壁的底部绝缘层的顶部上具有鸟喙形层。
Description
技术领域
本发明主要涉及半导体功率器件，更具体地，涉及一种应用LOCOS(Local Oxidation of Silicon，硅的局部氧化)技术提供具有双栅极结构的半导体器件的经改进的和新颖的制造工艺及器件结构。
背景技术
目前，应用例如屏蔽栅极沟道(SGT)结构的离散沟道栅极减小DMOS(双扩散金属氧化物半导体)器件中的栅漏电容的常规技术仍然面临许多技术限制和困难。具体地，沟道DMOS器件的结构中具有沟道栅极，其中在栅极和漏极之间的大电容(Cgd)限制了器件的转换速度。该电容主要是由于沟道栅极的底部和漏极之间的电场耦合而产生的。为了减少栅漏电容，引进一种例如屏蔽栅极沟道结构(SGT)的经改进的离散沟道栅极结构，该结构中在沟道栅极的底部具有底部屏蔽电极来屏蔽沟道栅极和漏极。如图1所示，SGT结构的设计理念是将沟道的底部屏蔽电极连接到源极，使沟道栅极与位于衬底上的漏极屏蔽。在沟道栅极的底部实施屏蔽电极，可以实现将栅漏电容减少到初始Cgd值的约一半。应用SGT结构实施的DMOS器件的转换速度和转换效率也因此大大提高。相对于底部屏蔽节段处于浮动电位的结构，连接到源极电位时的底部屏蔽电极提供更好的屏蔽效果。栅漏电容Cgd的减小通过实施底部多晶硅屏蔽结构而实现。因为底部氧化的厚度比沿沟道侧壁的栅氧化的厚度大，因此与沟道底部的击穿问题被消除。对于特定的外延层厚度来说，净效应是一大优点，因此SGT结构可以提供更高得多的漏源击穿电压(BVdss)。一旦BVdss不再成为设计中必须考虑的限制性问题，为了改进器件的整体性能，设计者就有提高掺杂水平或者减少外延层厚度，或者设计既提高掺杂水平也减少外延层厚度的器件的灵活性。
但是，如图1所示，在制造工艺中，实行第一栅氧化的湿刻蚀的步骤通常会引起栅氧化薄弱的问题。该氧化物刻蚀通常会延伸到先期已被淀积到沟道底部的第一多晶硅的顶表面以下，由此导致形成过刻蚀袋。具体地，薄且陡峭的多晶硅间氧化由于以下问题导致源极和栅极之间被过早击穿：1.浸蘸引起导致过早击穿的区域中的电场集中；2.该浸蘸增加了栅漏覆盖面积，从而使栅漏电容改进的效果减弱。在应用常规制造工艺时，上述技术难题成为一个问题。当应用常规制造工艺时，湿刻蚀工艺被用于去除在第一多晶硅反刻蚀中受损的侧壁氧化，各向同性的湿刻蚀工艺不可避免地稍许刻蚀掉多晶硅顶表面以下的侧壁氧化的一部分，从而在侧壁上形成一个袋状。所生长的热氧化与形成上部沟道侧壁栅氧化和第二多晶硅淀积前的多晶硅间栅氧化的下面的层次共形。在半导体衬底上形成沟道功率器件时，当单元密度因沟道开口的尺寸减小而增加时，上述这些技术问题和性能限制通常就变得更加严重。
因此，在功率半导体器件的设计和制造技术中仍然存在提供形成功率器件的新的制造方法和器件结构的需要，以使上述讨论的问题和限制能够得到解决。
发明内容
本发明的目的在于提供一种新颖的和经改进的通过离散沟道栅极实现的半导体功率器件，其中沟道被作为顶部和底部打开，且顶部稍宽于底部。厚氧化层首先在底部的侧壁上形成，如此当该氧化层向侧壁的顶部中扩展时形成一个鸟喙形层。这样，该鸟喙形层防止对氧化层的过刻蚀，从而防止多晶硅的顶部节段延展到底部栅极节段周围的过刻蚀袋中。
本发明的另一目的在于提供一种经改进的器件结构和制造方法以减少栅漏电容，同时通过提供一种制造工艺和结构精确控制顶部和底部栅极节段的分离，该工艺和结构通过首先在底部沟道的顶部周围形成具有鸟喙形层的厚底部氧化层防止侵入下氧化层的过刻蚀袋。用于形成底部厚氧化层的特殊的LOCOS工艺被应用来提供新结构的特殊优点，以减少Ciss，Coss和Crss，提高功率MOSFET的效率。这种新方法将使制造工艺能够消除氧化物回侵现象，同时提供改进多晶硅间氧化物的灵活性，从而具有较高的可靠性。
为达上述目的，本发明提供了一种沟道型半导体功率器件，该器件包括被源区围绕的沟道栅极，该源区被包围在漏区上方的体区内，该漏区设置在衬底的底部表面上。所述沟道栅极进一步包括至少两个相互绝缘的沟道填充节段，底部绝缘层围绕底部沟道填充节段，该底部沟道填充节段在附接到在其顶表面上方延伸的所述沟道侧壁的底部绝缘层的顶部具有鸟喙形层。
所述沟道半导体器件进一步包括节段间绝缘层，该绝缘层覆盖被鸟喙形层围绕的底部沟道填充节段的顶表面。
所述的底部绝缘层的厚度范围基本上在1000至3000埃之间。
所述的沟道栅极具有被底部绝缘层围绕的底部，该底部绝缘层的宽度稍小于用顶部沟道填充节段填充的沟道栅极的顶部的宽度。
所述的底部绝缘层包括LOCOS氧化层。
所述的底部沟道填充节段包括掺杂磷或硼的多晶硅。
在被具有顶部沟道填充节段的LOCOS氧化层围绕的底部沟道填充节段的顶表面上的节段间绝缘层包括：设置在节段间绝缘层顶部的多晶硅。
所述的沟道栅极进一步包括围绕栅极沟道顶部的侧壁的顶部栅极绝缘层，其中，顶部栅极绝缘层和节段间绝缘层的厚度之间的比值基本上在1∶1.2到1∶5之间。
所述的沟道型半导体功率器件构成N沟道金属氧化物半导体场效应晶体管(MOSFET)器件。
所述的沟道型半导体功率器件构成P沟道MOSFET器件。
所述的底部沟道填充节段构成电连接到MOSFET器件的源区电极。
本发明还提供了一种制造沟道型半导体功率器件的方法，该方法包括在半导体衬底上打开沟道的步骤；还包括以下步骤：首先打开沟道的顶部，然后在顶部的侧壁上淀积SiN(氮化硅)，接着刻蚀沟道顶部的底部表面，然后进行硅刻蚀打开沟道的底部，该底部的宽度比沟道顶部的宽度稍小。
该方法进一步包括沿沟道底部的侧壁生长厚氧化层，因此在沟道的底部和顶部之间的交界点处形成鸟喙形层的步骤。
所述的沿沟道底部的侧壁生长厚氧化层的步骤进一步包括：生长厚度范围基本上在1000至3000埃的厚氧化层的步骤。
所述的沿沟道底部的侧壁生长厚氧化层的步骤进一步包括：应用LOCOS工艺生长具有从沟道底部向顶部延伸的鸟喙形层的所述厚氧化层的步骤。
该方法进一步包括在沟道中淀积多晶硅，接着掺杂磷，然后对多晶硅进行反刻蚀以形成底部沟道填充节段的步骤。
该方法还进一步包括生长栅极氧化和节段间绝缘层，硅和掺杂多晶硅之间的生长速率比为1∶1.2到1∶5的步骤。
该方法还进一步包括应用原位掺杂多晶硅然后进行多晶硅的反刻蚀的第二多晶硅淀积形成顶部沟道填充节段的步骤。
该方法还进一步包括通过体区注入和推进形成体区，和通过源区注入和源区扩散形成源区的步骤。
本发明提供的通过离散沟道栅极实现的半导体功率器件中，所述的鸟喙形层防止对氧化层的过刻蚀，从而防止多晶硅的顶部节段延展到底部栅极节段周围的过刻蚀袋中。
本发明提供的工艺方法和结构通过在底部沟道的顶部周围形成具有鸟喙形层的厚底部氧化层防止侵入下氧化层的过刻蚀袋。用于形成底部厚氧化层的特殊的LOCOS工艺被应用来提供新结构的特殊优点，以减少Ciss，Coss和Crss，提高功率MOSFET的效率。这种新方法将使制造工艺能够消除氧化物回侵现象，同时提供改进多晶硅间氧化物的灵活性，从而具有较高的可靠性。
在阅读了下文对优选实施例的详细描述和对附图的说明之后，本发明上述和其他的目的和优点对于本技术领域的普通技术人员是显而易见的。
附图说明
图1是通过沟道栅极实现的现有沟道型MOSFET器件的横截面示意图，该沟道栅极具有显示了不均匀刻蚀的多晶硅间层的常规离散沟道栅极的沟道结构；
图2是本发明中通过离散沟道栅极实现的沟道型MOSFET器件的横截面示意图，该结构中底部绝缘层具有如通过本发明公开的工艺制造的鸟喙形层；以及
图3A至图3H是一系列的横截面示意图，用以描述提供如图2所示的沟道型MOSFET器件的制造工艺。
具体实施方式
下文将参考结合附图2～附图3对本发明进行详尽叙述。
参考图2所示的本发明的沟道型MOSFET器件100的横截面示意图。沟道型MOSFET器件100支撑在其上形成外延层110的衬底105上。沟道型MOSFET器件100在顶部沟道栅极节段130下方包括底部栅极节段120，该底部栅极节段120的底部填充多晶硅。通过设置在顶部与底部节段之间的绝缘氧化层125’，使填充多晶硅的底部栅极节段120与顶部栅极多晶硅节段130屏蔽和绝缘。通过围绕沟道栅极的底部表面的绝缘层115，使底部沟道节段也与设置在105下方的漏极绝缘。顶部沟道栅极节段130在沟道的顶部也填充多晶硅，该沟道顶部用覆盖沟道壁的栅极绝缘层125包围。
掺以例如P型杂质的第二传导类型杂质的体区140在沟道栅极130之间延伸。P型体区140围绕掺以例如N+型杂质的第一传导类型杂质的源区150。源区150形成在围绕沟道栅极130的外延层的顶表面附近。在半导体衬底的顶表面上也具有用于提供与源体区域和栅极的电接触的绝缘层，触点开口和金属层。为了简明的目的，这些结构特征没有详细显示和描述，因为本技术领域内的普通技术人员已经了解这些结构。
围绕底部沟道120的侧壁的底部氧化层115具有特殊的结构特征，其形成为鸟喙形，显示为鸟喙115紧紧包围多晶硅间层125’。多晶硅间氧化可以在鸟喙区域的周围或在其下方。上述结构可作变通，该多晶硅间氧化层不必围绕所述鸟喙。
参考图3A至图3H所示的一系列横截面示意图，其用于说明如图2所示的MOSFET器件的制造步骤。如图3A所示，硬质氧化物掩模208被用于在覆盖衬底205的外延层210上打开若干沟道209。如图3B所示，通过热氧化工艺，在沟道209的侧壁和底部表面上生成氧化层(由于太薄而未在图中显示)，厚度大约为100至300埃。厚度大约为1000至2000埃的氮化硅层214淀积在刚刚生成的氧化层上。如图3C所示，在沟道底部进行SiN/SiO2刻蚀，接着进行硅刻蚀，将沟道209和底部沟道209′打开到期望的深度。如图3D所示，厚度大约为1000至2500埃的厚氧化层215生成在下沟道209’的侧壁和底部表面上，在每一个下沟道209’的顶部形成鸟喙。如图3E所示，用热磷酸进行湿SiN带剥离从而去除SiN层214，并进行多晶硅淀积，用多晶硅220填充底部沟道209’。可任选地，淀积原位多晶硅层220，或者淀积未掺杂的多晶硅层然后进行磷或硼的掺杂，接着是多晶硅刻蚀。进行薄氧化层的浸蘸，鸟喙结构的存在防止多晶硅和硅之间的氧化物的钻蚀。如图3F所示，以硅和掺杂多晶硅之间1∶1.2至1∶5的高微分氧化速率生成栅极氧化层225。因此，多晶硅层220上方的氧化层225’比侧壁周围的栅极氧化层225厚。如图3G所示，利用原位掺杂多晶硅进行第二多晶硅淀积，使顶部多晶硅栅极230填充沟道，接着从衬底的顶部表面进行多晶硅的反刻蚀。如图3H所示，硬质的氧化物掩模208被去除，进行体区注入，然后进行体区扩散以形成体区240，接下来进行源区注入和源区扩散以形成源区250。然后，进行标准的制造工艺完成半导体功率器件的制造。
虽然对本发明根据优选实施例进行了说明，应该理解的是，实施例所作的公开不应被理解为是对本发明的限制。在阅读了上述公开的内容之后，本发明的各种变化和修改对于本技术领域内的熟练技术人员无疑是显而易见的，因此，附后的权利要求应该被认为涵盖落在本发明的精神和范围之内的一切变化和修改。
Claims (24)
1.一种沟道型半导体功率器件，其特征在于，该器件包括被源区围绕的沟道栅极，所述的源区被包围在漏区上方的体区内，该漏区设置在衬底的底部表面上，其中，
所述的沟道栅极进一步包括至少两个相互绝缘的沟道填充节段，底部绝缘层围绕底部沟道填充节段，该底部沟道填充节段在附接到在其顶表面上方延伸的所述沟道侧壁的底部绝缘层的顶部具有鸟喙形层。
2.如权利要求1所述的沟道型半导体功率器件，其特征在于，该器件进一步包括：节段间绝缘层，其覆盖被所述鸟喙形层围绕的底部沟道填充节段的顶表面。
3.如权利要求1所述的沟道型半导体功率器件，其特征在于，所述的底部绝缘层的厚度范围基本上为1000至3000埃之间。
4.如权利要求1所述的沟道型半导体功率器件，其特征在于，所述的沟道栅极具有被底部绝缘层围绕的底部，该底部绝缘层的宽度稍小于用顶部沟道填充节段填充的所述沟道栅极的顶部的宽度。
5.如权利要求1所述的沟道型半导体功率器件，其特征在于，所述的底部绝缘层包括硅局部氧化的氧化层。
6.如权利要求1所述的沟道型半导体功率器件，其特征在于，所述的底部沟道填充节段包括掺杂磷的多晶硅。
7.如权利要求1所述的沟道型半导体功率器件，其特征在于，该器件进一步包括：
节段间绝缘层，该绝缘层利用顶部沟道填充节段覆盖被鸟喙形层围绕的底部沟道填充节段的顶表面，所述顶部沟道填充节段包括设置在所述节段间绝缘层的顶部的多晶硅。
8.如权利要求2所述的沟道型半导体功率器件，其特征在于，所述的沟道栅极进一步包括围绕栅极沟道顶部侧壁的顶部栅极绝缘层，其中，所述的顶部栅极绝缘层和所述的节段间绝缘层的厚度之间的比值基本上在1.2到5之间。
9.如权利要求1所述的沟道型半导体功率器件，其特征在于，所述的沟道型半导体功率器件构成N沟道MOSFET器件。
10.如权利要求1所述的沟道型半导体功率器件，其特征在于，所述的沟道型功率器件构成P沟道MOSFET器件。
11.如权利要求1所述的沟道型半导体功率器件，其特征在于，所述的底部沟道填充节段构成电连接至MOSFET器件的源区电极。
12.一种沟道型MOSFET器件，其特征在于，该器件包括被源区围绕的沟道栅极，所述的源区被包围在漏区上方的体区内，所述的漏区设置在衬底的底部表面上，其中，
所述沟道栅极进一步包括至少两个相互绝缘的沟道填充节段，底部氧化层围绕底部沟道填充节段，该底部沟道填充节段在附接到在其顶表面上方延伸的所述沟道侧壁的底部绝缘层的顶部具有鸟喙形层；其中所述的底部绝缘层的厚度范围基本上为1000至3000埃之间；
所述的节段间绝缘层覆盖被鸟喙形层围绕的底部沟道填充节段的顶表面；
所述的沟道栅极具有被底部绝缘层围绕的底部，该底部绝缘层的宽度稍小于用顶部沟道填充节段填充的所述沟道栅极的顶部的宽度；
所述的底部沟道填充节段包括掺杂磷或硼的多晶硅；以及
所述的沟道栅极进一步包括围绕栅极沟道顶部侧壁的顶部栅极绝缘层，其中，所述顶部栅极绝缘层和所述节段间绝缘层的厚度之间的比值基本上在1∶1.2到1∶5之间。
13.如权利要求12所述的MOSFET器件，其特征在于，该器件还包括一个N沟道MOSFET器件。
14.如权利要求12所述的MOSFET器件，其特征在于，该器件还包括一个P沟道MOSFET器件。
15.如权利要求12所述的MOSFET器件，其特征在于，所述的底部沟道填充节段构成电连接至所述MOSFET器件的源区电极。
16.一种制造沟道型半导体功率器件的方法，其特征在于，该方法包括在半导体衬底上打开沟道的步骤，所述方法还包括如下步骤：
首先打开所述沟道的顶部，然后在所述顶部的侧壁上淀积氮化硅，接着刻蚀所述沟道顶部的底部表面，然后进行硅刻蚀以打开所述沟道的底部，该底部的宽度比所述沟道的所述顶部的宽度稍小。
17.如权利要求16所述的方法，其特征在于，该方法还包括如下步骤：沿所述沟道的底部侧壁生长厚氧化层，因此在所述沟道的顶部和底部之间的交界点处形成鸟喙形层。
18.如权利要求17所述的方法，其特征在于，所述的沿沟道的底部侧壁生长厚氧化层的步骤进一步包括：生长厚度范围基本上在1000至3000埃的厚氧化层的步骤。
19.如权利要求17所述的方法，其特征在于，所述的沿沟道的底部侧壁生长厚氧化层的步骤进一步包括应用硅的局部氧化工艺生长厚氧化层的步骤，该厚氧化层具有从所述沟道的底部向顶部延伸的鸟喙形层。
20.如权利要求17所述的方法，其特征在于，该方法进一步包括如下步骤：在所述沟道中淀积多晶硅，接着掺杂N型杂质，然后对所述多晶硅进行反刻蚀以形成底部沟道填充节段。
21.如权利要求17所述的方法，其特征在于，该方法进一步包括如下步骤：在所述沟道中淀积多晶硅，接着掺杂P型杂质，然后对所述多晶硅进行反刻蚀以形成底部沟道填充节段。
22.如权利要求20所述的方法，其特征在于，该方法进一步包括如下步骤：生长栅极氧化层和节段间绝缘层硅和掺杂多晶硅之间的生长速率之比为1.2到5。
23.如权利要求21所述的方法，其特征在于，该方法进一步包括如下步骤：应用原位掺杂多晶硅然后进行多晶硅反刻蚀的第二多晶硅淀积形成顶部沟道填充节段。
24.如权利要求22所述的方法，其特征在于，该方法进一步包括如下步骤：通过体区注入和推进形成体区，并通过源区注入和源区扩散形成源区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/807,444 US20080296673A1 (en) | 2007-05-29 | 2007-05-29 | Double gate manufactured with locos techniques |
| US11/807,444 | 2007-05-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101320753A true CN101320753A (zh) | 2008-12-10 |
| CN101320753B CN101320753B (zh) | 2010-12-15 |
Family
ID=40087152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101085393A Active CN101320753B (zh) | 2007-05-29 | 2008-05-22 | 利用硅的局部氧化技术制造的双栅极结构 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20080296673A1 (zh) |
| CN (1) | CN101320753B (zh) |
| TW (1) | TW200847436A (zh) |
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| CN114420564A (zh) * | 2022-03-28 | 2022-04-29 | 深圳市美浦森半导体有限公司 | 一种分离栅沟槽mos器件及其制造方法 |
| CN116072716A (zh) * | 2023-04-06 | 2023-05-05 | 深圳市美浦森半导体有限公司 | 一种分离栅trench MOS器件结构及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101095802B1 (ko) * | 2010-01-07 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
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| CN106024607B (zh) * | 2016-05-18 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅功率mosfet的制造方法 |
| US10600911B2 (en) | 2017-09-26 | 2020-03-24 | Nxp Usa, Inc. | Field-effect transistor and method therefor |
| US10522677B2 (en) | 2017-09-26 | 2019-12-31 | Nxp Usa, Inc. | Field-effect transistor and method therefor |
| US10424646B2 (en) | 2017-09-26 | 2019-09-24 | Nxp Usa, Inc. | Field-effect transistor and method therefor |
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| US11075110B1 (en) | 2020-03-31 | 2021-07-27 | Nxp Usa, Inc. | Transistor trench with field plate structure |
| US11217675B2 (en) | 2020-03-31 | 2022-01-04 | Nxp Usa, Inc. | Trench with different transverse cross-sectional widths |
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- 2007-05-29 US US11/807,444 patent/US20080296673A1/en not_active Abandoned
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2008
- 2008-05-22 CN CN2008101085393A patent/CN101320753B/zh active Active
- 2008-05-22 TW TW097118977A patent/TW200847436A/zh unknown
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| Publication number | Publication date |
|---|---|
| US20080296673A1 (en) | 2008-12-04 |
| CN101320753B (zh) | 2010-12-15 |
| TW200847436A (en) | 2008-12-01 |
| US20100015770A1 (en) | 2010-01-21 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
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|
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