TW200830475A - Integrated circuit device, method for forming and operating an integrated circuit, method for forming and operating a semiconductor device - Google Patents

Description

200830475 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，且特別有關於一 種記憶胞，且更特別有關於一種非揮發性記憶胞 (non_volatile memory cells)的結構及製造方法。 【先前技術】 非揮發性記憶體例如快閃記憶體，近年來已經逐漸 開始流行。典型的快閃記憶體包括一具有許多的記憶胞 排列成塊狀的記憶體陣列（memory array)。單一電晶體快 閃記憶體（one-transistor flash memory)為一般最常見的快 閃記憶體之一，其中每一記憶胞被製作成具有一控制閘 極與一浮動閘極的場效電晶體（field-effect transistor)。此 浮動閘極可儲存電荷且藉由一薄的氧化層（穿隧氧化 層），將浮動閘極與基底中的源極及汲極區分開。上述每 "5己彳思胞可猎由從该〉及極區注入電子’這些電子經由穿 隧氧化層（tunneling oxide layer)到達浮動閘極以充電。在 一抹除操作期間，藉由上述電子穿過穿隧氧化層到達基 底’以從該浮動閘極中移除電荷。因此，記憶胞的資料 狀態（讀取或抹除），取決於電荷是否存在浮動閘極中。 在目前最先進的非揮發性記憶體中，一般使用高電 壓（通常為介於9V至20V之間的範圍）來操作記憶胞，以 達到所需的記憶體狀態。因此，作為高電壓世代晶片的 架構，必需能維持該記憶胞在高電壓下的操作，且成為 0503-A32743TWF/chlin 5 200830475 :非揮發性記憶體與產品中的一必要區塊。該架構包含 吏用分開设置的電晶體以處理高電a，且對於傳統 補型金屬氧化物半導體（CM0S)技術通常需額外增加 光罩以製作該架構。因此，該增加的光罩會使得非揮發 性吕己憶體的製程技術變得複雜。 又 另-個在該高電壓架構上的問題是其搭配新世代技 術的擴充性。由於記憶胞操作上的物理限制，使得該高 電壓無法或難以再提升。相較於作為邏輯電路c -⑽叫的操作電Μ ’在十幾年前已經按照互補型金屬氧 化物半導體技術之微小化的最小幾何形狀的尺寸持續地 遞減。因此，可以發現邏輯電路的操作電壓與記憶胞的 才呆作電壓之間的差距逐漸地擴大。當互補型金屬氧化物 半導體技術縮小至0.25微米以後的世代，該問題會更明 顯且更嚴重。因此’就被高電壓電路系統所佔據的面積 而言，較新世代的記憶體產品（包括獨立式（stand_ai〇ne) 與嵌入式（embedded)非揮發性記憶體產品）常可見到有較 大^負擔。在高電壓電路系統上微小化的限制，更加侷 限尚電壓電晶體（high-voltage transistor)之最小圖案 (feature)尺寸的微小化，且通常高電壓電晶體從一個世^ 至下一個世代，都是使用相同的設計規則。此外，高電 ^的作會產生更多產品在功能性與可靠性方面的問 題。 美國專利弟6958513號敘述一種快閃記憶胞，可以 在例如約5伏特的低操作電壓下操作。第丨圖顯示此快 0503-A32743TWF/chlin 6 200830475 閃記憶胞的結構，其包括形成一浮動閘極（fla〇ting糾化)2 於一井區（well regi〇n)4中、形成一控制閘極（c〇ntr〇i gate)6於浮動閘極2的上方、以及形成一頂部複晶矽閘極 (top P〇ly gate)8於控制閘極6的上方。利用第一絕緣層 10，將頂部複晶矽閘極8與控制閘極6分開，且利用第 二絕緣層12將控制閘極6與浮動閘極2分開。在寫入操 作中，鈀加一相對於控制閘極6的負偏壓於頂部複晶矽 閘極8,因而使得電子從頂部複晶石夕閘極8注入控制閉極 6°此第二絕緣層12具有—低於上述電子能階的導電帶 (conduction band)，因此至少一部分的上述電子衝擊注入 浮動閘極2。在抹除操作中，施加一相對於控制間極6的 正偏壓於頂部複晶㈣極8’因此使得電洞從頂部複晶石夕 閘極8注入控制閘極6。第二絕緣層12具有一低於上述 電洞能階的價帶’因此使得至少一部分的上述電洞衝擊 主入ί于動閘極2。上述的快閃記憶胞所使用的操作電麼遠 低於其他一般快閃記憶胞的操作電壓。 …然而，上述的快閃記憶胞結構包含複雜的溝槽以及 形成複晶碎的製程。此外’此抹除操作長期注入電洞於 基底中，可能會造成該基底的損壞。因此，需要有新的 快閃記憶胞的形成方法與結構以解決這些問題。 【發明内容】 本發明係提供一種積體電路裝置，包括：一某. —下電極，餘該基底±方，其巾該下電極位於^基底 °503-A32743TWF/chlin ^ 200830475 上方之最低的金屬層之中或其 下雷榀卜古·不朴 阻擋層，位於該 ，一電何陷捕層，位於該阻擋層上 一π 緣層，位於該電荷陷捕声上· ， 、、’s 从昆L 一· 裯層上方，一控制閘極，位於該絕 + k ，一穿隧層，位於該控制閘極上方；以及一上 龟極，位於該穿隧層上。 本發明又提供一種積體電路裝置，包括：一美底· 層：位於該基底上方;-下電極，位於；第二 至曰中，弟一金屬層，位於該第一金屬層上方；一字 繼-操作間極，位於該第二金屬層上方；以及一堆 且、、。構，I於该第一與該第二金屬層之間，其中該堆疊 結構包括：—阻擋層，位於該下電極上方；-電荷陷捕 層，位於該阻擋層上方；—絕緣層，位於該電荷陷捕層 士方；-控制閘極，位於該絕緣層上，其中該控制閘極 迅1'生連接忒子元線；一穿隧層，位於該控制閘極上方； 以及上電極，位於該穿隧層上方，且電性連接該操作 閘極，其中该穿隧層及該上電極僅與一部分的該控制閘 極重疊。 本發明還提供一種形成及操作半導體裝置的方法， 该方法包括：提供一基底；形成一下電極於該基底的上 方’其中該下電極位於該基底上方之最低的金屬層之中 或其上方；形成一阻擂層於該下電極上方；形成一電荷 捕層於該阻擋層上方；形成一絕緣層於該電荷陷捕層 上方；形成一控制閘極於該絕緣層上方；形成一穿隧層 於該控制閘極上方；以及形成一上電極於該穿隧層上方。 〇503-A32743TWF/chlin 8 200830475 今方tir也提供—種形成及操作半導體裝置的方法， 形成一快閃記憶胞，包括：提供一基底； ==二亟:該基底的上方，其中該下電極位於該基 成〜孟屬層中’形成—阻撞層於該基底上方；形 成電何陷捕層於該阻擋層上方.报+ 荷陷捕声上方θ方，形成一絕緣層於該電 一穿:〜成—控制間極於該絕緣層上方；形成 上方雜制閘極上方；形成-上電極於該穿隨層 於該子域’該字元線經由第—接觸插塞連接 第-二二以及形成一操作間極’該操作閘極經由 ##fe^ 电極，鈿加一負偏壓電壓於該 ^乍_與该子域之間，以寫人該㈣記憶胞，.以及 除該:= ⑽ 【實施方式】 本發明較佳實施例的製造與使用的說明詳述如下。 令並"ϋ;::二本發明提供許多可應用的發明概 廣泛地具體說明。這些實施例僅以 發明的範圍。 ^使用’但不用以限制本 本發㈣實施健供快馳㈣的結構及 ack-end-Gf_hne)製程的形成方法。以下以第 = 圖說明本發日驗佳實施例 ®至弟6 不同的實施例中，相同的符號代二t元件本發明各種 〇503-A32743TWF/chli] 9 200830475 清茶照弟2圖’半導體基底2 0包括例如梦、碎錯 (silicon germanium)或類似的材料等一般的半導體材料， 用以形成積體電路。在半導體基底20的表面，形成積體 電路裝置（圖未顯示）。 積體電路形成後，進行後段製程，該製程包括形成 層間介電層（inter_layer dieletric，ILD)及層間介電層（ILD) 上方的金屬層。第2圖顯示在金屬層m中，形成下電極 24，其中m為數值大於零的整數。下電極24較佳使用熟 知的鑲嵌（damascene)製程來形成，該製程包括形成介電 層22 ;於介電層22内形成開口；填入例如銅或銅合金的 金屬材料於該開口；以及隨後進行化學機械研磨 (chemical mechanical polish)製程，以移除過量的金屬材 料。保留下來的金屬材料形成包括下電極24欲得到的金 屬圖案（feature)。介電層22較佳包括具有低介電常數（亦 即低k)的介電材料。該介電材料的介電常數較佳約小於 3.5，且更佳約小於2.5。 如第3圖所示，隨後在下電極24上形成堆疊層 (stacked layer)。在該較佳實施例中，該堆疊層包含阻擋 層 26、電荷陷捕層（charge_trapping layer)28、絕緣層 30、 以及控制閘極32。 在下電極24上方形成阻擋層26。阻檔層26較佳具 有低的漏電荷（leakage of charges)。因此，阻擋層26較佳 具有南導電帶與低價帶（valance band)，因而具有巨大的 能隙，所以阻擋層26的導電帶與基底20的導電帶間具 0503-A32743TWF/chlin 10 200830475 有高的阻障高度（barrier height)。阻擋層26較佳由例如鑭 酸鋁（LaAl〇3)、鋁酸铪（HfAl〇3)、氧化給（Hf〇2)、氧化釦 (Ta2〇5)、氧化|S(A1203)、氧化鍅（ζΓ〇2)、氧化鈦（Ti〇2)、 鈦酸锶（SrTi〇3)或其組合的高介電常數(high κ)介電材料 所形成。阻擋層26的介電常數值較佳約大於3·9，且更 佳約大於10。 形成電荷陷捕層28於阻擋層26的上方，且較佳為 具有高陷捕密度（high trap density)的介電層。在該較佳實 f 施例中，電荷陷捕層28包含氮化矽（siiiC0n nitride)。在 其他實施例中，電荷陷捕層28包含例如摻雜的多晶石夕 (doped polysilicon)、金屬、金屬梦化物（metal sicilides)、 金屬氮化物（metal nitrides)或類似的導電材料。 形成纟ε緣層3 0於電何陷捕層2 8的上方，較佳包含 例如二氧化矽的氧化物。此外，也可使用氮化物、氮氧 化物，以及例如鑭酸鋁（LaA103)、鋁酸給（HfAl〇3)、氧化 铪(Hf〇2)、氧化鈕（Ta205)、氧化鋁（Al2〇3)、氧化锆(Zr02)、 、 氧化鈦（Ti〇2)、鈦酸勰（SrTi03)或其組合的高介電常數材 料。絕緣層30也可以是包含一層以上的介電層的複合 層，其每一層包含一種或一種以上的上列材料。在該較 佳實施例中，絕緣層30的能隙（band gap)大小取決於寫 入（program)及抹除（erase)操作時，藉由衝擊穿隧機 制（ballistic tunnelling mechanism)可穿隧（tunnel)通過該 能隙的電子及電洞之顯著的百分比。因此用來作為絕緣 層30的材料，一部分是按照所需的能隙大小來決定，其 0503-A32743TWF/chlin 11 200830475 也與所需的寫入及抹除的電壓有關。假如需要使用非常 低的寫入及抹除電壓，則較佳採用非常低的絕緣層30的 能隙。然而，假如需要使用較高的寫入及抹除電壓，也 可依照需求來提高絕緣層30的能隙。 形成控制閘極32於絕緣層30的上方，且較佳包含 例如摻雜“ N，，型或“ P ”型不純物的多晶矽 (polysilicon)、金屬、金屬矽化物（metal sicilides)、金屬 氮化物（metal nitrides)或其組合的導電材料。控制閘極32 ( 的厚度較佳約小於1000 A，且更佳約小於500人。第3 圖的堆疊層較佳藉由依序形成毯覆式的阻擋層、電荷陷 捕層、絕緣層以及控制閘極層以形成。 第4圖顯示形成穿隧層34及上電極36於控制閘極 32的上方。在一實施例中，穿隧層34為例如二氧化矽層 的單一氧化層。在其他的實施例中，穿隧層34包括二氧 化矽層3A與氮化矽層342。而在其他的實施例中，穿隧 層34包括例如鑭酸鋁（LaAl〇3)、鋁酸铪（HfAl〇3)、氧化 1 铪(Hf〇2)、氧化鈕（Ta2〇5)、氧化鋁（A1203)、氧化锆（Zr02)、 氧化鈦（Ti〇2)、鈦酸鳃（SrTi〇3)、以及其多層或其組合。 而又在其他的實施例中，穿隧層34包括兩半導體層，其 接合處具有一異質接面（heter〇_juncti〇n)。穿隧層34具有 約小於1000 A的厚度，且更佳約小於1〇〇人。 上電極36位於穿隧層34的上方。在一實施例中， 笔才° 匕έ已摻雜（doped)的多晶石夕（polysilicon)。在 其他實施例中，上電極36由包括金屬、金屬矽化物（metal 0503-A32743TWF/chlin 12 200830475 sicilides)、金屬氮化物（metal nitrides)或其、纟且合的導電材 料所組成。在上電極3 6中的金屬，較佳包含例如鎢（w)、 銅（Cu)、銀(Ag)、I旦（Ta)、鈦（Ti)或其組合的一般常用的 金屬。 穿隧層34與上電極36較佳分別以毯覆式（blanket) 沈積以形成，接下來再進行圖案化以形成謗堆疊層（stack layer)。在上述較佳實施例中，穿隧層34與上電極36具 有小於控制閘極32的面積（從上方觀看.）。 ί 請參照第5圖，形成介電層38又稱為金屬間介電層 (inter_metal dielectric，IMD)38。金屬間介電層 38 較佳包 括具有介電常數（k值）約小於3 · 5的低介電常數介電材 料，且更佳約小於2.5。隨後在金屬間介電層38中，形 成開口 40及42，且分別暴露出下方的控制閘極32與上 電極36。接下來使用例如無電鍍（eiectr〇iess piating)技術 填入金屬材料至開口 40及42中。如第6圖所示，隨後 移除超過金屬間介電層38頂部表面的過多的金屬材料， I 而留下接觸插塞（contact plug)44及46。 第6圖進一步顯示形成字元線（wor(^iine)48及操作 閘極50於金屬層（metaiiizati〇n layer)中，該金屬層較佳 為金屬層m+1，然而也可以是金屬層m+2或覆蓋於其上 方的金屬層。字元線(word-line)48以及操作閘極50可包 括與用於形成下電極24的類似的材料，以及使用其類似 的形成方法以形成。 在寫入操作期間，在操作閘極50與字元線 0503-A32743TWF/chlin 13 200830475 (word_line)48之間施加一負的偏壓電壓（negetive bias voltage)Vbias，使得字元線48具有一高於操作閘極5〇的 電壓電位。字元線48可接地（ground)或連接至一正或負 的電壓電位。由於字元線48以電性連接至控制閘極32， 且操作閘極50以電性連接至上電極36，所以在上電極 36和控制閘極32之間也被施加了該偏壓電壓vbias 。 在該寫入操作期間，下電極24較佳為接地，然而其也可 連接至正電壓或負電壓，其較佳具有較施加在控制閘極 、 32上的電壓還高的電壓。在一具體實施例中，偏壓電壓

Vbias約介於-5V與_7V之間，且字元線48為接地。 第7圖顯示在一寫入操作期間的具體能帶（engery band)圖。由於該偏壓電壓Vbias產生一電場（electrical field) ’電子因而藉由該電場，以例如直接穿隨（direct timneling)的方式穿過穿隧層34。電子隨後穿過控制閘極 32且注入電荷陷捕層28。在該較佳實施例中，至少一部 分的該電子具有高於絕緣層30的導電帶的能階（energy I level)，因而使得這些電子衝擊注入(ballistic-injected)電 荷陷捕層28。阻擋層26較厚較佳，且較佳具有巨大的能 隙’以使得該電子無法穿過阻擋層26。 第8圖顯不一抹除操作的實施例，該圖說明電洞（h〇ie) 的注入機制。在抹除操作中，較佳在操作閑極5〇與字元 線48之間施加一正偏壓電壓(參照第6圖）。在一具 體貫施例中’偏壓電壓Vbias約介於5V至7V之間，而 字元線48與控制閘極32為接地。在該抹除操作期間， 0503-A32743TWF/chlin 14 200830475 下電極24較佳為接地’然而該電極也可連接至正電壓或 負電壓，其較佳具有低於施加在控制閘極上的電壓。 由於該正偏壓電壓Vbias產生一電場，電洞因而被該 電場以例如直接穿隧的方式穿過穿隧層34,且隨後穿過 控制閘極32且被注入電荷陷捕層28。在此較佳實施例 中’至少一部分的該電洞高於絕緣㉟3〇的價冑的能階， 因而使得這些電洞衝擊^電荷陷捕層28。應該可以理 解的疋’電洞的牙隧機制與電子的穿隨機制才目㈤，只是 方向相反。 第9圖顯示快閃記憶胞58的讀取操作的具體電路 圖。下電極24連接至金屬氧化半導體裝置6〇。金屬氧化 半導體裝置60的源極區連接至位元線（bitline)BL，且金 屬氧化半導體裝置60的汲極區為接地。假如快閃記憶胞 58被寫入(programmed)時，電荷陷捕層28會儲存電子。 如果將該包含層24、26、28、30及32以及金屬氧化物 半導體裝置60的閘極堆疊（gate stack)層當作等效的金屬 氧化物半導體裝置，且字元線48當作等效的金屬氧化物 半導體裝置的閘極，則電荷陷捕層28内的電子將導致該 等效的金屬氧化物半導體裝置的起始電壓升高。因此， 該等效的金屬氧化物半導體裝置的起始電壓會較金屬氧 化物半導體裝置60的本質起始電壓（intrinsic threshold voltage)為高。假如施加在字元線48的電壓較此等效的金 屬氧化物半導體裝置的起始電壓（threshold voltage)還 低，則金屬氧化物半導體裝置60就不會開啟，且因而在 0503-A32743TWF/chlin 15 200830475 兀線BL上不會有電流（或電壓降㈣邮dr〇p))。另一 入:，假如快閃記憶胞58冑於被抹除的狀態，此等效的 二屬^化物半導體裝置的起始電壓比起處於被寫入狀態 ' 、、纟广屬氧化物半導體裝置的起始電壓還低。因 加在字元線48上的電壓可以開啟金屬氧化物 脸衣置6〇，且在字凡線BL上可偵測到電流（或電壓 降）。 ，第0圖#日月—與第9圖相同的讀取操作電路圖，其 泣。日1口居，屬氧化物半導體裝S 62卩防止過量的漏電 二二乳化物半導體裝置62的功能說明如下。假如選 至相同的子元線48的另一快閃記憶胞，即使沒有 ^擇^亍的快閃記憶月包58，字元線抑仍會被施加一高電 二記憶胞％處於被抹除的狀態，金屬氧化物半 ^衣置60會開啟且會有電流通過。此電流為不想要的 Ϊί。加入該金屬氧化物半導體裝置62可用以防止該 漏电极產生’其中只有在選擇快閃記憶胞58時，選擇閘 極64的高電麼才會開啟金屬氧化物半導體裝f仏且當 沒有選擇快閃記憶胞58時，選㈣極6 : 關閉金屬氧化物半導體裝置62。金屬氧化物半導體= 62也可用以防止被過度抹除（〇爾-⑽㈣的快閃記憶胞 :造成的過多的漏電流。在該實施例中，即使在字元 I、鈀加一低電屢，金屬氧化物半導體裝置60也可能 會被開啟。 本發明的較佳實施例具有許多優點。因為使用衝擊 in 〇503-A32743TWF/chl； 16 200830475 電荷注入機制，所以本發明的實施例具有高效能。例如 該電子注入效能可達到百分之二十以上。降低寫入及抹 除電壓可消除例如電荷幫浦（charge pumps)之高電壓產生 電路(high-voltage generating circuits)的需求，因此可節 省晶片面積。此外，因為本發明的該實施例是形成在後 段(BEOL)製程，所以較不需考慮使用於形成該快閃記憶 體的材料可能會在形成的過程中污染該半導體裝置。因 此，有較多的材料可供選擇以形成快閃記憶胞。特別是 f 本發明的該實施例形成的快閃記憶胞所佔據的一小區 域，可用以作為未來產生積體電路之用。 為更詳細地瞭解本發明，下列敘述提出許多特定的 說明。然其並非用以限定本發明，任何本發明所屬技術 領域中具有通常知識者，在不脫離本發明之精神和範圍 内，當可作些許之更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。 0503-A32743TWF/chlin 17 200830475 【圖式簡單說明】 ，1圖為一傳統的快閃記憶胞。 程的2圖至第6圖為本發明之-實施例的中心階段製 矛的j面圖，其中該快閃記憶胞形成於後段製程。 :7圖顯示一寫入操作的能帶圖。 第8圖顯示-抹除操作的能帶圖。 路。第9圖及第1〇圖顯示讀取該快閃記憶胞時的具體電 【主要元件符號說明】 4〜井區； 8〜頂部覆晶矽閘極； ίο〜第一絕緣層； 20〜半導體基底； 24〜下電極； 28〜電荷陷捕層； 32〜控制閘極； 3七〜二氧化矽層； 36〜上電極； 2〜浮動閘極； 6〜控制閘極； m、m+l〜金屬層； 12〜弟_絕緣層； 22〜介電層； 26〜阻擋層； 30〜絕緣層； 34〜穿隧層； 342〜氮化；s夕層； 38〜金屬間介電層； 40、42〜金屬間介電層之開口； 44、46〜接觸插塞·，料〜字元線； 5〇〜操作閘極； ％〜快閃記憶胞 60、62〜金屬氧化物半導體裝置； 64〜選擇閘極。 〇503-A32743TWF/chlii 18

Claims (1)

1. 200830475 十、申請專利範圍： h 一種積體電路裝置，包括： 一基底； 下私極，位於該基底上方，其中該下電極位於該 土氐上方之最低的金屬層之中或其上方； 一阻擋層，位於該下電極上方； 一電荷陷捕層，位於該阻擋層上方； 一絕緣層，位於該電荷陷捕層上方； 一控制閘極，位於該絕緣層上方； 一穿隧層，位於該控制閘極上方；以及 一上電極，位於該穿隧層上。 2·如申請專利範圍第1項 中該下電極位於-金屬層内。㈣叙知體電路裝置，其 3.㈣請專利範圍第μ所述之積體電路裝置，更 二t:: 70線，該字元線電性連接該控制閑極，以及一 紅作閘極，該操作閘極電性連接該上電極。 屯如申請專利範圍第3項所述之積體電 中該字元線及該操作閘極形成於—金屬層中。衣置，，、 5. 如申請專利範圍第3項所述之積；電 中该穿隨層及該上電極的面積小 ” 且其中該字域經由-接職塞連接面積’ 6. 如申請專利範圍第i項 料° 中該電荇卩々插厗今人之積體電路裝置，其 T /¾何fe捕層包含一材料，該材料 及-含有_的介電材料所組成的族群、。—導電材料 0503-A32743丁 WF/chlin 19 200830475 7· 一種積體電路裝置，包括： 一基底； 第一金屬層，位於該基底上方； 一下電極，位於該第一金屬層中； 第二金屬層，位於該第一金屬層上方； 一字兀線及一操作閘極，位於該第二金屬層上 以及 r 一堆疊結構，介於該第一與該第二金屬層之 1 中該堆疊結構包括： ” 一阻擋層，位於該下電極上方； 一電荷陷捕層，位於該阻擋層上方； 一絕緣層，位於該電荷陷捕層上方； 一穿隧層，位於該控制閘極上方；以及 η極一士 =位於該穿隨層上方，且電性連接該操作 =疊其㈣穿隨層及該上電極僅與—部分的該控制閉 二如申請專利範圍第7項所述之積體 制閘極及該上電極。 逻接主Θ才工 9.如申請專利第7項所述 中，陷捕層使用一材料以形成，該::二: 上包含-導電材料與一含有陷，的介電材=二 〇503-A32743TWF/chlin 20 200830475 群0 1〇· —種形成及操作積體電路的方法，該方法包括·· 提供一基底； 二形成一下電極於該基底的上方，其中該下電極位於 5亥基底上方之最低的金屬層之中或其上方； 形成一阻擋層於該下電極上方； 形成一電荷陷捕層於該阻擋層上方；

   形成一絕緣層於該電荷陷捕層上方； 形成一控制閘極於該絕緣層上方； 形成一穿隧層於該控制閘極上方；以及 形成一上電極於該穿隧層上方。 11·如申凊專利範圍第10項所述之形成及操作積體 電路的f法’更包括形成—字元線，該字元線經由第一 接觸插基電性連接該控侧極，以及形成—操作間極， 該操作閘極經由第二接觸插塞電性連接該上電極。 利範圍第11項所述之形成及操作積體 屯、/ ，八中該下電極是使用鑲嵌製程形成於一第 萝二：：，且其中該字元線及該操作閘極是使用鑲嵌 形成於覆蓋在該第—金屬層上的第二金屬層中。 電路L3方t中請專利範圍第11項所述之形成^喿作積體 偏_雷/，’ίί括在該操作閘極與該字元線之間施加 土電L，將電荷注入至該電荷陷捕層中。 .I4.—種形成及操作半導體裝置的方法，該方法勺 括·· ° /匕 〇503-A32743TWF/chlin 21 200830475 形成一快閃記憶胞，包括： 提供一基底； 形成一下電極於該基底的上方，其中該下電極位於 该基底上方的一金屬層中； 形成一阻擋層於該基底上方； 形成一電荷陷捕層於該阻擋層上方； 形成一絕緣層於該電荷陷捕層上方； 形成一控制閘極於該絕緣層上方；

   形成一穿隧層於該控制閘極上方； 形成一上電極於該穿隧層上方； ^形成一子元線，該字元線經由第一接觸插塞連接於 一制閘極以及形成一操作閘極，該操作閘極經由第 二接觸插塞連接至該上電極； 、施加-負㈣電壓於該操錢極與該字元線之間， 以寫入該快閃記憶胞；以及 刀口 — 以姑正梅歷電！於該操作閘極與該字元線之間， 乂抹除该快閃記憶胞。 體裝ϋΐ請專利範圍第14項所述之形成及操作半導 JL中之二，其中至少在寫入與抹除該快閃記憶胞的 八中之一的步驟期間，該字元線為接地。 體二I請圍第14項所述之形成及操作半導 子衝擊注入至該電行；：：：閃記憶胞的步驟包括將電 憶胞的步料，以及其巾抹除該快閃記 驟包括將電润衝擊注人至該電荷陷捕層中。 〇5〇3.A32743TWF/chlin 22 200830475 17.如申睛專利範圍第14項所述之 體裝置的方法，其中該正偏壓 喿作半導 -介於約5伏特至7伏特的電壓值。、偏[電㈣具有 體J的=請14項所述之形成及操作半導 驟分別包括將該下電極接地。 〃抹除的步 19·如申請專利範圍第14項所述之形成及操作半導 體裝置的方法，其中該下電極形成於一第一金屬層中， 且其中該字元線及該操作閘極形成於位於該第一金屬層 上的第二金屬層中。 0503-A32743TWF/chlin 23