TW200822347A - SOI device and method for its fabrication - Google Patents

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Mario M Pelella
Donggang D Wu
James F Buller
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Description

200822347 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於絕緣體上覆半導體 (semiconductor on insulator ; SOI)裝置，以及製造此種 裝置之方法，且尤係關於SOI裝置，以及用於製造包含用 於解耦合電容器之放電路徑之s〇I裝置之方法。 【先前技術】
主要的現代積體電路（1C)藉由使用複數個互連接場效 電晶體（FET)(亦稱之為金屬氧化物場效電晶體（m〇sfet或 M0S電晶體））而實施。該等IC通常係使用p通道FET(pM〇s =日日體或PFET)和N通道FET(NM0S電晶體或NFET)兩者而 衣成，而後此1C係稱之為互補M0S或cM0S電路。能藉由 形成該M0S電晶體於覆蓋絕緣體層之半導體材料薄層而實 現MOS 1C之某些改良的性能。此等於絕緣體上覆半導體 (=1 )M0S電晶體例如呈現了較低的接面電容並因此能以 較高的速度操作。 形成在该SOI層中及該s〇I層上之該M〇s電晶體係互 $、ΐ者執仃所希望之電路功能。許多的電壓匯流排亦連接 ^的裝置以當由該電路功能需要時供電至該等裝置。 :::電！匯流排可包含例如Vdd匯流排、l匯流排、l匯 可包含耦接至外部電源之匯流排以及耦接 m 4部父變電源之匯流排。如λ處所使用的， 等:雍Γ匯流排” #口 “Vcc區流排”以及“電壓匯流排” 方'外部和内部匯流排。如於電路中之各種節點於 94054 5 200822347 電路之操作期間其被充電或放電任一情況，各種匯流排必 須供應電流或吸收電流於這些節點。特別是當該積體電路 的開關速度（switching speed)增加時，因為該匯流排之固 有的電感’由匯流排所需的供應或吸收電流能於該匯流排 上引起顯著的電壓尖脈波（voltage spike)。於該等匯流排 之間設置解耗合電容器以避免也許由該電壓尖脈波所引起
之邈輯錯誤已成常見。例如，此種解耦合電容器能夠被連 接於該等Vdd和VSS匯流排之間。這些解耦合電容器係典型 地冶著该等匯流排之長度分佈。該等電容器通常（但非必須） 形成為M0S電容器，具有一個由用以形成該等M〇s電晶體 之閘電極之相同材料形成之電容器之一個板、由該s〇i層 中之雜質摻雜區所形成之電容器之另一個板、以及分隔開 由閘：;丨電貝所形成之該電容器之該等二個板之介電質。 雷六t用f等M0S電容器作為電壓匯流排之間的解搞合 …谷态％，能夠發生能影響積體電路之產率和可靠度之一 的電題、之發^生係因為於該ic的製造期間能有足夠 破=容器上’以透過該電容器介電材料引起 产、^士 s衣置尺寸縮小和尤其當該閘極介電層之厚 度減少時此問題變得更為 "電屬之谷 個電漿沉積和/或钱刻步二^何建立係從-個或多 或蝕刻層間介電她 k成’該等步驟係用於沉積和/ 中的金屬或其他導體。用衣製造該等積體電路之最後步驟
造此等M0S裝 上之破壞效 94054 6 200822347 U! ’希望，用於製造包含解轉合電容器和用來保 4^ #解耦合電容器之放電路徑之s〇i裝置之方法。’、 者’由後續的詳細說明和所附之申請專利範圍，姓^ 的圖式和前述的技術領域和背景，本發明之其^ : 徵和特性將變得清楚。 (特 【發明内容】 本發明提供一種絕緣體上覆矽(s〇i)裝置，該 輕接於㈣匯流排之間並形成於覆蓋絕緣體層之單晶半^ 體層中之MQS電容器、和半導體基板。該裝置包含一 =於放電建立在該_電容器上之可能有害電荷之放; ♦ k。该M0S電容器具有形成該M〇s電容器之第一板之 包包極材料’和於形成第二板之導電電極材料下方之單晶 石夕層—中之雜質摻雜區。第一電壓匯流排係搞接至該電容器 私:第一板並經由形成在該半導體基板中之二極體搞接至 路t 電壓S流排係搞接至該電容器之該第二板。 、本發明提供一種用於製造絕緣體上覆矽（SOI)裝置之 —該裝置包含矽基板、覆蓋該矽基板之埋置絕緣體層、 ^设蓋該埋置絕緣體層之單晶矽層。依照本發明之一個實 邊方法包括··形成延伸穿過該單晶半導體層至該埋 緣體層之介電隔離區。飿刻開口以延伸穿過該介電隔 該區和2埋置絕緣體層，以暴露該半導體基板之一部分。 導基板之暴露部分係摻雜有雜質以於該半導體基板 =成PN接面二極體。該單晶半導體層之一部分係摻雜有 貝推雜劑以形成電容器之第一板，以及形成覆蓋於該單 7 94054 200822347 曰曰半V體層之該部分之絕緣體層。形成覆蓋於該絕緣體層 電電極以形成電容器之第二板。第一匯流排係耦接至 該電容器之第二板和至該二極體，以及第二匯流排係耦接 至該電容器之該第一板。 【實施方式】 下列之詳細說明僅為例示性質，並不作為限制本發明 或應用2本發明的使用。再者，並不由呈現於前面技術領 域、先前技術、發明内容或下列實施方式中所表示或暗示 之任何理論而作為限定本發明。 第1圖顯示習知解耦合電容器結構20之元件之部分剖 面圖》亥解耦合電容器結構2〇係實施於絕緣體上覆石夕⑽ 積體電路⑽裝置結構之—料。此種_構可包含複數 ^固分佈之M0S電容器22(僅顯示其中一個），各_電容器 2包含頂板24、底板26和電容器介電質28 ::由組成該1C之剩餘部分之該_電晶體之該等間； =目同材料製成。電容器介電質_常係與用於該 板=1電晶體之該閉極介電質使用相同材料製成。底 32 3〇 ^ ^ 32 ===基板34。於-此實施例中石夕之例示層3〇為摻 化.努頂板24自行對準而形成之重濃度摻雜 〇^iydGped购觸件36促進對層3q之歐 覆蓋該電容器結構並電 屬:層：與
Vdd匯〜排40 ’係藉由形成在穿 94054 8 200822347 過層間介電質38之開口 44中之金屬化之接觸件42而耦接 至頂板24。一匯流排，譬如Vss匯流排46，係藉由形成在 穿過層間介電質38並接觸N+接觸件36之開口 5〇中之金 屬化之接觸件48而耦接至底板26。對於各匯流排複數個 金屬化接觸件通常係用於確保該匯流排和該電容器的個別 板之間具有良好的接觸。而且，複數個電容器結構係耦接 於该等二個匯流排之間，以及此等電容器結構將被發現分 佈於該積體電路之附近。 第2至Π圖顯示依照本發明之實施例之形成作為絕緣 體上覆梦CMOS積體電路53之部分之解搞合電容器52之一 β刀之方法步驟之剖面圖。依照本發明之實施例，以下作 更完全的說明，解耦合電容器52包含至少一個放電路徑， 在該電谷器上或在處理期間電路中任何之非接地節點上建 立的電何猎由此路徑能安全的放電以避免破壞該電容器介 電質。雖然術語“M0S裝置，，恰當地指具有金屬閘電極和 氧化物閘極絕緣體之裝置，但是於整篇文中該術語將用來 才曰包含位於閘極絕緣體（無論為氧化物或其他絕緣體）之上 之導電閘電極（無論為金屬或其他導電材料）之任何半導體 裝置（該閘極絕緣體遂位於半導體基板之上）。於這些例示 只鈀例中僅顯示了小部分的CMOS積體電路53，特別是其 中形成有解耦合電容器52(除了一個n通道M0S電晶體 (NM0S電晶體）以及一個p通道M〇s電晶體（pM〇s電晶體）） 之電路部分。製造CM0S裝置之各種步驟為已知之步驟，而 為了簡潔起見，許多習知的步驟於此處僅將簡短提及，或 94054 9 200822347 將其整個省略而不提供已知的製程細節。雖然於此例示實 鉍例中該積體電路係說明為一 CM〇s電路，但是本發明亦可 應用於單-通道型M0S電路的製造。本申請案係相關於審 查中相關申請案第Π/丨33, 969號，該案揭示之整個内容併 合於本案作為參考。
如第2圖中所例示，依照本發明之一個實施例之方法 由提供半導體基板54開始。該半導體基板較佳地為具有形 成覆蓋於單晶矽載體基板34之單晶矽層3〇之矽基板。如 此處所使用的，術語“矽層，，和“矽基板，，將用^包含典 5L用於半導體工業之相當純的或輕濃度雜質摻雜⑴邮^ 1山mpurity doped)單晶矽材料，以及混合其他元素譬如鍺、 石厌等之矽以形成實質的單晶半導體材料。為了容易說明， ，^作為限制，此處該等半導體材料一般稱之為矽材料。 早晶石夕層30將被用通道和p通道_ f晶體的形成以 及解耦合電容器52。單晶矽基板34提供對單晶矽層㈣之 支撐，以及依照本發明之實施例將用來形成放電路徑用於 放電建立在解耦合電容器52上之可能的有害電荷。單晶矽 層30藉由已熟知的晶圓接合和薄化技術而接合至單晶矽 載體基板34，具有分離單晶石夕層3G與單晶残體基板34 之’丨電絶緣層32。該單晶石夕層被薄化至大約5〇至細奈 米^之厚度’依於所執行的電路功能而定。該單晶石夕層 和该早晶矽載體基板兩者較佳地具有至少大約每平方】至 35歐姆（1-35 0hms per square)之電阻率（⑽…心）。 依照本發明之-個實施例，薄梦層3Q被雜質摻雜成N型和 94054 10 200822347 單晶石夕載體基板34被雜質摻雜成p型。典型為二氧 介電絕緣層32較佳地具有大約5〇至2〇〇⑽之厚产。 作為-個替代的晶圓結合技術，單晶半導體予基^°54 此狗用SIMGX製程形成。該等SI腿製程為已知 中氧離子被植入至單晶矽基板34之次表面區(_…、 sdacereg剛）中。該單晶梦基板和該植人之氧接著被加
…以形成次表面氧切介電層32，該次表面氧切介電芦 32電性關該基板之上部分⑽㉟3())與單^基板^曰 之剩餘部分。SOI層30之厚度係由植入之離 定。無關於用來形成謂層之方法，介電層二;:;: 之為埋入氧化物或“B0X” ，此處亦將如此稱呼。 已提供了-個半導體基板54,依照本發明之一個實施 例之方法繼續如顯示於第3圖中’形成延伸經過單晶石夕層 如至，電層或腿32之介電隔離區58至58。該介電隔^ 區係較佳地由已知的淺溝槽隔離（shal 1〇w isolation ; STI)技術形成，其中溝槽被蝕刻入單晶矽層 3〇中」該等溝槽被填㈣如沉積之二氧切之介電材津二 以及藉由CMP去除過量的二氧化矽。士。已熟知的，有許多 的製程能用來形成該STI，因此此處不須詳細說明該製 程。於此例示範例中將顯示僅有單一 N通道M〇s電晶體 3/0、單一 P通道M0S電晶體2〇〇、和單一解耦合電容器 热悉此項技術者將了解到，許多其他的裝置可需要用來執 仃所希望的電路功能，包含複數個N通道M〇s電晶體、複 數個P通逗M0S電晶體、和複數個解耦合電容器。因此， 94054 11 20082234Ί 若需要的話能形成額外的sn區（未顯示），以提供將被形
成在單晶石夕層30中和其上之該⑽s電路之各種其他裝置 之間的電性隔離。 σ伙肽不贫明之實施例，介電隔離區56和57之間之薄 f曰曰夕層30之邛分60月匕被摻雜成ν型。該ν型摻雜能夠 是層30原來的摻雜’或者能是後續藉由離子植入等的摻 雜。該薄單晶石夕層30之部分6G形成解耦合電容器52之該 底板。以同樣方式，介電隔離區58和57之間之薄單晶石夕 層30之部分61亦能被摻雜成N型。部分61將用於p通道 電晶體200的形成。鄰接介電隔離區％之層3〇之部分㈡ 能例如藉由離子植入而被摻雜成p型。部分6 3將用於刀N ::電晶體_的形成。能依照已熟知之光學微影術和離 子=技術藉由光阻之圖案化層遮罩不接受特定植入之層 ‘刀。如第3圖中所例示’介電材料62之層係形成 至少在該soi層之部分60、部分6卜和部分 介電材料62較佳地具有大約丨至3 表面上。 且右士的彳e 主0 nm之厚度，而最佳地 電曰：2。0 , Ϊ 2. 〇 η1"之厚度。介電材料62形成P通道 電曰曰^叫N通道電晶體3 〇 〇之閘極絕緣體、和電容器 52之電容器介電質。並不要 也就Μ / 於所有的三個裝置； 電質Π用一個介電質層能用於電容器介電質而不同的介 包貝層此用於電晶體2〇〇和/或3〇〇之弓 用層於所有的三個裝置二==緣趙’但是使 介電材料能是熱生長之二氧切，該二氧：目最少。該 化作用if产L μ· · 飞化石夕係耩由於氧 兄（〇XldlZingaiflblent)中加熱石夕層30而形成， 94054 12 200822347 或該介電材料能是氧化石夕、氧氮化石夕、氮化石夕、或丝如 =二高介電常數介電質等之沉積層。沉積之絕緣體能 曰化予軋相沉積（chemical vapor dep〇siti〇n; cvd)、 (PEaD)?^(LPCVD)' ^ ^ ^ ^ ^ (_而沉積。如所例示，層62為沉積在介電隔離區以 =石夕層3。上之沉積層。多晶石夕或其他閘電極形成材料 ;!!:積在介電材料之層上，並被圖案化以形成解輕合 谷益52之頂板64、P通道M〇s電晶體2〇〇之閘電極別2、 ^通道咖電晶體_之閘電極3〇2。該閘電極形成材 Μ，下文中將稱之為（為了方便說明而非限制）多晶石夕，雖 然熟悉此項技術者將了解到亦可使用其他的材料。能 CVD或LPCVD藉由減少我（SiH4)而沉積該多晶石夕。壁曰如 氮切、氧氮切、等等之硬遮罩材料層（未顯示） ，、月以積在該多晶梦層之上以助於該閘電極的圖案化和钱 刻。能使用圖案化之光阻層和習知之光學微影技術和 茲刻於C1或胁/〇2化學而圖案化該多晶石夕層。於本發明 之較佳實施例中’側壁間隔件6 6係形成在頂板6 4、閉電 極202、和閘電極302之邊緣上。能藉由已知的方式異向 性偏iKaniS〇tropicallyetching)氧化石夕、氮化石夕等之声 而形成該等側壁間隔件。間隔件形成材料之層係例如，由曰 使用chf3、α、或SFe化學作用（cheroistry)之反應性離 子蝕刻（reactive i〇netching; RIE)而被異向性蝕刻，以 從實質水平表面（多晶梦特徵之頂部）去除該層，及於實質 垂直表面（多晶矽特徵之側壁）上留下該層。 、只、 94054 13 200822347 如第4圖中所示，$ w、 y 離區5 7和下方介電声3 2二個開口 7 4被姓刻穿過介電隔 ,,,^ - pa " 之°卩分。依照本發明之較佳實施 1二 被_穿過該介電隔離區和該下方介電 層。雖然開口 74和聞〇7^工4^ 的介電Ρ Μ Ρ , 兩者係皆顯示被蝕刻穿過相同 白9 >Μ冤Prig離Q ’但县—你]ρ目 4一個開口能被蝕刻穿過分離的隔離 二：：74和75被異向性钱刻’較佳地為反 刻。该介電層能例如使用cf”CHF3、SSF6 反= 绿子㈣卜開σ74暴露單晶石夕載體基板34之表面 之σ|^刀98以及開口 75暴露該載體基板之一部分99。該 蝕刻能被f由例如光阻之圖案化層(未圖示)而遮罩。“
C 亦如第4圖中所示，硼離子或其他P型導電率決定離 =箭號76所示透過開口 75被植入至單晶石夕载體基板^ 以於δ亥載體基板中形成接觸區78。相同的p型離子植入 亦能導向至薄單晶石夕層30中以形成積體電路53之？通道 M0S電晶體2〇〇之源極204和汲極2〇6區域。該源極和汲 極區之離子植入係藉由閘電極2 〇 2和相關聯的側壁間隔件 6 6遮罩並目在匕自行對準於閘電極2 〇 2和相關聯的側壁間隔 件66。於該ρ型離子植入期間其他裝置係可藉由光阻之圖 案化層（未圖不）而遮罩。 於透過開口 75植入Ρ型導電率決定離子之前或之後， 譬如砷或磷之Ν型導電率決定離子被透過開口 74而植入， 如第5圖中箭號174所示。該Ν型導電率決定離子被植入 到單晶梦载體基板34以形成Ν型區176，該Ν型區176與 載體基板形成ΡΝ接面二極體177。能使用相同的Ν型離^ 94054 14 200822347 植入藉由使用頂板64和側壁間隔件6 而植入離子進人薄單晶⑦層3() '、'、離子植入遮罩 68 > 7〇 | 64 f+it & /刀60以形成接觸區 曰叮/、」貝极〇4對準。重濃度 與解輕合電容器之底板具有良好性接）^區促使 體區Π6和接觸區68、70被 ：：。同時，二極 以植人N通道電晶請之^入二使用相同的植入 .^ ^ ^ 川4和源極306區。源極 和/及極區之離子植入係藉由 P杜4 rV 电位302和相關聯的側壁間 阳件6 6遮罩並因此自行對準閘 隔件66。於該N_子植 G2和相關聯的側壁間 和，料Φ… P通道M〇S電晶體2〇〇 :该積體電路之其他區域能用已知的方法而遮罩，例如， 用光阻層（未顯示）。 於絲該遮罩光阻層後，絕緣體層⑽之暴露部分被去 2及依照本發明之一個實施例，石夕化物形成金屬（譬如 ^、銘、鈦、㈣）之層係全面沉積於該結構上。該石夕化物 形成金屬係沉積與該離子植入接觸區78、二極體區I”、 區68、70和電容器結構52之多晶石夕頂板64、源極2〇4和 汲極206區和pm〇s電晶體2〇〇之閉電極2〇2接觸，以及與 題0S電晶體300之汲極304和源極306區以及閘電極3〇2 接觸。5亥矽化物形成金屬較佳地具有大約5至15 nm之厚 度。加熱该矽化物形成金屬，較佳地至大約^⑽艺至5〇〇 c的’里度以引起該金屬與矽反應，以此情況接觸以分別於 觸區6 8 7 0上形成金屬梦化物接觸區別和8 2、於接觸 區78上形成金屬矽化物接觸件84、於二極體區176上形 成金屬砍化物接觸件〗78、於多晶矽頂板64上形成金屬矽 15 94054 200822347 化物接觸件8 6、和於Μ 0 S雷曰舰。η MUb電晶體200上形成金屬矽化物接 觸件208和21 0以及於m〇s帝曰触 趴包晶體300上形成金屬矽化物 接觸件3 0 8和310，皆如箆β岡士 ^ , 白如弟b圖中所示。未與矽接觸之金 屬，例如沉積於介電隔離區上全 认〜 丄 < 至屬，於该加熱步驟期間 未反應，並藉由例如於祕/H2S〇4或腦3/hci溶液之渴蝕 刻而去除。金屬矽化物接觸件209和3〇9至M〇s電晶體2〇〇 和3 0 0之閘電極亦可形成於相同時間。
^依照本發明之實施例，譬如氧切之制介電材料層 88係全面地沉積以覆蓋多晶矽特徵和矽化區並填滿開口 74和75。層88接著被光學微影圖案化和姓刻以形成開口 90 ’該開口 90暴露金屬矽化物接觸件8〇、82、84、m 86、208、210、308、和310之部分，如第7圖中所示。藉 由CVD法分解譬如四乙基矽（tetraethyl〇rth〇silica忱； TEOS)之源極材料而能沉積層間介電材料層88，以及能例 如用CHFpCF4、或SFe化學作用之反應性離子蝕刻而蝕刻\ 導電插塞（conductive plug)係形成於開口 9〇中。導電插 塞92接觸金屬矽化物接觸件80、導電插塞94接觸金屬矽 化物接觸件82、導電插塞96接觸金屬矽化物接觸件84、 接觸插塞180接觸金屬矽化物接觸件178、和導電插夷98 接觸電容器結構52之金屬矽化物接觸件86。以相同方式， 導電插塞212、214、312、和314分別接觸金屬破化物接 觸件208、210、308、和310。導電插塞能用習知方法形成， 例如藉由沉積鈦層，形成氮化鈦層，然後沉積鎢層。能藉 由CMP製程而將超出的插塞材料從層間介電材料88之表面 94054 16 200822347 去除。 如第8至11圖之例示，依照本發明之實施例，該解 合電容器結構係藉由沉積和圖案化一層或更多層之金屬以 形成Vdd匯流排_和vss匯流排102而完成。該所需之匯 .流排和其他互連接金屬化的路徑安排（routing)通常地♦ 要幾層之金屬化層。這些金屬化層能夠藉由介電材料層而而 電性分離。該金屬層可以是鋁、銅、鋁或銅合金、等等。 熟悉此項技術者將了解到铭金屬化通常被沉積然後光微影 圖案化並蝕刻，反之銅金屬化通常地係藉由金屬鑲嵌如 (damascene)製程而圖案化。第8至u圖示意地顯^由譬 如鋁之金屬形成Vdd匯流排100和vss匯流排1〇2之步驟。 如第8圖中所例示，譬如鋁或鋁合金之金屬層4〇〇係 沉積在介電層88之頂部之上，並與導電插塞接觸。該金屬 層被圖案化，如第9圖中所示，以形成Vdd匯流排1〇〇之部 ^分電性耦接到N通道M0S電晶體300之汲極3〇4,電性耦 (接到解耦合電容器52之頂板64和至二極體177。該金屬 層亦被圖案化以形成Vss匯流排102之部分電性耗接至解 耦合電容器52之底板60，至P通道M0S電晶體200之汲 極區206和至基板接觸件78。 如第10圖中所例示，依照本發明之一個實施例，該方 法繼續，沉積另一個介電層402覆蓋介電層88及圖案化金 屬層400。較佳地介電層4〇2之頂表面被例如用cMp製程 而平坦化。開口 404被圖案化並被蝕刻以延伸穿過介電層 4〇2以暴露Vdd匯流排1〇〇之部分。開口 4〇4能用導電插塞 94054 17 200822347 406填滿，以及額外的金屬408層係沉積至介電層4〇2之 平坦化上表面上，以及與導電插塞4〇6電性接觸。 如第11圖中所例示’能圖案化和蝕刻金屬層4〇8以形 成該vdd匯流排之一部分41〇，該Vdd匯流排之該部分 能例^接至外部電源供應器。因為二維圖式之限制，雖 ’、、、:於第10和11圖中未顯示，但是額外的開σ能被圖案化 和钕刻牙過介電層402以暴露vss匯流排！ 〇2之部分，該等 Γ開口能被填滿導電插塞，以及金屬層4〇8之一部分能被圖 *化以电性連接至該等導電插塞。此外，L連接能連至基 板34如於端部412所示。 人二时匚/现排仏耦接至導電插塞98並因此耦接至解耦 5電容器52之頂板64。該Vss匯流排係耦接至導電插塞 Ϊ ^並因此純至解輕合電容器52之底板6G。該解麵合 电奋為知因此耦接於該等二個電壓匯流排乏間。依昭本發 明之實施例’該Vdd匯流排亦麵接至導電插塞⑽並因此輕 接至形成在載體基板34中之pN接面二極體π，提供用 於可建立在電谷$ 52之頂板上之電荷之放電路徑。建立在 頂板64上之正電荷能漏電至該基板作為㈣接面二極體 177之逆向偏壓漏電流。建立在頂板64上之負電荷能漏雷 至該基板作為PN接面二極體177 、 ：電 ^ ^ , 位版1 之正向偏壓電流。此外， =本發明之進-步實施例，該L匯流排亦減至導電插 塞96並因此搞接至葡f其士 π 載肢基板34，提供另一用於可建立在 。電谷益之底板上之電荷之放電路徑。 至少對於積體電路53之某些之_電晶體，該u匯 94054 18 200822347 流排亦耦接至導電插塞312並因此耦接至N通道M〇s電晶 體300之，及極，而該Vss匯流排亦耦接至導電插塞212並因 此搞接至P通道M0S電晶體2〇〇之汲極。因為二維圖式之 限制二某些的元件之間直接連接用虛線414示意地表示。 雖:、、;、第11圖顯示了從Vdd延伸至pn接面二極體m之放電 路拴但疋該放電路徑能被耦接以從任何非接地電路節點 延伸，該非接地電路節點有可能被經由製造IC 53中所使 用之各種電梁钱刻和沉積步驟所產生建立之電荷所傷宝。 ^然未顯示於圖式中’但是該放電路徑已緣示為從聰電 BB體之雜質摻雜區延伸至該pn接面二極體⑺，該放 徑亦能從譬如M0S電晶體300之閘電極302延伸至 接面二極體。 μ pn 雖然於本發明之上述詳細說明中呈現了至少一 範例’但是應該了解到存在有許多之變化。例如，上= 方法步驟之次序僅為例示用，而不欲作為限制。二 舉的金屬、絕緣體、和離子種類僅例示用。雖^ 電^二排ΓVss匯流排例示於第8至11圖中係形成於積體 屬展。J同的金屬化層1，但是他們亦可形成於不同的公 &㈠應該了解到實施範例或諸實施範例僅是、至 用’而並不欲限制本發明之範圍、應用、或組構只例 (c〇nflgurati〇n)於任何方式。而 供熟悉此項技術者祐彳-★於B 上之砰細說明將提 引，將了解=:ί;!:Γ範例之方便的路途指 配置可《作各種二所說明之功能和元件的 改又而仍不脱離本發明提出於所附申請 94054 19 200822347 專利範財及其合法均等之範圍。 【圖式簡單說明】 上文中結合下列圖式而描述本發 件符號表示相似之元件，且其中：^丨中’相似之元
面圖第^顯示先前技術㈣合電容器之—部分之部分剖 積體=:::之了發明之各種實施例之製造-I 女少驟之剖面圖。 20 24 28 32 34 36 40 44 48 52 53 54 60 63 主要元件符號說明】 22 M0S電容器 26 底板 30 早晶砍層 導體基板 38 層間介電質 42 接觸件 46 Vss匯流排 50 開口 頂板 電容器介電質 介電絕緣體 單晶矽載體基板、 N+接觸件 Vdd·匯流排 開口 接觸件 解耦合電容器 屺緣體上覆矽CMOS積體電路、絕緣體上覆半導體 (SOI)裝置 、& 半導體基板 56、57、58介電隔離區 61部分 62介電材料 部分 64頂板 94054 20 200822347 66 側壁間隔件 74、75 開口 78 接觸區、接觸件 8 4、8 6金屬石夕化物接觸件 90 開口 98 部分、導電插塞 100 Vdd匯流排 174 箭號 177 PN接面二極體 180 導電插塞 202 閘電極 206 沒極 68、70接觸區 76 箭號 80、82金屬矽化物接觸區 88 層間介電材料層 92、94、96導電插塞 99 部分 1〇2 Vss匯流排 1?6 N型區 178 金屬矽化物接觸件 200 P通道M0S電晶體 2〇4源極
208、209、210金屬矽化物接觸件 212、214導電插塞 3qq 302 閘電極 3()4 306 源極 308 309、310金屬矽化物接觸件 312、314導電插塞 400 402 介電層 404 406 導電插塞 408 410 Vdd匯流排 412 414 虛線 N通道MOS電晶體 汲極 MOS電晶體 金屬層
金屬層 端部 94054 21

Claims (1)

  1. 200822347 十、申請專利範圍： 1· 一種製造絕緣體上覆半導體（s〇I)裝置[53]之方法，該 裝置包括半導體基板[34]、覆蓋該半導體基板之埋置絕 緣體層[32]、和覆蓋該埋置絕緣體層之單晶半導體層 [30]，該方法包括下列步驟： 形成耦接於第一電壓匯流排[100]與第二電壓匯流 排[102]之間之M0S電容器[52]，該M〇s電容器具有形L Γ 成該M〇S電容器之第一板[64]並且耦接至該第一電壓^ 匯流排[100]之閘電極材料，以及在形成該M〇s電容器 之第二板並耦接至該第二匯流排[102]之閘電極材料下 方之该單晶半導體層中之雜質摻雜區[60];以及 形成耦接該MOS電容器[52]之該第一板[64]至形 成在该半導體基板[34]中之二極體[177]的放電路徑 [86 、 98 、 180 、 178]。 2.如申請專利範圍第丨項之方法，其中，形成放電路徑之 I， ，該步驟包括下列步驟： $成延伸牙過该單晶半導體層[3 〇 ]至該埋置絕緣 體層[32]之介電隔離區[57]; 钱刻穿過該介電隔離區和該埋置絕緣層之開口 [74]，以暴露該半導體基板之一部分[98]; 離子植入第一類型導電率決定雜質穿過該開口以 於該半導體基板中形成PN接面二極體[177];以及 耦接該第一電壓匯流排[1 〇〇 ]至該半導體基板中之 該PN接面二極體[177]。 94054 22 200822347 3· 1項之方法，復包括形成輕接該MOS :谷益]之该第二板[60]至該半導體基板[34]之第 二放電路徑[82、94、96、84]的步驟。 4· -種製造絕緣訂覆半導體（SQI)裝置[53]之方法，該 裝置包括P型半導體基板[34]、覆蓋該 之埋置絕緣體層叫和覆蓋該埋置絕緣懸層 V體層[30 ]，該方法包括下列步驟： 形成延伸穿過該單晶半導體層之介電隔離區、 57 、 68]; 蝕刻延伸穿過該等介電隔離區之其中一個介電隔 離區[57]和該埋置絕緣體層[32]的開口 [74]，以暴露該 P型半導體基板之一部分[98]; ^用N型雜質摻雜該P型半導體基板之經由該開口暴 露之該部分以形成N型區[176]，該N型區[176]與該p 型半導體基板形成PN接面二極體[177]; 用N型雜質摻雜劑摻雜該單晶半導體層[3〇]之一 部分[60]以形成電容器[52]之第一板； 形成覆蓋該單晶半導體層之該部分的絕緣體層 [62]； 形成覆蓋該絕緣體層[62]之導電電極[64]，以形成 該電容器之第二板； 耦接第一匯流排[100]至該電容器[64]之該第二板 和至該N型區[176];以及 搞接第二匯流排[102 ]至該電容器之該第一板 94054 23 200822347 • [60]〇 5·如申請專利範圍第4項之方法，復包括下列步驟： 飯刻延伸穿過該等介電區之其中之一個介電區[57] 和該埋置絕緣體層[32 ]的第二開口 [ 75 ]，以暴露該Ρ " 型半導體基板[34]之第二部分[99]; 用Ρ型雜質摻雜該Ρ型半導體基板之該第二部分 [99]以形成對該ρ型半導體基板之接觸件[78];以及 ( 耗接該第二匯流排[102 ]至該電容器之該第一板 [60]和至對該ρ型半導體基板之該接觸件。 6·如申請專利範圍第4項之方法，其中，形成導電電極 [64]之該步驟包括下列步驟： >儿積多晶石夕層覆蓋該絕緣體層；以及 圖案化該多晶矽層以形成導電電極[64]、nM〇s電 晶體[ 300]之閘電極[3〇2]、和PM〇s電晶體[2〇〇]之閘恭 極[202] 。 $ (7· —種絕緣體上覆半導體（s〇I)裝置[53]，包括： 半導體基板[34]; 覆盍該半導體基板之埋置絕緣體層[32]; 覆蓋該埋置絕緣體層之單晶半導體層[3〇]; MOS電容器[52]，包括： 於該單晶半導體層中之雜質摻雜區[6〇 ]，形成嗲 MOS電容器[52]之第一板； μ 復盍該雜質推雜區[6 〇 ]之介電層[6 2 ];以及 覆盍該介電層並形成該M0S電容器之第二板之導 94054 24 200822347 • 電材料[64]; 形成在該半導體基板中之PN接面二極體[177]; 耦接至該第一板[60]之第一電壓匯流排[1〇2];以 及 耦接至該第二板[64]和至該pn接面二極體[177] 之第二電壓匯流排[1〇〇]。 8·如申請專利範圍第7項之絕緣體上覆半導體（s〇I)裝 . 置，復包括： Γ 對該半導體基板之電接觸件[78];以及 耦接該電接觸件至該第一電壓匯流排之互連接 [84 、 96 、 94 、 82] 〇 9·如申請專利範圍第8項之絕緣體上覆半導體（S()I)裝 置，復包括： 形成在該單晶半導體層[3〇 ]之第一電性隔離部分 [61 ]中之PMOS電晶體[200]; (’ 形成在該單晶半導體層[3 0 ]之第二電性隔離部分 [63]中之NMOS電晶體[300];以及 其中’该MOS電容器[52 ]係形成在該單晶半導體層 之第三電性隔離部分[6〇]中。 1 〇·如申請專利範圍第9項之絕緣體上覆半導體（s〇i)裝 置，其中，該PMOS電晶體[200]之汲極[2〇6]係耦接至 該第一電壓匯流排[1〇2]，而該NMOS電晶體[300]之汲 極[304]係耦接至該第二電壓匯流排[1〇〇]。 94054 25
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