TW200809957A - Plasma etching method, plasma etching apparatus, computer storage medium, and storage medium with treatment recipe stored thereon - Google Patents

Plasma etching method, plasma etching apparatus, computer storage medium, and storage medium with treatment recipe stored thereon Download PDF

Info

Publication number
TW200809957A
TW200809957A TW096110859A TW96110859A TW200809957A TW 200809957 A TW200809957 A TW 200809957A TW 096110859 A TW096110859 A TW 096110859A TW 96110859 A TW96110859 A TW 96110859A TW 200809957 A TW200809957 A TW 200809957A
Authority
TW
Taiwan
Prior art keywords
etching
plasma etching
plasma
etching step
point metal
Prior art date
Application number
TW096110859A
Other languages
English (en)
Inventor
Motoki Fujinaga
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW200809957A publication Critical patent/TW200809957A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

200809957 (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於將形成於絕緣膜上,且具備具有柱狀構 造的多數結晶粒(grain )與位於這些結晶粒之間的結晶粒 ^ 交界部的高融點金屬膜進行電漿蝕刻的電漿蝕刻方法、電 1 漿蝕刻裝置、電腦記憶媒體及記憶有處理方法的記憶媒體 【先前技術】 目前爲止,在半導體裝置的製造步驟中,多使用使蝕 刻氣體產生電漿,且利用該電漿的作用來進行蝕刻的電漿 倉虫刻。 此外,例如在液晶顯示裝置之薄膜電晶體的製造步驟 等中,進行將形成於SiNx、Si02等絕緣膜(基底膜)上 的高融點金屬膜(例如Mo、W、Ta或至少包含這些當中 之一的合金等),經由光阻劑等所構成的遮罩層進行電漿 蝕刻,且形成閘極電極等。 在上述高融點金屬膜的電漿蝕刻中,已知有使用含氟 系氣體的蝕刻氣體例如SF6或CF4與氧的混合氣體,作爲 蝕刻氣體者(例如,參照專利文獻1。)。 〔專利文獻1〕日本特開平7— 321231號公報 【發明內容】 〔發明所欲解決之課題〕 -4- 200809957 (2) 上述高融點金屬膜係藉由濺鍍等形成,且具備具有柱 狀構造的多數結晶粒與位於此等結晶粒之間的結晶粒交界 部之構造。因此,如上所述,若使用含氟系氣體的蝕刻氣 體作爲蝕刻氣體時,會有結晶粒交界部先被蝕刻,且在作 爲基底膜之絕緣膜的表面產生形成凹凸之粗糙的問題。 ^ 本發明係爲解決上述問題而開發者,其目的在於提供 一種相較於以往可抑制高融點金屬膜之基底膜之粗糙的產 生之電漿蝕刻方法、電漿蝕刻裝置、電腦記憶媒體及記憶 有處理方法的記憶媒體。 〔用以解決課題之手段〕 申請專利範圍第1項之電漿蝕刻方法,係將形成有: 基底膜;和形成於上述基底膜上、且具備具有柱狀構造的 多數結晶粒與位於這些結晶粒之間的結晶粒交界部之高融 點金屬膜;和形成於上述高融點金屬膜上的遮罩層之被處 理基板的上述高融點金屬膜經由上述遮罩層施行電漿蝕刻 ,其特徵爲具備:第1蝕刻步驟,係進行上述結晶粒交界 部之蝕刻速度比上述結晶粒之蝕刻速度快的電漿蝕刻;和 第2蝕刻步驟,係進行上述高融點金屬膜相對於上述基底 膜的選擇比高於上述第1蝕刻步驟的電漿鈾刻’且在上述 結晶粒交界部的上述基底膜露出前,從上述第1蝕刻步驟 切換至上述第2蝕刻步驟。 申請專利範圍第2項之電漿蝕刻方法係如申請專利範 圍第1項之電漿蝕刻方法,其特徵爲:上述基底膜係絕緣 -5- 200809957
膜。 申請專利範圍第3項之電漿鈾刻方法係如申請專利範 圍第1項之電漿蝕刻方法,其特徵爲:上述基底膜係半導 體膜。 申請專利範圍第4項之電漿蝕刻方法係如申請專利範 圍第1至3項中任一項之電漿蝕刻方法,其特徵爲:上述 第2蝕刻步驟係進行在上述被處理基板施加偏壓電壓的蝕 刻,而上述第1蝕刻步驟並沒有在上述被處理基板施加偏 壓電壓,或是施加比上述第2蝕刻步驟低的偏壓電壓以進 行飩刻。 申請專利範圍第5項之電漿鈾刻方法係如申請專利範 圍第1至4項中任一項之電漿蝕刻方法,其特徵爲:上述 第1蝕刻步驟的壓力係高於上述第2蝕刻步驟的壓力。 申請專利範圍第6項之電漿蝕刻方法係如申請專利範 圍第1至5項中任一項之電漿蝕刻方法,其特徵爲:在上 述第1触刻步驟,使用包含SF6與02的混合氣體、或包 含CF4與02的混合氣體。 申請專利範圍第7項之電漿蝕刻方法係如申請專利範 圍第1至6項中任一項之電漿蝕刻方法,其特徵爲:在上 述第2蝕刻步驟,使用包含Cl2與02的混合氣體。 申請專利範圍第8項之電漿蝕刻方法係如申請專利範 圍第1至7項中任一項之電漿蝕刻方法,其特徵爲:上述 高融點金屬膜係由Mo、W、Ta之任一者或至少包含這些 當中之一的合金所構成。 -6- 200809957 (4) 申請專利範圍第9項之電漿蝕刻裝置,其特徵爲具備 :收容被處理基板的處理室;和將鈾刻氣體供給至上述處 理室內的處理氣體供給手段;和將從上述處理氣體供給手 段所供給的上述蝕刻氣體電漿化,以將上述被處理基板施 行電漿蝕刻的電漿生成手段;和以在上述處理室內進行專 利範圍第1至8項中任一項之電漿鈾刻方法的方式進行控 制的控制部。 申請專利範圍第1 0項之電腦記體媒體,係記憶有在 電腦上動作的控制程式,其特徵爲:上述控制程式係控制 電漿蝕刻裝置,以在執行時進行專利範圍第1至8項中任 一項之電漿餓刻方法。 申請專利範圍第1 1項之記憶有處理方法的記憶媒體 ,該處理方法係用以控制將形成有:基底膜;和形成於該 基底膜上、且具備具有柱狀構造的多數結晶粒與位於這些 結晶粒之間的結晶粒交界部之高融點金屬膜;和形成於該 高融點金屬膜上的遮罩層之被處理基板的上述高融點金屬 膜經由上述遮罩層施行電漿蝕刻的電漿蝕刻裝I,其特徵 爲上述處理方法具備:第1蝕刻步驟,係進行上述結晶粒 交界部之蝕刻速度比上述結晶粒之蝕刻速度快的電漿蝕刻 ;和第2蝕刻步驟,係進行上述高融點金屬膜相對於上述 基底膜的選擇比高於上述第1蝕刻步驟的電漿鈾刻,且在 上述結晶粒交界部的上述基底膜露出前,從上述第1蝕刻 步驟切換至上述第2蝕刻步驟。 200809957 (5) 〔發明之效果〕 根據本發明,可提供一種相較於以往可抑制高融點金 屬膜之基底膜之粗糙的產生之電漿蝕刻方法、電漿鈾刻裝 置 '電腦記憶媒體及記憶有處理方法的記憶媒體。 【實施方式】 以下,參照圖面,說明本發明的實施型態。第1圖係 將本實施型態之電漿鈾刻方法之被處理基板1 0的剖面構 成加以放大顯示者,第2圖係表示本實施型態之電漿蝕刻 裝置的構成。首先,參照第2圖,說明電漿蝕刻裝置的構 成 電漿蝕刻裝置1係構成在處理室2內產生感應耦合電 漿(ICP ),且進行配置於該處理室2內之被處理基板10 的電漿蝕刻之感應耦合電漿蝕刻裝置。 可將內部氣密地封閉的處理室2係由例如鋁等的導電 材料成形爲角筒形狀,且與接地電位連接。在該處理室2 的上頂部設有介電性窗2 1,在該介電性窗2 1的外側設有 天線22。該天線22具有螺旋狀等的彎曲形狀,其一端經 由整合器41連接有第1高頻電源40,另一端則接地。第 1高頻電源40具有例如10〜100MHz的頻率,藉由該高頻 電力可在處理室2內產生感應耦合電漿。 在處理室2內的底部設有陶瓷等的絕緣板3,且在該 絕緣板3上設有承受器支持台4及承受器(susceptor) 5 。並且,在該承受器5上,載置有液晶顯示裝置用玻璃基 -8 - 200809957 (6) 板等的被處理基板1 0。 在承受器支持台4的內部,設有使冷煤循環以調節溫 度的溫調機構(沒有顯示圖),可將載置於承受器5上的 被處理基板1 0控制成所期望的溫度。此外,承受器5上 經由整合器51連接有第2高頻電源50。該第2高頻電源 50具有例如500〜10MHz的頻率。並且,藉由在被處理基 板1 〇施加偏壓電壓,可使電漿中的離子對被處理基板1 〇 作用的方向性一致,以提高蝕刻的異向性。此外,進行等 向性的蝕刻時,並沒有進行來自該第2高頻電源之高頻電 力的施加,或者僅施加一點點。 在介電性窗2 1的承受器5側,設有由介電材料形成 的噴淋頭2 5,且在介電性窗21的中央,設有與該噴淋頭 25連接的氣體導入口 26,且該氣體導入口 26連接有氣體 供給管2 7。更且,在該氣體供給管2 7上經由閥2 8、質流 控制器29連接有處理氣體供給源30。從處理氣體供給源 3 0可供給電漿蝕刻處理用的蝕刻氣體。 處理室2的底部連接有排氣管31,該排氣管31連接 有排氣裝置32。排氣裝置32具有渦輪分子泵等的真空泵 ,係以可將處理室2內真空抽吸至預定的減壓環境例如 IPa以下之預定壓力的方式構成。又,在處理室2的側壁 部設有閘閥3 3,在該閘閥3 3打開的狀態下,可將被處理 基板1 〇在與鄰接的裝載鎖定室(沒有顯示圖)之間進行 搬送。 上述構成的電漿鈾刻裝置1可藉由控制部60總括地 -9- 200809957 (7) 控制其動作。該控制部60設有:具備CPU且控制電漿蝕 刻裝賃1之各部位的製程控制器6 1、和使用者介面62、 和記憶部63。 使用者介面62係由··步驟管理者爲了管理電漿蝕刻 裝置1而進行命令之輸入操作等的鍵盤、或將電漿蝕刻裝 置1的作動狀況可視化而顯示之顯示器等所構成。 記憶部63中儲存有方法,而該方法係記憶有將電漿 蝕刻裝置1所執行的各種處理藉由製程控制器6 1的控制 來實現的控制程式(軟體)或處理條件數據等。並且,依 據需要,藉由來自使用者介面62的指示等,將任意的方 法從記憶部63叫出,以令製程控制器61執行,依此,可 在製程控制器61的控制下,進行電漿蝕刻裝置1所期望 的處理。此外,控制程式或處理條件數據等的方法係利用 儲存於電腦可讀取之電腦記憶媒體(例如硬碟、CD、軟碟 、半導體記憶體等)的狀態者、或者也可從其他裝置經由 例如專用線路隨時傳送以供線上(on-line)利用。 利用上述構成的電漿蝕刻裝置1,進行被處理基板1 〇 的電漿蝕刻時,首先,在閘閥3 3打開後,被處理基板1 〇 由沒有顯示圖的裝載鎖定室搬入處理室2內,並載置於承 受器5上。繼之,關閉閘閥3 3,利用排氣裝置3 2將處理 室2內真空抽吸至預定的真空度。 然後,將閥2 8打開,從處理氣體供給源3 0將預定的 蝕刻氣體一邊利用質流控制器2 9調整其流量,一邊經由 處理氣體供給管27、氣體導入口 26,導入處理室2內。 -10- 200809957 (8) 處理室2內的壓力係維持在預定的壓力,同時預定頻 率的高頻電力從第1高頻電源40施加於天線22。依此, 蝕刻氣體會解離而在處理室2內產生感應耦合電漿,並進 行被處理基板1 〇的電漿蝕刻。此時,可依需要,從第2 高頻電源50將高頻電力施加於承受器5,藉以將電漿中的 離子吸引至承受器5側,藉由離子幫助可提高蝕刻的異向 性。 接著,當預定的電漿蝕刻處理結束時,停止高頻電力 的供給及處理氣體的供給,並利用與上述順序相反的順序 ,將被處理基板1 〇從處理室2內搬出。 繼之,參照第1圖,說明本實施型態的電漿蝕刻方法 。第1圖係模式地表示本實施型態之被處理基板1 〇的剖 面構成。如第1圖所示,在被處理基板1 0上,形成由 SiNx或Si〇2所構成的絕緣膜1 〇1,在該絕緣膜1 〇1上形成 由Mo、W、Ta之任一者或至少包含這些當中之一的合金 所構成的高融點金屬膜1 〇 2。該局融點金屬膜1 0 2係爲具 備具有柱狀構造的多數結晶粒(grain )、與位於這些結晶 粒之間的結晶粒交界部的構造。並且’在高融點金屬膜 102上,形成有由光阻劑等所構成的遮罩層1〇3,且藉由 該遮罩層1〇3在預定的部分形成預定大小的電極104 ° 從第1 ( A )圖所示的狀態,首先,進行第1蝕刻步 驟,經由遮罩層1 03將高融點金屬膜1 02電漿鈾刻至第1 (B )圖所示的狀態爲止。該第1蝕刻步驟中’係使用含 氟系氣體(例如SF 6或CF4 )的蝕刻氣體例如SF6/02或 -11 - 200809957 (9) cf4/o2等的混合氣體來作爲蝕刻氣體。又,當高融點金屬 膜102爲鎢(W)時,係使用在上述蝕刻氣體添加Cl2 ( 例如以流量比爲5〜1 0 %左右)的蝕刻氣體。 此外,該第1蝕刻步驟中,沒有從第2圖所示之電漿 蝕刻裝置1的第2高頻電源50將偏壓電壓施加於承受器5 ,或者即便有施加也只有施加些微的程度,且以相較於後 述的第2蝕刻步驟,進行異向性程度較少的等向性鈾刻爲 佳。又,該第1蝕刻步驟中,係以設成比後述之第2蝕刻 步驟高的壓力(例如 5.32〜13.3Pa(40〜lOOmTorr))爲 佳。依此,可提高將後述之第2蝕刻步驟所產生之處理室 2內的沉積物加以去除的清潔效果。 該第1蝕刻步驟中,在具有柱狀構造的多數結晶粒、 與具有位於這些結晶粒之間的結晶粒交界部之構造的高融 點金屬膜1 02中,結晶粒交界部的蝕刻速度係比結晶粒部 分的蝕刻速度快。該蝕刻速度比係爲例如結晶粒交界部: 結晶粒部分二5 : 3左右。所以,於蝕刻速度較快的結晶粒 交界部,在作爲基底膜的絕緣膜1〇1露出前,即被切換成 接下來的第2蝕刻步驟。 第2蝕刻步驟中,係使用不含上述氟系氣體的蝕刻氣 體例如Cl2/02,且如第1圖(c )所示那樣施行電漿蝕刻 直到作爲基底膜的絕緣膜1〇1完全露出爲止。由於在該第 2蝕刻步驟中,蝕刻氣體不含氟系氣體,所以對於絕緣膜 1 0 1的選擇比高於第1蝕刻步驟。因此,可防止在絕緣膜 1 〇 1的表面產生粗糙。 -12- 200809957 (10) 該第2蝕刻步驟中,係以從第2圖所示之電漿蝕刻裝 置1的第2高頻電源5 0將偏壓電壓施加於承受器5,以進 行提高蝕刻之異向性的蝕刻爲佳。又,該第2蝕刻步驟中 ,係以設成比上述第1鈾刻步驟低的壓力爲佳(例如0.67 〜2.00Pa(5〜15mTorr))。此外,上述鈾刻步驟中,亦 '進行由光阻劑等所構成之遮罩層13的灰化(ashing),故 高融點金屬膜1 02的側壁部分係成爲錐形。 就實施例來說,係使用第2圖所示的電漿蝕刻裝置1 ,且在第1圖所示之構造的被處理基板1 0 (高融點金屬膜 102爲Mo,絕緣膜101爲SiNx)上,利用以下所示的方 法實施電漿蝕刻。 此外,以下所示之實施例的處理方法係從控制部60 的記憶部63讀取,而被抓取入製程控制器6 1,且製程控 制器6 1係依據控制程式控制電漿蝕刻裝置1的各部位, 藉以執行按所讀取之處理製法的電漿蝕刻步驟。 (第1蝕刻步驟) 蝕刻氣體:SF6/02= 275/125sCCm、壓力= 8.00Pa( 60mTorr )、電力=6000W、偏壓=0、間隙(gap )= 3 0 0mm、蝕刻時間=5 6秒。 (第2蝕刻步驟) 蝕刻氣體:Cl2/02 = 200/300sccm、壓力=1.33Pa ( lOmTorr)、電力= 6000W、偏壓= 1500W、間隙(gap) -13- 200809957 (11) =3 00mm、蝕刻時間=36秒。 上述實施型態中,第1蝕刻步驟與第2蝕刻步驟的切 換,係以相對於膜厚爲25 Onm的高融點金屬膜102,在第 1蝕刻步驟的掘蝕量(第1圖所示的dl )成爲140nm ’餘 膜量(第1圖所示的d2)成爲110nm的時間(timing)進 行者。在該條件下,就實施例1、2來說,對兩片被處理 基板1 〇進行蝕刻的結果,實施例1、2皆可進在基底膜的 絕緣膜1 01維持不會產生粗糙之良好的表面狀態的触刻。 就比較例1、2來說,將第1蝕刻步驟與第2蝕刻步 驟的切換,設成相對於膜厚爲25 Onm的高融點金屬膜102 ,在第1鈾刻步驟的掘蝕量(第i圖所示的d 1 )成爲 150nm,餘膜量(第1圖所示的d2)成爲lOOnm的時間, 對兩片被處理基板1 〇進行鈾刻。於此等的比較例1、2中 ,在比較例1中絕緣膜1 〇 1上沒有產生粗糙,但是在比較 例2中,絕緣膜1 01上有產生一些粗糙。此外,「粗糙」 是指如第3圖所示那樣在絕緣膜1 0 1的表面形成有微細的 凹凸之狀態者。 再者,就比較例3來說,將第1蝕刻步驟與第2蝕刻 步驟的切換設成相對於膜厚爲250nm的高融點金屬膜102 ,在第1蝕刻步驟的掘蝕量(第1圖所示的d 1 )成爲 17 0nm,餘膜量(第1圖所示的d2 )成爲80nm的時間進 行蝕刻。該比較例3中,絕緣膜1 0 1上明顯地產生粗糙。 更且,就比較例4來說,將第1蝕刻步驟與第2蝕刻 步驟的切換設成相對於膜厚爲25 0nm之高融點金屬膜102 -14- 200809957 (12) ,在第1蝕刻步驟的掘蝕量(第1圖所示的d 1 )成爲 180nm,餘膜量(第1圖所示的d2)成爲70nm的時間進 行蝕刻。該比較例4中,絕緣膜1 〇 1上明顯地產生粗糙。 〔表1〕 掘蝕量:dl ( nm) 餘膜量:d2 ( nm ) 基底粗糙的有無 實施例1 140 110 Μ j\\\ 實施例2 140 110 無 比較例1 150 100 4nf J ^ \N 比較例2 150 100 稍微有 比較例3 170 80 有 比較例4 180 70 有 由上述結果可推測,將高融點金屬膜1 〇 2的結晶粒部 分蝕刻約150nm期間,結晶粒交界部被蝕刻約25 0nm,基 底的絕緣膜1 0 1開始露出。因此,在絕緣膜1 〇 1開始露出 前,也就是說,在上述實施例的處理條件中,係在第丨蝕 刻步驟的掘蝕量(第1圖所示的dl )成爲140nm,餘膜量 (第1圖所示的d2 )成爲1 l〇nm的時間,進行第1蝕刻 步驟與第2蝕刻步驟的切換。依此,可防止在絕緣膜i J 產生粗糙。 又,將上述實施例的蝕刻處理,連續對總共7片被處 理基板10進行時,可將蝕刻速度的統一性(uniformity ) 設成± 8 %。一般來說,如上述實施例的第2蝕刻步驟所示 ,在鈾刻氣體使用含氯的氣體以蝕刻Mo時,MoClx會沉 積於處理室2的內壁等,對下一片被處理基板1 〇進行第1 -15- 200809957 (13) 蝕刻步驟時,電漿會因所沉積之MoClx的蝕刻而被消耗, 可看到被處理基板1 〇之Μ 〇的飩刻速度逐漸降低的傾向。 因此,當第1蝕刻步驟、與第2蝕刻步驟的切換過早時, 沉積物會逐漸地堆積,而導致蝕刻的再現性降低。 因此,如上述實施例所示,第1蝕刻步驟、與第2蝕 刻步驟之切換的時間係以在結晶粒交界部於基底膜的絕緣 膜101露出前爲佳。 又,如上述實施例所示,藉由將第1飩刻步驟進行時 之處理室2內的壓力提高,可提高第1蝕刻步驟之處理室 2內壁的清潔效果,清潔可確實地進行,且可防止再現性 降低的發生。 如以上之說明,根據本實施型態,相較於以往可抑制 高融點金屬膜之基底膜之絕緣膜之粗糙的產生。此外,本 發明並不限定於上述實施型態,亦可進行各種的變形。例 如,電漿蝕刻裝置並不限定於第2圖所示之感應耦合電漿 蝕刻裝置,亦可使用各種的電漿蝕刻裝置。再者,上述實 施型態中,係說明形成閘極電極的情形,然而形成例如源 極/汲極電極時也可同樣地適用。此時,基底膜係成爲例 如η型非晶矽等的半導體膜。 【圖式簡單說明】 第1圖係表示本發明之實施型態之電漿鈾刻方法的被 處理基板的剖面構成之圖。 第2圖係表示本發明之實施型態之電漿蝕刻裝置的槪 -16- 200809957 (14) 略構成之圖。 第3圖係模式地表示比較例中粗糙產生的狀態之圖 【主要元件符號說明】 1 〇 :被處理基板 1 〇 1 :絕緣膜 102:局融點金屬膜 1 03 :遮罩層 1 0 4 :電極 -17-

Claims (1)

  1. 200809957 (1) 十、申請專利範圍 1 · ~種電漿蝕刻方法,係將形成有:基底膜;和形成 於上述基底膜上、且具備具有柱狀構造的多數結晶粒( grain )與位於這些結晶粒之間的結晶粒交界部之高融點金 屬膜;和形成於上述高融點金屬膜上的遮罩層之被處理基 板的上述高融點金屬膜經由上述遮罩層施行電漿蝕刻,其 特徵爲: 具備: 第1蝕刻步驟,係進行上述結晶粒交界部之蝕刻速度 比上述結晶粒之蝕刻速度快的電漿蝕刻;和 第2蝕刻步驟,係進行上述高融點金屬膜相對於上述 基底膜的選擇比高於上述第1蝕刻步驟的電漿蝕刻, 且在上述結晶粒交界部的上述基底膜露出前,從上述 第1蝕刻步驟切換至上述第2蝕刻步驟。 2 ·如申請專利範圍第1項之電漿蝕刻方法,其中,上 述基底膜係絕緣膜。 3 ·如申請專利範圍第1項之電漿蝕刻方法,其中,上 述基底膜係半導體膜。 4 ·如申請專利範圍第1至3項中任一項之電漿鈾刻方 法,其中,上述第2蝕刻步驟係進行在上述被處理基板施 加偏壓電壓的蝕刻,而上述第1蝕刻步驟並沒有在上述被 處理基板施加偏壓電壓,或是施加比上述第2飩刻步驟低 的偏壓電壓以進行蝕刻。 5 .如申請專利範圍第1至4項中任一項之電漿蝕刻方 -18- 200809957 (2) 法,其中,上述第1蝕刻步驟的壓力係高於上述第2蝕刻 步驟的壓力。 6 ·如申請專利範圍第1至5項中任一項之電漿蝕刻方 法,其中,在上述第1蝕刻步驟,使用包含SF6與02的 混合氣體、或包含CF4與02的混合氣體。 7 .如申請專利範圍第1至6項中任一項之電漿蝕刻方 法,其中,在上述第2蝕刻步驟,使用包含Cl2與02的混 合氣體。 8 ·如申請專利範圍第1至7項中任一項之電漿蝕刻方 法,其中,上述高融點金屬膜係由Mo、W、Ta之任一者 或至少包含這些當中之一的合金所構成。 9.一種電漿蝕刻裝置,其特徵爲具備: 收容被處理基板的處理室;和 將蝕刻氣體供給至上述處理室內的處理氣體供給手段 ;和 將從上述處理氣體供給手段所供給的上述蝕刻氣體電 獎化,以將上述被處理基板施行電漿蝕刻的電漿生成手段 ;和 以在上述處理室內進行申請專利範圍第1至8項中任 一項之電漿蝕刻方法的方式進行控制的控制部。 1 0. —種電腦記體媒體,係記憶有在電腦上動作的控 制程式,其特徵爲: 上述控制程式係控制電漿蝕刻裝置’以在執行時進行 申請專利範圍第1至8項中任一項之電漿蝕刻方法。 -19- 200809957 (3) 1 1 . 一種記憶有處理方法的記憶媒體,該處理方法係 用以控制將形成有:基底膜;和形成於此基底膜上、且具 備具有柱狀構造的多數結晶粒與位於這些結晶粒之間的結 晶粒交界部之高融點金屬膜;和形成於該高融點金屬膜上 的遮罩層之被處理基板的上述高融點金屬膜經由上述遮罩 層施行電漿飩刻的電漿蝕刻裝置, 其特徵爲上述處理方法具備: 第1蝕刻步驟,係進行上述結晶粒交界部之蝕刻速度 比上述結晶粒之蝕刻速度快的電漿鈾刻;和 第2蝕刻步驟,係進行上述高融點金屬膜相對於上述 基底膜的選擇比高於上述第1蝕刻步驟的電漿鈾刻’ 且在上述結晶粒交界部的上述基底膜露出前,從上述 第1蝕刻步驟切換至上述第2蝕刻步驟。 -20 -
TW096110859A 2006-03-29 2007-03-28 Plasma etching method, plasma etching apparatus, computer storage medium, and storage medium with treatment recipe stored thereon TW200809957A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006091721A JP2007266466A (ja) 2006-03-29 2006-03-29 プラズマエッチング方法、プラズマエッチング装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体

Publications (1)

Publication Number Publication Date
TW200809957A true TW200809957A (en) 2008-02-16

Family

ID=38639133

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096110859A TW200809957A (en) 2006-03-29 2007-03-28 Plasma etching method, plasma etching apparatus, computer storage medium, and storage medium with treatment recipe stored thereon

Country Status (4)

Country Link
JP (1) JP2007266466A (zh)
KR (1) KR100880746B1 (zh)
CN (1) CN100492603C (zh)
TW (1) TW200809957A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8835320B2 (en) 2010-06-29 2014-09-16 Tokyo Electron Limited Etching method and device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5638405B2 (ja) * 2010-10-08 2014-12-10 パナソニック株式会社 基板のプラズマ処理方法
JP5766027B2 (ja) * 2011-05-20 2015-08-19 富士フイルム株式会社 ドライエッチング方法及びデバイス製造方法
KR20140039863A (ko) * 2012-09-25 2014-04-02 삼성디스플레이 주식회사 다결정 규소막 형성 방법, 다결정 규소막을 포함하는 박막 트랜지스터 및 표시 장치
JP7166950B2 (ja) * 2019-02-07 2022-11-08 キオクシア株式会社 半導体製造装置および半導体装置の製造方法
CN116598200B (zh) * 2023-07-18 2023-09-26 江苏鲁汶仪器股份有限公司 一种Mo基金属薄膜的刻蚀方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JP3028927B2 (ja) 1996-02-16 2000-04-04 日本電気株式会社 高融点金属膜のドライエッチング方法
JP3565127B2 (ja) * 2000-02-25 2004-09-15 松下電器産業株式会社 エッチング方法
JP4702983B2 (ja) * 2000-07-11 2011-06-15 アプライド マテリアルズ インコーポレイテッド タングステン/ポリシリコンゲートのエッチング方法
JP2004031409A (ja) * 2002-06-21 2004-01-29 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JP2004134521A (ja) 2002-10-09 2004-04-30 Rohm Co Ltd 半導体装置の製造方法
JP3872069B2 (ja) * 2004-04-07 2007-01-24 エルピーダメモリ株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8835320B2 (en) 2010-06-29 2014-09-16 Tokyo Electron Limited Etching method and device
TWI456657B (zh) * 2010-06-29 2014-10-11 Tokyo Electron Ltd 蝕刻方法及裝置

Also Published As

Publication number Publication date
CN100492603C (zh) 2009-05-27
JP2007266466A (ja) 2007-10-11
CN101047127A (zh) 2007-10-03
KR100880746B1 (ko) 2009-02-02
KR20070098614A (ko) 2007-10-05

Similar Documents

Publication Publication Date Title
JP5642001B2 (ja) プラズマエッチング方法
US8262920B2 (en) Minimization of mask undercut on deep silicon etch
JP5357710B2 (ja) 基板処理方法,基板処理装置,プログラムを記録した記録媒体
TW200947548A (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US20070056925A1 (en) Selective etch of films with high dielectric constant with H2 addition
TWI525700B (zh) Plasma etching method, a plasma etching apparatus and a computer storage medium
TWI405259B (zh) A plasma etch method and a computer readable memory medium
JP4663368B2 (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
KR101380544B1 (ko) 핀 구조물 형성
TW201515102A (zh) 電漿蝕刻方法及電漿蝕刻裝置
JP2006203035A (ja) プラズマエッチング方法
JP2008078515A (ja) プラズマ処理方法
TW200952064A (en) Plasma etching method and computer-readable storage medium
TW200809957A (en) Plasma etching method, plasma etching apparatus, computer storage medium, and storage medium with treatment recipe stored thereon
TWI525692B (zh) Plasma etching method, control program and computer memory media
WO2010008967A2 (en) Improvement of organic line width roughness with h2 plasma treatment
TW201742149A (zh) 蝕刻方法
JP4827567B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP2008034635A (ja) 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体
JP5089871B2 (ja) 半導体装置の製造方法
JP4800077B2 (ja) プラズマエッチング方法
US20050153563A1 (en) Selective etch of films with high dielectric constant
JP4078935B2 (ja) プラズマアッシング方法
JP2005026444A (ja) ドライエッチング方法