CN100492603C - 等离子体蚀刻方法 - Google Patents

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Abstract

本发明提供一种与现有技术相比,能抑制在高熔点金属膜的基底膜上产生毛糙的等离子体蚀刻方法、等离子体蚀刻装置、计算机存储介质以及存储处理方案的存储介质。通过掩模层(103)对被处理基板(10)的高熔点金属膜(102)进行等离子体蚀刻的方法,包括:第一蚀刻工序,进行与颗粒的蚀刻速度相比,颗粒边界部的蚀刻速度快的等离子体蚀刻;以及第二蚀刻工序,进行与第一蚀刻工序相比,高熔点金属膜相对于所述基底膜的选择比高的等离子体蚀刻,在颗粒边界部的绝缘膜(101)露出之前,从第一蚀刻工序切换到第二蚀刻工序。

Description

等离子体蚀刻方法
技术领域
本发明涉及对形成在绝缘膜上的、具有柱状构造的多个颗粒(晶粒)和位于这些颗粒之间的颗粒边界部的高熔点金属膜进行等离子体蚀刻的等离子体蚀刻方法、等离子体蚀刻装置、计算机存储介质以及存储处理方案的存储介质。
背景技术
现有技术中,在半导体装置的制造工序中,大多采用使蚀刻气体产生等离子体,利用这些等离子体的作用进行蚀刻的等离子体蚀刻。
此外,例如在制造液晶显示装置的薄膜晶体管的工序等中,对在SiNx、SiO2等的绝缘膜(基底膜)上形成的高熔点金属膜(例如Mo、W、Ta或至少包括其中一种的合金等),通过由光致抗蚀剂等构成的掩模层进行等离子体蚀刻,形成门电极等。
在上述的高熔点金属膜的等离子体蚀刻中,作为蚀刻气体,公知的是使用含氟类气体的蚀刻气体,例如SF6、CF4、和氧的混合气体(例如参照专利文献1)。
专利文献1:日本特开平7-321231号公报
上述的高熔点金属膜是利用溅射等形成、并具有柱状构造的多个颗粒和位于这些颗粒之间的颗粒边界部的构造。因此,如上所述,如作为蚀刻气体使用含氟类气体的蚀刻气体,颗粒边界部先被蚀刻,存在有产生作为基底膜的绝缘膜表面形成凹凸毛糙的问题。
发明内容
为了解决上述课题,本发明的目的在于提供一种与现有情况相比,能够抑制在高熔点金属膜的基底膜上产生毛糙的等离子体蚀刻方法、等离子体蚀刻装置、计算机存储介质以及存储处理方案的存储介质。
本发明第一方面提供一种等离子体蚀刻方法,其特征在于:其是对形成有:基底膜、形成在所述基底膜上并具有柱状构造的多个颗粒和位于这些颗粒之间的颗粒边界部的高熔点金属膜、以及形成在所述高熔点金属膜上的掩模层的被处理基板中的所述高熔点金属膜,通过所述掩模层进行等离子体蚀刻的等离子体蚀刻方法,其中,包括:第一蚀刻工序,进行与所述颗粒的蚀刻速度相比,所述颗粒边界部的蚀刻速度快的等离子体蚀刻;以及第二蚀刻工序,进行与所述第一蚀刻工序相比,所述高熔点金属膜相对于所述基底膜的选择比高的等离子体蚀刻,在所述颗粒边界部的所述基底膜露出之前,从所述第一蚀刻工序切换到所述第二蚀刻工序。
本发明第二方面的等离子体蚀刻方法,其特征在于:在第一方面所述的等离子体蚀刻方法中,所述基底膜是绝缘膜。
本发明第三方面的等离子体蚀刻方法,其特征在于:在第一方面所述的等离子体蚀刻方法中,所述基底膜是半导体膜。
本发明第四方面的等离子体蚀刻方法,其特征在于:在第一~第三方面中任一方面所述的等离子体蚀刻方法中,所述第二蚀刻工序进行在所述被处理基板施加偏压的蚀刻,所述第一蚀刻工序不在所述被处理基板施加偏压、或者与所述第二蚀刻工序相比施加比较低的偏压,进行蚀刻。
本发明第五方面的等离子体蚀刻方法,其特征在于:在第一~第四方面中任一方面所述的等离子体蚀刻方法中,所述第一蚀刻工序的压力比所述第二蚀刻工序高。
本发明第六方面的等离子体蚀刻方法,其特征在于:在第一~第五方面中任一方面所述的等离子体蚀刻方法中,所述第一蚀刻工序使用含SF6和O2的混合气体或者含CF4和O2的混合气体。
本发明第七方面的等离子体蚀刻方法,其特征在于:在第一~第六方面中任一方面所述的等离子体蚀刻方法中,所述第二蚀刻工序使用含Cl2和O2的混合气体。
本发明第八方面的等离子体蚀刻方法,其特征在于:在第一~第七方面中任一方面所述的等离子体蚀刻方法中,所述高熔点金属膜由Mo、W、Ta中的任一种、或者至少包括其中一种的合金构成。
本发明第九方面提供一种等离子体蚀刻装置,其特征在于,包括:收容被处理基板的处理腔室;将蚀刻气体供给至所述处理腔室内的处理气体供给装置;等离子体生成装置,其将从所述处理气体供给装置供给的所述蚀刻气体等离子体化,并对所述被处理基板进行等离子体蚀刻;以及控制部,其进行控制,使得在所述处理腔室内实施第一至第八方面中任一方面所述的等离子体蚀刻方法。
本发明第十方面提供一种计算机存储介质,其是存储有在计算机上运行的控制程序的计算机存储介质,其特征在于:所述控制程序在运行时控制蚀刻装置,使得进行第一至第八方面中任一方面所述的等离子体蚀刻方法。
本发明第十一方面提供一种存储有处理方案的存储介质,其特征在于:其是存储有用于控制等离子体蚀刻装置的处理方案的存储介质,其中,该等离子体蚀刻装置对形成有:基底膜、形成在所述基底膜上并具有柱状构造的多个颗粒和位于这些颗粒之间的颗粒边界部的高熔点金属膜、以及形成在所述高熔点金属膜上的掩模层的被处理基板中的所述高熔点金属膜,通过所述掩模层进行等离子体蚀刻,所述处理方案包括:第一蚀刻工序,进行与所述颗粒的蚀刻速度相比,所述颗粒边界部的蚀刻速度快的等离子体蚀刻;以及第二蚀刻工序,进行与所述第一蚀刻工序相比,所述高熔点金属膜相对于所述基底膜的选择比高的等离子体蚀刻,在所述颗粒边界部的所述基底膜露出之前,从所述第一蚀刻工序切换到所述第二蚀刻工序。
按照本发明,可以提供一种与现有的情况相比,能够抑制高熔点金属膜的基底膜产生毛糙的等离子体蚀刻方法、等离子体蚀刻装置、计算机存储介质以及存储处理方案的存储介质。
附图说明
图1是表示本发明实施方式的等离子体蚀刻方法中的被处理基板的截面构成的图。
图2是表示本发明实施方式的等离子体蚀刻装置的简要构成的图。
图3是示意表示比较例中产生毛糙的状态的图。
标号说明
10…被处理基板、
101…绝缘膜、
102…高熔点金属膜、
103…掩模层、
104…电极。
具体实施方式
下面,参照附图对本发明的实施方式进行说明。图1是将本发明实施方式的等离子体蚀刻方法中的被处理基板10的截面构成放大表示的图。图2是表示本发明实施方式的等离子体蚀刻装置的构成的图。首先,参照图2对等离子体蚀刻装置的构成进行说明。
等离子体蚀刻装置1作为在处理腔室2内产生感应耦合等离子体(ICP),对配置在此处理腔室2内的被处理基板10进行等离子体蚀刻的感应耦合等离子体蚀刻装置而构成。
处理腔室2使内部可以密闭成气体密封状态,例如做成由铝等的导电材料构成的方筒形状,连接在接地电位上。在此处理腔室2的顶部设置有感应性窗21,在此感应性窗21的外侧设置有天线22。此天线22具有弯曲成螺旋状等的形状,第一高频电源40通过匹配器41而连接在它的一端上,其另一端接地。第一高频电源40例如具有10~100MHz的频率,用此高频电力在处理腔室2内产生感应耦合等离子体。
在处理腔室2内的底部设置有陶瓷等的绝缘板3,在此绝缘板3上设置有基座支撑台4和基座(susceptor)5。而在此基座5上放置有液晶显示装置用的玻璃基板等的被处理基板10。
在基座支撑台4的内部设置有使冷却介质循环以调节温度的温度调节机构(图中没有表示),可以将放置在基座5上的被处理基板10控制在所希望的温度。此外,第二高频电源50通过匹配器51而连接在基座5上。此第二高频电源50,例如,具有500KHz~10MHz的频率。通过对被处理基板10施加偏压,使相对于被处理基板10的等离子体中的离子的作用的方向性一致,提高蚀刻的各向异性。此外,在进行各向同性的蚀刻的情况下,不从此第二高频电源施加高频电、或者稍稍施加高频电。
在感应性窗21的基座5一侧,设置有利用感应材料形成的喷头25,在感应性窗21的中央设置有连接在此喷头25上的气体导入口26,供气管27连接在此气体导入口26上。此外,处理气体供给源30通过阀28、质量流量控制器29而连接在此供气管27上。从处理气体供给源30提供用于等离子体蚀刻处理的蚀刻气体。
排气管31连接在处理腔室2的底部,排气装置32连接在此排气管31上。排气装置32具有涡轮分子泵等的真空泵,构成为能够进行抽真空,使处理腔室2内达到规定的减压氛围,例如达到1Pa以下的规定的压力。此外,在处理腔室2的侧壁上设置有闸阀33,在打开此闸阀33的状态下,使被处理基板10在与相邻的负载锁定室(图中没有表示)之间输送。
上述构成的等离子体蚀刻装置1由控制部60统一对其动作进行控制。在此控制部60中设置有具有CPU的控制等离子体蚀刻装置1的各部的过程控制器61、用户界面62、存储部63。
用户界面62由用于工序管理者对等离子体蚀刻装置1进行管理而进行指令的输入操作的键盘、可以观察等离子体蚀刻装置1的运行状况而进行显示的显示器等构成。
在存储部63中存储有,用于实现利用过程控制器61的控制而在等离子体蚀刻装置1中执行的各种处理的控制程序(软件)和存储有处理条件数据等的方案。根据需要,通过来自用户界面62的指示等,从存储部63调出任意的方案,通过由过程控制器61执行,在过程控制器61的控制下,进行用等离子体蚀刻装置1的所希望的处理。此外,控制程序和处理条件数据等的方案也可以利用收容有由计算机可以读取的计算机存储介质(例如硬盘、CD、软盘、半导体存储器等)等的状态的,或在线利用从其他装置随时传送来的,例如从专用线路传送来的。
在利用上述构成的等离子体蚀刻装置1进行被处理基板10的等离子体蚀刻的情况下,首先,打开闸阀33,之后,将被处理基板10从图中没有表示的负载锁定室输送到处理腔室2内,放置在基座5上。然后,关闭闸阀33,利用排气装置32将处理腔室2内抽到规定的真空度。
此后,打开阀28,利用质量流量控制器29调整从处理气体供给源30供给的规定蚀刻气体的流量,并通过处理气体供气管27、气体导入口26,将其导入到处理腔室2内。
然后,使处理腔室2内的压力保持在规定的压力,并且从第一高频电源40向天线22施加规定频率的高频电力。这样,将蚀刻气体离解,在处理腔室2内产生感应耦合等离子体,进行被处理基板10的等离子体蚀刻。此时,根据需要,通过从第二高频电源50向基座5施加高频电力,使等离子体中的离子被引向基座5一侧,利用离子加速器提高蚀刻的各向异性。
然后,若规定的等离子体蚀刻处理结束,则停止提供高频电力和停止提供处理气体,按与上述的顺序相反的顺序,将被处理基板10从处理腔室2内取出。
下面,参照图1,对本实施方式的等离子体蚀刻方法进行说明。图1是示意表示本发明实施方式的被处理基板10的截面构成的图。如图1所示,在被处理基板10上形成由SiNx或者SiO2构成的绝缘膜101,在此绝缘膜101上,形成由Mo、W、Ta中任一种或者至少含有其中之一的合金构成的高熔点金属膜102。此高熔点金属膜102为具有柱状结构的多个颗粒和位于这些颗粒之间的颗粒边界部的构造。此外,在高熔点金属膜102上形成有由光致抗蚀剂等构成的掩模层103,利用此掩模层103在规定的部分形成规定大小的电极104。
然后,从图1(A)所示的状态开始,先进行第一蚀刻工序,通过掩模层103将高熔点金属膜102蚀刻成图1(B)所示的状态。在此第一蚀刻工序中,作为蚀刻气体,使用含氟类气体(例如SF6和CF4)的蚀刻气体,例如使用SF6/O2或者CF4/O2等的混合气体。此外,当高熔点金属膜102是钨(W)的情况下,使用在上述蚀刻气体中添加Cl2(例如流量比为5~10%左右)的蚀刻气体。
此外,在第一蚀刻工序中,不从图2所示的等离子体蚀刻装置1的第二高频电源50向基座5施加偏压,或者即使施加偏压,也是非常小的程度,优选的是利用后述的第二蚀刻工序进行各向异性程度小的各向同性的蚀刻。此外,在第一蚀刻工序中,优选采用比后述第二蚀刻工序高的压力(例如5.32~13.3Pa(40~100mTorr))。这样,可以提高去除在后述第二蚀刻工序中产生的处理腔室2内的堆积物的效果。
在此第一蚀刻工序中,在具有柱状结构的多个颗粒和位于这些颗粒之间的颗粒边界部的构造的高熔点金属膜102中,颗粒边界部的蚀刻速率比颗粒部分的蚀刻速率快。此蚀刻速率的比,例如,颗粒边界部:颗粒部分=5:3。因此,在蚀刻速率快的颗粒边界部中,在作为基底膜的绝缘膜101露出之前,切换到下面的第二蚀刻工序。
在第二蚀刻工序中,使用上述那样的不含氟类气体的蚀刻气体,例如使用Cl2/O2,进行等离子体蚀刻,直到如图1(c)所示那样,作为基底膜的绝缘膜101完全露出。在此第二蚀刻工序中,由于蚀刻气体不含有氟类气体,所以对绝缘膜101的选择比比第一蚀刻工序高。这样,可以防止在绝缘膜101表面上产生毛糙。
在此第二蚀刻工序中,优选的是从图2所示的等离子体蚀刻装置1的第二高频电源50将偏压施加在基座5上,进行提高蚀刻的各向异性的蚀刻。此外,在此第二蚀刻工序中,优选的是采用比所述第一蚀刻工序低的压力(例如0.67~2.00Pa(5~15mTorr))。此外,在上述的蚀刻工序中,由于也进行由光致抗蚀剂构成的掩模层103的灰化,所以高熔点金属膜102的侧壁部分为楔形。
作为实施例,使用图2所示的等离子体蚀刻装置1,在图1所示的构造的被处理基板10(高熔点金属膜102为Mo、绝缘膜101为SiNx)上利用以下的方案实施等离子体蚀刻。
此外,以下所示的实施例的处理方案被从控制部60的存储部63中读出,并被发送到过程控制器61,过程控制器61通过根据控制程序控制等离子体蚀刻装置1的各部,而如读出的处理方案那样执行等离子体蚀刻工序。
(第一蚀刻工序)
蚀刻气体为SF6/O2=275/125sccm、压力=8.00Pa(60mTorr)、功率6000W、偏压=0、开口(gap)=300mm、蚀刻时间=56秒。
(第二蚀刻工序)
蚀刻气体为Cl2/O2=200/300sccm、压力=1.33Pa(10mTorr)、功率6000W、偏压=1500W、开口=300mm、蚀刻时间=36秒。
在上述实施例中,第一蚀刻工序和第二蚀刻工序的切换,在对于膜厚250nm的高熔点金属膜102,其第一蚀刻工序中的掘入量(图1所示的d1)为140nm,剩余膜量(图1所示的d2)为110nm的时刻进行。在此条件下作为实施例1、2,对于两块被处理基板10进行蚀刻的结果,实施例1、2都可以在保持基底膜的绝缘膜101不产生毛糙的良好的表面状态下进行蚀刻。
作为比较例1、2,第一蚀刻工序和第二蚀刻工序的切换,在对于膜厚250nm的高熔点金属膜102,其第一蚀刻工序中的掘入量(图1所示的d1)为150nm,剩余膜量(图1所示的d2)为100nm的时刻进行了两块被处理基板10的蚀刻。在这些比较例1、2中,在比较例1中,在绝缘膜101上没有产生毛糙,而在比较例2中,砸绝缘膜101上产生了一些毛糙。此外,所谓“毛糙(皱裂:chap)”如图3所示,是表示在绝缘膜101的表面上形成有细微的凹凸。
此外,作为比较例3,第一蚀刻工序和第二蚀刻工序的切换,在对于膜厚250nm的高熔点金属膜102,其第一蚀刻工序中的掘入量(图1所示的d1)为170nm,剩余膜量(图1所示的d2)为80nm的时刻进行。在此比较例3中,在绝缘膜101上产生了明显的毛糙。
此外,作为比较例4,第一蚀刻工序和第二蚀刻工序的切换,在对于膜厚250nm的高熔点金属膜102,其第一蚀刻工序中的掘入量(图1所示的d1)为180nm,剩余膜量(图1所示的d2)为70nm的时刻进行。在此比较例4中,在绝缘膜101上产生了明显的毛糙。上述的结果示于表1。
【表1】
 
掘入量:d1(nm) 剩余膜量:d2(nm) 基底有无毛糙
实施例1 14 110
实施例2 140 110
比较例1 150 100
比较例2 150 100 稍有
比较例3 170 80
比较例4 180 70
从上述的结果推测,在将高熔点金属膜102的颗粒部分蚀刻150nm期间,颗粒边界部约被蚀刻了250nm,基底的绝缘膜101开始露出。因此,在绝缘膜101开始露出之前,也就是在上述实施例的处理条件下,在第一蚀刻工序中的掘入量(图1所示的d1)为140nm,剩余膜量(图1所示的d2)为110nm的时刻,进行第一蚀刻工序和第二蚀刻工序的切换。这样,可以防止在绝缘膜101上产生毛糙。
此外,在对连续合计7块被处理基板10进行上述实施例中的蚀刻处理时,可以使蚀刻速率的均匀程度为±8%。一般,如上述实施例的第二蚀刻工序那样,若蚀刻气体中使用含氯的气体,对Mo进行蚀刻,则在处理腔室2的内壁等堆积MoClx,在对以后的被处理基板10进行的第一蚀刻工序时,等离子体用于堆积的MoClx的蚀刻而有所消耗,发现被处理基板10的Mo的蚀刻速率有逐渐降低的倾向。因此,若第一蚀刻工序和第二蚀刻工序的切换时刻过早,则堆积物逐渐堆积,导致蚀刻的再现性降低。
因此,如上述实施例那样,第一蚀刻工序和第二蚀刻工序的切换时刻优选是在颗粒边界部中作为基底的绝缘膜101刚露出之前。
此外,如上述实施例那样,通过提高第一蚀刻工序时的处理腔室2内的压力,而提高在第一蚀刻工序中的处理腔室2的内壁的清洁效果,能够可靠地进行清洁,可以防止再现性的降低。
如以上说明那样,按照本实施方式,与现有的情况相比,可以抑制作为高熔点金属膜的基底膜的绝缘膜产生毛糙。此外,本发明不限于上述的实施方式,可以有各种变化的形式。例如,等离子体蚀刻装置不限于图2所示的感应耦合等离子体蚀刻装置,也可以使用各种等离子体蚀刻装置。此外,在上述实施方式中,对形成门电极的情况进行了说明,但是,例如形成源电极和(或)漏电极的情况下也同样适用。在这种情况下,基底膜例如为n型非晶态硅等的半导体膜。

Claims (7)

1.一种等离子体蚀刻方法,其特征在于:
其是对形成有:
基底膜、
形成在所述基底膜上并具有柱状构造的多个颗粒和位于这些颗粒之间的颗粒边界部的高熔点金属膜、以及
形成在所述高熔点金属膜上的掩模层的被处理基板中的所述高熔点金属膜,通过所述掩模层进行等离子体蚀刻的等离子体蚀刻方法,其中,包括:
第一蚀刻工序,进行与所述颗粒的蚀刻速度相比,所述颗粒边界部的蚀刻速度快的等离子体蚀刻;以及
第二蚀刻工序,进行与所述第一蚀刻工序相比,所述高熔点金属膜相对于所述基底膜的选择比高的等离子体蚀刻,
在所述颗粒边界部的所述基底膜露出之前,从所述第一蚀刻工序切换到所述第二蚀刻工序,
所述高熔点金属膜由Mo、W、Ta中的任一种或者至少包括其中一种的合金构成。
2.根据权利要求1所述的等离子体蚀刻方法,其特征在于:
所述基底膜是绝缘膜。
3.根据权利要求1所述的等离子体蚀刻方法,其特征在于:
所述基底膜是半导体膜。
4.根据权利要求1~3中任一项所述的等离子体蚀刻方法,其特征在于:
所述第二蚀刻工序进行向所述被处理基板施加偏压的蚀刻,
所述第一蚀刻工序不向所述被处理基板施加偏压、或者与所述第二蚀刻工序相比施加比较低的偏压,进行蚀刻。
5.根据权利要求1所述的等离子体蚀刻方法,其特征在于:
所述第一蚀刻工序的压力比所述第二蚀刻工序的压力高。
6.根据权利要求1所述的等离子体蚀刻方法,其特征在于:
所述第一蚀刻工序使用含SF6和O2的混合气体或者含CF4和O2的混合气体。
7.根据权利要求1所述的等离子体蚀刻方法,其特征在于,
所述第二蚀刻工序使用含Cl2和O2的混合气体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5264834B2 (ja) * 2010-06-29 2013-08-14 東京エレクトロン株式会社 エッチング方法及び装置、半導体装置の製造方法
JP5638405B2 (ja) * 2010-10-08 2014-12-10 パナソニック株式会社 基板のプラズマ処理方法
JP5766027B2 (ja) * 2011-05-20 2015-08-19 富士フイルム株式会社 ドライエッチング方法及びデバイス製造方法
KR20140039863A (ko) * 2012-09-25 2014-04-02 삼성디스플레이 주식회사 다결정 규소막 형성 방법, 다결정 규소막을 포함하는 박막 트랜지스터 및 표시 장치
JP7166950B2 (ja) * 2019-02-07 2022-11-08 キオクシア株式会社 半導体製造装置および半導体装置の製造方法
CN116598200B (zh) * 2023-07-18 2023-09-26 江苏鲁汶仪器股份有限公司 一种Mo基金属薄膜的刻蚀方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JP3028927B2 (ja) 1996-02-16 2000-04-04 日本電気株式会社 高融点金属膜のドライエッチング方法
JP3565127B2 (ja) * 2000-02-25 2004-09-15 松下電器産業株式会社 エッチング方法
JP4702983B2 (ja) * 2000-07-11 2011-06-15 アプライド マテリアルズ インコーポレイテッド タングステン/ポリシリコンゲートのエッチング方法
JP2004031409A (ja) * 2002-06-21 2004-01-29 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JP2004134521A (ja) 2002-10-09 2004-04-30 Rohm Co Ltd 半導体装置の製造方法
JP3872069B2 (ja) * 2004-04-07 2007-01-24 エルピーダメモリ株式会社 半導体装置の製造方法

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