TW200807575A - Scalable process and structure for JFET for small and decreasing line widths - Google Patents

Scalable process and structure for JFET for small and decreasing line widths Download PDF

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Madhukar Vora
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Dsm Solutions Inc
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Description

200807575 九、發明說明： 【明 雇 】 發明領域 本發明關於一種用以在極低線寬下製造JFET電晶體的 5 裝置構造及方法，其能克服因低線寬所造成的某些加工問 、 題。
- 【先前技術J 發明背景 ® 隨著線寬不斷地縮減至次微米範圍（現今的線寬為45 10奈米(NM)或.045微米，其中一微米為1〇_6米，且一奈米等於 10埃），位在CMOS、NMOS以及PMOS電路上的所有結構已 然縮減，包括閘極氧化物的厚度在内。隨著線寬縮減，電 壓必須降低以避免穿透(Punch through)。此縮減的線寬意味 著閘極氧化物的厚度也必須降低，以使得可以在較低的電 15壓下達到足以在M0S元件中造成通道遷移的電場密度。縮 φ 減的閘極氧化物厚度會造成漏電，因而增加CMOS電路中以 及所有其他的MGS電路中的電力消耗。不會造成漏電的間 減化物厚度限制為約5〇奈米，此已達到現今技術水準的 • 45奈米線寬。 20 纟—微米線寬之下一平方公分積體電路的電力消耗 為5瓦。隨著線寬縮縮減至μ奈米，相同尺寸之晶片的電力 〉肖，ϋ上升至_瓦。此可能會破壞-無 的年貝體电路’而顯然無法為膝上型電腦、手機等可 置所接受。此—電力消耗使得設計過程無限複雜化ϋ 5 200807575 其需要額外電路令間置的電晶體靜止使之不會漏電。此一 電力消耗只是因線寬縮減所造成的諸多問題中的一個而 已0
習用接面場效電晶體可回溯至1950年代，當它們第一 5 次被報導的時候。自此以後，它們已為許多文獻所涵蓋， 例如 Simon Sze所著 “Physics of Semiconductor Devices” 以 及 Andy Grove 所著 “Physics and Technology of Semiconductor Devices”。元素和化合物半導體中均報導有 接面場效元件。許多種具有接面場效電晶體的電路已被報 10 導於下列文獻中： 1) Nanver and Goudena，“Design Considerations for Integrated High-Frequency P-Channel JFET’s”， IEEE Transactions Electron Devices, Vol;· 35，No· 11，1988，pp. 1924-1933 。 15 2) Ozawa, “Electrical Properties of a Triode Like
Silicon Vertical Channel JFET,55 IEEE Transactions Electron Devices Vol· ED_27, No· 11，1980, pp. 2115-2123。 3) H. Takanagi and G· Kano，“Complementary JFET Negative-Resistance Devices”，IEEE Journal of Solid State 20 Circuits，Vol· SC-10, No· 6, December 1975, pp. 509-515 o 4) A. Hamade and J. Albarran, UA JFET/Bipolar Eight-Channel Analog Multiplexer”，IEEE Journal of Solid State Circuits, Vol. SC· 16, No· 6, December 1978 o 5) K. Lehovec and R. Zuleeg，“Analysis of GaAs 6 200807575 FET,s for Integrated Logic”，IEEE Transaction on Electron
Devices, Vol· ED-27, No· 6, June 1980。 此外，一篇由R· Zuleeg於1985年8月4日所發表的報 導，標題為“Complimentary GaAs Logic”亦被引述於此作為 5 先前技術。 第1圖中顯示一習用N-通道JFET的一個代表性結構。爷 JFET被形成於一個N-型基材1〇内，且被容納在一個p_型井 12内。該JFET的主體被形成於標號14處，其為一個含有源 極16、通道18和汲極20等區域的N-型擴散區。閘極區22為 10 P-型，藉由擴散進入該基材而形成。與源極、沒極和閘極 區相接的接點標示以24、26和28，而與這些接點相接的連 接部為標示以30、32和34的金屬結構。該JFET的臨界尺寸 為以38來表示的閘極長度。閘極長度係由36所標出的最小 接孔尺寸加上為確保閘極能關閉閘極接點所需要的必要重 15疊來決定。閘極長度38顯然大於最小接孔尺寸。此一習用 JFET結構上的外形限制了這些元件的性能，因為通道長戶 實質大於最小外形尺寸。此外，閘極擴散至源極和汲極區 的直立侧壁40和42的電容也分別非常得大。閘極-汲極側壁 龟谷形成業界所稱之密勒電容(Miller capacitance)，並於古 2〇 頻明顯限制元件的性能。 第1圖的JFET所帶來的另一問題在於其為一常開型元 件(nonnally on device)。因此，其無法供用以取代現今積體 電路中因線寬縮減而引起漏電問題的習用CMOS電晶體。為 了以JFET’s來取代CM〇S俾解決45 NM及更低線寬的電力 7 200807575 消耗問題’必須具有一常關型JFET (normally off JFET)。 對於習用CMOS隨著線寬縮減所造成的增加電力消耗 問題的一個解決方案是常關型接面場效電晶體或稱之為 JFET。JFET結構的一個具體例顯示於第2圖中。此一圖式 5為一個常關型N_型通道JFET的截面圖。該jfet在基材中具 有四個終端區且在基材表面上具有對應接點。位在基材中 的終端區為·源極31 (包含一位在多晶矽接點72下方的擴散 區以及一將該擴散區耗合至通道區50的植入區）；閘極7〇 ; 汲極40 (包含一位在多晶矽接點74下方的擴散區以及一將 10該擴散區耦合至通道區50的植入區）以及p_型井n，其在68 處具有一歐姆接點區。與源極、沒極、閘極和P-型井等區 域相接的接點通常是由多晶矽所製成，且為··基材接點71、 源極接點72、閘極接點75和汲極接點74。JFET被形成在第2 圖所示矽基材15的一個區域内。該JFET藉由絕緣區21而與 15周圍的半導體隔離，絕緣區21通常是淺溝絕緣型場氧化物 (shallow trench isolation field oxide)。介於源極與汲極之間 的通道以50來表示。就N_型通道JFET而言，源極和汲極區 31、40為N+區（高度摻雜有磷、鉀或銻等N_型施體雜質)。 P-型井11則是以P_型摻雜有硼或銦等受體雜質。與p_型井相 20接的接點是由經高度P-型摻雜的多晶矽接點71所製成，且 多晶石夕接點71藉由實施驅入程序以形成閘極期間的擴散作 用來形成一歐姆接點及一個？+區68，該p+區砧藉由圖中所 示場氧化物區21的組態而作用為P_型井接點。場氧化物區 必須不會延伸超過p—型井的深度下方達至基材接面87，從 8 200807575 而不致切斷由歐姆接點68至通道區50下方之p_型井部11的 傳導路徑。 該通道為一經低度N-型摻雜的狹窄區5〇。閘極為一極 淺(通常為10奈米，下稱NM)的P-型區，藉由例如從上層高 5度？+摻雜多晶矽75擴散摻雜劑的方法或是離子植入法而形 v 成於N-型通道中。 • 第2圖之JFET被形成於矽基材15的一個塊狀區中。該 _ 藉由數健常是輯絕_場氧化物的絕緣區21以及 一個由層11與15(後閘極)所形成的後偏壓pN接面而與周圍 1〇的半導體隔離。介於源極與汲極之間的通道以50來表示。 就一個N-型通道JFET而言，源極和汲極區31、4〇為1^+區（高 度摻雜有N-型施體雜質）。P_型井u則是以p_型摻雜受體雜 質。與P-型井相接的接點是由經高度p_型摻雜的多晶矽接 點71所製成，且多晶矽接點71藉由實施驅入程序而形成閘 15極期間的擴散作用來形成一歐姆接點及一個P+區68，該P+ • 區68藉由圖中所示場氧化物區21的組態而作用為型井接 _、、、占场氧化物區必須不會延伸超過P-型井的深度下方達至 基材接面87，從而不致切斷由歐姆接點68至通道區5〇下方 ' 之P-型井部11的傳導路徑。 2〇 、 、、一 該通道為一經低度N-型摻雜的狹窄區5〇。閘極為一極 ，(通常為10奈米，下稱NM)的p_型區70，藉由例如從上層 π»度P+摻雜多晶@75擴散摻雜劑的方法或是離子植入法而 形成於N-型通道中。 帛3®顯不電晶體從表面經由閘極％和通道％至各深 9 200807575 度處的摻雜曲線。形成閘極區70的驅入程序以及形成通道 區5〇的植入體均具有重要性，因為這些區域的深度及其滲 雜必須受到控制’以使得閘極_通道接面以及通道· 妾面的上乏區相接以造成夾止作用（pinch off)。 曲線81是一個典型的閘極摻雜曲線，且位點85從基材 表面异起通常僅約10 NM，所以該閘極非常地淺。曲線82、 矛84刀別代表通道5〇、p_型井“和基材塊狀區Μ的掺雜 曲線閑極-通道接面的深度位於位點85處。通道型井接 面的深度位於位點86處，且從基材表面往下算起通常僅約 50 NM。井_基材接面的深度顯示於87處。縱使在接面具有 7偏壓通過其間時，各接面仍在接面二側均具有一空乏區。 如先前所述，常關型JFET元件能容許jfeT變頻器在低 線寬下取代M0S變頻器，以規避漏電問題。此一元件的關 鍵點在於將該元件設計成可使得圍繞閘極_通道接面％周 15圍的空乏區係足夠地大而向下延伸至圍繞通道-井接面86 (或是在第6及15圖的具體例中為通道_基材接面86)周圍的 空乏區邊界。這會夾止電流從而造成一常關型元件。各接 面周圍的空乏區在零偏壓下具有一固定寬度，且該接面位 在孩空乏區内部某處。該空乏區超過一個PN接面的上方和 2〇下方的距離係依據該接面上方和下方的半導體相對摻雜濃 度而定。位在接面85及86的上方和下方的區域的摻雜濃度 與閘極和通道區的尺寸相配合，以使夾止作用得以發生。 為幫助此一過程，在一些具體例中會於通道接面86正下方 製成一個1>_型雜質植入體，以迫使位在接面86周圍的空乏 200807575 區向上與位在閘極接面85周圍的空乏區的向下區域相接； 此可確保所需要的夾止作用能夠發生。此種p_型植入體未 顯示於用以例示本案方法的圖式中，但在有需要時可被使 用以確保夾止作用。 5 第4圖是閘極及通道區的一個分解圖，其顯示位在閘極 -通道接面85周圍之空乏區的邊界9〇和93。位在通道-p•型井 接面周圍的空乏區的下邊界為94，且其上邊界為虛線92。 為明確起見，閘極_通道接面85在通道區5〇中的下邊界93沒 有顯不出，因其重合於位在通道-P-型井接面86周圍的空乏 1〇區的上邊界92，但在常關型JFETs中，摻雜及接面深度會受 到控制以使传邊界92重合於邊界93，而使夾止作用在零 間極偏壓下發生。此造成夾止作用，沒有電流從源極31經 由通逼50到達汲極4〇，直到施加偏壓經過閘極_通道接面而 改變空乏區的狀態為止。 15 間極-通道接面85的深度必須是小的，因為空乏層的寬 度也就是邊界9〇與92之間的距離是固定的。為達成夾止作 用’此種空乏層大都必須位在通道區5〇内，俾與圍繞在通 運_井接面86周圍的空乏層相接。為使此狀態發生，閘極區 70中的雜質濃度必須被維持在遠高於通道區中的雜質濃 2〇度。此可藉由使閘極區維持極薄從而致使雜質濃度維持極 南來達成。倘若閘極層7〇的厚度增加，雜質濃度下降，則 空乏區進一步移入閘極層内而不會同樣地穿過通道區，夾 止作用不會發生，故該元件再次成為一常開型元件。此一 設計容許利用45NM線寬來製成〗平方公分的晶片，並消耗 11 200807575 遠較45 NMMOS所消耗者更低的電力。但是，所需要的閉 極區薄度在元件建構上造成一個問題。 形成第2圖所示結構的問題與蝕刻多晶矽接點71、乃、 75及74有關。此蝕刻必須停止於基材表面％處。若其過衝 5 (〇Vershoots)並蝕入基材中，則元件似乎已告破壞，因為閘 極區70只有1〇 NM厚，即使是少量過衝仍會損毀或抹除問 極區或疋穿過閘極區深度而飿入源極和汲極區。多晶石夕钱 刻是一種電漿蝕刻，且當蝕刻機感知到抵達場氧化物層時 所釋出的氧原子時，可命令該蝕刻機停止；但此種控制不 1〇夠精確，因為閘極層只有10 NM厚，*當機器感知到氧原 子時已經太遲了。當線寬降低至25 NM時，此一問題變得 更糟，因為閘極層厚度在25 Nm線寬下將會更小。 _過衝極可能會發生，因為位於即將形成多晶石夕接 點71、72、75及74的基材表面上的多晶矽層約有15〇〇埃厚， 15且不易精確地控制此一多晶矽層的蝕刻深度，因為蝕刻深 度的誤差係為該層厚度的一個百分率。因此，一個具有1〇% 之餘亥Ητ止誤差的1500埃厚多晶石夕層彳能超過基材表面 150埃並#穿’區從而破壞電晶體。因此，較佳為降低多 晶矽層的厚度以降低蝕刻停止誤差，但這並不可能，因為 20 1_埃或更薄的多晶㈣層的製造由於不明原因而極難控 制。因此，嘗試製造-個1000或500埃厚的多晶石夕層將會導 致不規律的薄層厚度以衫規律的糊厚度控制。 不希望增加閘極區70的厚度，因為使此區變厚會增加 位於閘極和源極和汲極區之間_接_寄生接面電容 12 200807575 值此寄生接面電容值會不必要地降低元件的開關速度。 在基材表面上形成源極、閘極與汲極多晶矽接點需要 更為精確的控制以達成高信賴度的元件製造。 因此，需要一種用以製造能排除前述蝕刻問題且規格 5縮減至較低線寬的常關型JFETs和元件結構的方法。 【明内容;j 發明概要 本發明的教不内容包括排除無法精確控制以致於可能 損壞閘極區的侧步驟。依據本發明教示内容的技術新賴 !〇 J·生在於’在利用場氧化物來形成主動島域以及植入型井 (或在P·型通道〗FET的情形下為N_型井)之前沈積—層氧化 物在基材上。該氧化物層通常是5〇〇埃厚的CVD氧化物，但 其亦可為一種“低氺值，’(低介電常數)氧化物。接著將該氧化 物層予以遮蔽並钱刻以形成孔洞，多晶石夕源極、沒極、間 15極和基材接點即職於«。相較於CVD|Ub物，利用低 K值氧化物的優點在於践軸職和汲極孔的低_κ值氧 化物侧作用會終止於場氧化物區的熱氧化物處，而不會 產生缺口。若發生CVD氧化物的蝕刻過衝，則會產生此^ 缺口，而此種缺口是非為所欲的。不希望有此種缺口的原 2〇因在於若發生姓刻過衝，則落在由場氧化物所界定出之主 動區以外的場氧化物會被蝕刻至基材表面下方。此會致使 閘極多晶矽下陷並與閘極區形成侧-ρΝ接點，若其夠深， 則可能漏電至閉極-基材接面。隨後在該氧化物上形成一層 氮化物層，以作為一拋光止擋層。氮化物非常堅硬，且^ 13 200807575 使得任何拋光程序終止於氮化物層處 。蝕刻孔洞之後，沈 積一層多晶矽以填充該等孔洞。接著將多晶矽予以拋光除 去直到拋光程序終止於氮化物層為止。由於氧化物層通常 僅約500埃(50 NM)厚（因為氧化物表現良好，所以可選定任 5何合理的薄層深度），故多晶石夕接點在進行拋光程序後僅約 500埃厚（或谓與該氧化物層具有相同厚度）。 形成多晶矽接點之後，可運用粗遮罩將源極和汲極接 點的多晶㈣摻雜N+，並將間極多晶石夕接點及ρ·型井接點 摻雜P+ (在一倾_型通道肺丁中，使用相反的換雜程序來 形成P里通道JFET，亦使用相反的基材及通道及井 序）。 熱驅入步驟將雜質從多 4乡雜夕晶取之後 層 ^入基材中，以形成閘極、源極和汲極區“ 對於個N-型通道JFET而言，間極多晶石夕接點和κ型 5井多晶石夕接點被摻雜P+，且源極和沒極多晶石夕接點被推雜 Γ對於"'抓型通獅ET而言，_多糾接點和ρ·型 井多晶料馳_N+，且馳和祕多晶雜點被換雜 尸+ 〇 乡㈣接點的上方可形成有-層魏物層，以將多曰 石夕導線的電阻從約刚歐姆/平方單位降低至2歐姆/平林曰 位以下，從而大大地增加該結構的開 欲製造一變頻器時，將一當關荆Λτ 貝手夂應
M , 书關型队型通道JFET耦合至一 I 關型P-型通道多日日日 ㊉ 兩元件的間極耦合在-起、將…、、良予从長以 將ρ-型通道JFET的汲極連結至 14 200807575 一電魏極、將P_型通道㈣的源極連結至n韻道順 的沒極以及賴型通道;FET_極予以接地，從而將一常 關型N-型通運肿搞合至一常關型p_型通道】附。 圖式簡單說明 5 第1圖為一習用JFET的截面圖。 第2圖為一㈣型JFET之一具體例的截面圖。 第3圖為如第2圖所示者類似之JFET以及依據本發明教 示内容之JFET，S的典型摻雜曲線(所示者為N-型通道，p_型 通道JFET’s的摻雜極性為反向）。 1〇 第4圖為依據第2圖之JFET以及依據本發明教示内容之 JFET s的近視圖，其顯示空乏區如何延伸而導致夾止現象。 第5A圖為依據本發明教示内容之jFET成品的配置圖 (較少金屬導線與多晶矽接點形成連結）。 苐5B圖為依據本發明一具體例的教示内容所完成的N_ 5型通道^ΕΤ成品沿著第5A圖之切線A-A’的截面圖，顯示一 被建構於淺P-型井内的具體例。 第6圖依據本發明一具體例的教示内容所製成以供建 構前述基材表面接點結構的獨立N-型通道元件成品的截面 圖，其顯示將氮化物薄層應用在氧化物層104上以作為一拋 20 光止擋層以及在場氧化物層21上以作為一蝕刻止擋層。 第7圖顯示形成P-型井11及場氧化物區21以將JFET與 周圍結構加以分離之後的結構狀態。 第8圖為利用一遮罩並顯影光阻圖案120以遮蔽基材周 邊區域免於接受植入程序而形成N-型通道植入體50之後的 15 200807575 結構截面圖。 第9圖為移除光阻120並沈積一氧化物層104之後的結 構截面圖。 M l〇W為壤行遮罩並蝕刻俾於氧化物層中形成孔洞之 5 |的Μ構’在這些孔洞中將會形成多晶秒接點。 $ 11 ®為洗積未經摻雜的多晶矽層130之後的結構截 面圖。 第12圖為進行一個CMP拋光步驟以移除多餘的多晶矽 並將之平坦化俾與該氮化物層106的頂部等高之後的結構 10 截面圖。 第13圖為進行遮罩以進行閘極接點摻雜程序之後的結 構截面圖。 第14圖為進行遮罩以進行源極和沒極接點摻雜程序之 後的結構截面圖。 15 第15圖為—常關型Ρ-型通道JFET的截面圖，其具有氮 化物形成在沈積氧化物層104的上表面上以作為一拋光止 檔層以及在場氧化物層上以作為一蝕刻止擋層。 【寅" 較佳實施例之詳細說明 2〇 第5A圖為依據本發明教示内容所完成的JFET成品之 一具體例的配置圖（較少金屬導線與多晶矽接點形成連 結）。第5B圖為依據本發明之一具體例所完成的^^•型通道 JFET成品沿著第5八圖之切線A-A，的截面圖，顯示一被建構 於淺P-型井内的具體例。這乃是最常用的結構，因為它是 16 200807575 供用於製造含有一常關型N-型通道JFET和一常關型p-型通 道JFET的變頻器之結構。一個JFET的變頻器中所使用的常 關型P-型通道具有相同的結構，但源極接點31、汲極接點 40、閘極接點70和後閘極接點68的換雜極性呈反向，且p_ 5 型井11是一個N-型井（換雜N-型）以供形成p_型通道jfet之 用。不同於第2圖所示之常關型JFET，第5B圖的一具體例 中之塊狀基分13在此具體例被換雜N -型。在另《目體例 中’基材可由半導體絕緣材料所製成，主動區經由蠢晶生 長而形成於該基材上。此類晶圓為在商業上可得者。在此
10 —具體例中，區13為絕緣體，所以不存在有？_型井_基材pN 接面41。此會獲致較低的寄生電容值，藉由移除pN接面41 而使元件速度降低。相同的結構適用於第6圖的具體例，其 中區13可為P-型或為一絕緣體。例示建構程序的所有圖式 均將基材I3顯示為P-型，但是習於此藝者應會認識到區域 15 13可為一絕緣體。 第6圖依據本發明一具體例的教示内容所製成以供建 構前述基材表面接點結構_ΑΝ型通道元件成品的截面 圖，其顯示將氮化物薄層應用在氧化物層1〇4上以作為一拋 光止擋層以及在場氧化物層21上以作為一㈣止擔層。第6 圖是一未被建構於ρ_型井内的常關型獨立Ν 品沿著第从圖之切線Α.Α，的載導此種Ν.型通細^ 破建構於Ρ-型井内，因為它不需要與被建構於Ν_型井内作 為JFET變頻器之一部分的鄰近常關型ρ_型通道呈電性隔 離。在第6圖的具體例中，除非即將形成者為一需要Μ·型通 17 200807575 道與p-型通道元件的變頻器，否則經ρ·型換雜的石夕區13實 際上是塊狀基材。若即將形成一變頻器，則區域13為一用 於Ν-型通逼兀件的ρ-型井以及一用於卜型通道元件的义炎 井。下述加工流程係藉由建構第6圖結構的各個階段的圖式 5來例示單獨建構出—個Ν•型通道元件，且區域13為經⑭ ^ #雜的基材。若欲建構出一個Ρ-型通道元件，則所有摻雜 ^ 極性均反向，且區域13祕義基材。若欲建構出 11，則各個Ρ_型通道及N，it道元件必馳建構於 其本身的井中（P·型井供N-通道元件之用，且N_型井供p谑 10道轉之用），以使得二種元件可被隔離。製造_圖中所 示之刀離P·型井結構，僅需將下述加工流程予以變化而在 形成場氧化物區域21之前製造出一抓型井植入_(或是 N-型井植入體）。 ^在第6圖的非p_型井具體例中，熱或奶(淺溝絕緣裂） b場氧化物21界定出一主動區，其中形成有閘極區％及通道 區50。 在第5B圖的P-型井具體例中，場氧化物(在申請專利範 * ®巾被稱祕成於紐巾之非料區）在紐巾界定出一 * 冑第—傳導區以及-個第二傳導區，該第-傳導區與基材 20中之鄰近結構呈電性隔離(除了基材接點區以外）且其中形 成有通道5〇及閘極7〇等區域，該第二傳導區與基材中之鄰 近結構呈電性隔離’除了形成有通道5_ρ-型井以外。形 成有非傳導區以容許第一和第二傳導區的ρ_型井部分之間 的傳導作用’但使得此整個主動區與被整合於基材内的周 18 200807575 邊結構相隔離。此第二傳導區是第5B圖中形成有基材接點 區68的區域。 較佳具體例中的閘極區70是利用熱驅入較佳具體例中 的上方多的石夕閘極接點96的雜質而成。閘極區70被摻雜 5 P+，且驅入期間的時程維持短暫以使得閘極-通道接面85的 " 深度從基材表面起算僅為約1 〇 NM。 - 在較佳具體例中，通道區50通常藉由植入法來形成， 通道-P-型井接面86從基材表面起算通常僅為約5〇 NM。通 ^ 冑和閘極區的摻雜以及它們的深度被設定成可使得夾止作 10用（在通過閘極-通道以及通道型井接面的零偏壓下）係 藉由令位在閘極-通道接面85下方的空乏區部分延伸而與 位在通道-P-型井接面86上方的空乏區相接來發生。多晶矽 接點98及1GG被摻雜N+，且其中的雜f被驅人基材中以形 成均被摻雜N+的源極區31和汲極區4〇。形成源極和汲極區 15的驅入程序與形成閘極區70的驅入程序係同時發生在同一 箱烤程序中。 • 摘似於帛测㈣域祕型井或N·型井來隔離的 * 具義巾，多晶⑦P_型井（或是於_通道元件巾為N-型井） . 接點102被摻雜p+，且其雜質在閘極區驅人時同時被驅入於 20基材中以形成與P-型井11相接的P+歐姆接點68。 第5B圖和第6圖的具體例與第2圖的具體例的差異處在 於多晶矽接點102、98、96和1〇〇的上表面的厚度和平滑度， 以及源極和汲極區沒有植入延伸部。這些多晶矽接點的形 成係藉由首先在基材表面上沈積一個二氧化石夕層1〇4(下稱 19 200807575 氧化物）來形成。在較佳具體例中，此層為約5〇〇埃厚，但 亦可選用較厚或較薄的其他厚度。隨著線寬縮減，可縮減 氧化物層104的厚度以使得多晶矽接點所需要的窄孔可以 形成，而不會有形成深窄孔時所發生的光學問題。當線寬 5低於45 時，低介電常數的氧化物是受到高度喜好者。 形成氧化物層以後，在該氧化物層上方形成一個氮化 物層，接著利用一遮罩界定出一光阻，該光阻在氧化物層 104的多晶矽接點102、98、96和100位置處界定出欲蝕刻的 孔洞位置。隨後蝕刻這些孔洞。在類似於第6及15圖所顯示 10的替代性具體例中，一個氮化物層105係在氧化物層104形 成之前被形成於場氧化物21上。這個氮化物層105作為一蝕 刻止擋層，即使是氧化物層1〇4非為低κ值氧化物。這個蝕 刻止擋氮化物層105止擋了氧化物層1〇4在氮化物層1〇5處 的蝕刻，俾於即使是使用CVD氧化物時保護場氧化物以免 15該氧化物在多晶矽接點即將座落的孔洞位置處產生缺口。 第15圖中的氮化物層106在作為一拋光除去多餘多晶矽時 作為一拋光止擋層，以使得多晶矽接點具有與氮化物層1〇7 的頂部等高的平坦頂部。這兩個相同氮化物層1〇5和1〇7可 併入第5B圖具體例的建構方法和元件結構中，並顯示於第6 20圖的N-型通道元件具體例中和第15圖中絕緣基材上所形成 的P-型通道元件具體例中。 形成氮化物層和孔洞以後，沈積未經摻雜的多晶矽以 填充孔洞並覆蓋氧化物和氮化物層。隨後將多晶石夕予以拋 光除去直到下達至氮化物層的頂部，以使得多晶砍與氮化 20 200807575 物層的頂部等高。因此，多晶石夕接點的頂部將會較為平滑 且與氮化物層的頂部等高。 接著，使用非精準型粗遮罩來遮蔽多晶石夕接點，以使 得閘極多晶矽接點96及P-型井多晶矽接點1〇2得以摻雜{>+ 5 (若建構P·型通道元件，反之亦然），且源極和沒極多晶石夕接 點98和100得以摻雜N+(若建構P-型通道元件，反之亦然）。 摻雜多晶矽層以後，實施一驅入步驟，以在一足夠高 的舰度下烘烤該結構，將多晶矽中之摻雜劑雜質驅入位於 夕晶矽正下方的基材區域内。此烘烤的時間和溫度被設定 成可形成一淺閘極區，該閘極區係足夠地淺（通常為ι〇 nm) 以維持足夠高的摻雜劑濃度，造成閘極·通道接面85周圍的 大夕數空乏區位於N-型通道區内。該通道區及其摻雜的深 度又到控制，以使得位在通道-P-型井接面86上方的空乏區 上緣與從閘極_通道接面85向下延伸的空乏區相接觸，從而 造成所欲的夾止效應。 建構一個N·型通道JFET的方法 第7圖顯示已形成場氧化物區21以界定出1〇〇 p_型半導 體晶圓中的主動區之後的結構狀態。塊狀半導體基材13的 丨〇電阻較佳為10歐姆-CM。絕緣區21較佳為2000-埃STI (淺溝 絶緣型）。一任擇之氮化物層1〇5被顯示為形成於場氧化物 層上方作為一蝕刻止擋層，以避免前述過度蝕刻步驟以防 可能造成短路而致使元件無法運作。在其餘的第8至14圖中 雖未顯示出此氮化物層105，但其可存在於替代性具體例 中。 ^ 21 200807575 在形成N-型通道元件需要P_型井且p—型通道元件需要 队型井的變鮮频财，在場氧化物㈣形成之前先完 行P-型井和N_型井植人體。這些㈣井和N_型井將其中所 建構的JFETs與周圍結構相隔離。典型的植入能量為％ KEV且劑量為5En。隨後在95〇〇c、N2 6〇,之下實施一個p_ 型井驅入程序。 、
閱讀者當會注意到，不屬於該方法和結構之新顆部分 的細節已被第7圖及敘述該方法的其他圖式所省略。所繪示 的方法係建構獨立的JFET，S，而沒有p_型井或N•型井。若 1〇欲建構-變頻器，貝，j需要卜型井和N_型井以將位在卜型井 内的N-型通道元件與位在义型井内的型通道元件隔離， 且需要數個後閘極表面接點與各個p_型井和N_型井相接俾 能施加偏壓予該後閘極。第2及5；8圖中所示p_型井或n_型井
15第一傳導區之間的電性連接的細節已在第7圖及後續圖式 中省略，因為這些細節非屬本發明的新賴特點所在。
第8圖為利用一遮罩並顯影光阻圖案12〇以遮蔽基材周 邊區域免於接受植人程序而形成N_型通道植人體5〇之後的 結構截面圖。在形餘讀遮罩之前，先在紐表面形成 20 -層約50埃厚的熱氧化物，並在氧化物上方形成一層約1〇〇 埃厚的氮化物。這個薄層未顯示於圖式中，且應被視為通 道區植入體的部分製作過程。下述的後續氧化物層刚及氮 化物層106被形成在這個起始氧化物及氮化物層的頂部。 完成N-型通道植入體係為達到每立方公分約1〇18铜摻 22 200807575 雜劑原子的濃度。植人能量被設定成可建構出約5G NM深 的通道-基材接面86。亦可選定其他的深度及摻雜濃度，只 要它們能夠配合後續形成的閘極區的深度和摻雜濃度，以 達成夾止作用以及常關型操作。典型的通道植入程序係在 5 UKEV下劑量為ιΕ13,接續以37驗下劑量為賴的另一 植入程序，，俾達到-常關型队型通道肌丁的最佳換雜曲線。 第9圖為移除光阻丨2〇並形成一絕緣材料層丨〇4之後的 釔構截面圖，该絕緣材料層較佳為約5〇〇至1〇⑼埃的二 氧化石夕104 (下稱氧化物）。絕緣層1〇4被形成前述預先-植入 H)的氧化物及氮化物層的上方。形絲化物層副之後，在氧 化物層上方形成一個約5〇埃厚的第二氮化物層1〇6。 在一些具體例中，亦可使用能被蝕刻而形成多晶矽用 孔洞的其他絕緣層刚。實例為氮化物以及一大群其他的絕 緣材料但是，可形成諸如5〇〇埃的薄層且該絕緣層能被蝕 15刻而形成接點用孔洞則屬必要，且重要的是選用的材料在 薄層形成期間或後續製程中不可干擾薄層下方的主動區換 雜私序。其他種類的絕緣材料相較於氧化物具有較差的介 電常數性質及/或較差的朗性質，故氧化物為較佳者。氧 化物層104較佳為由低介電常數氧化物（低&值氧化物）所形 2〇成’但亦可使用化學蒸鍍(CVD)氧化物，以避免使用可能會 過度驅入通道區並改變接面深度的熱氧化高溫·。第56及6 圖中之層104的低K值氧化物最好在45 NM線寬以下，俾當 每些接點緊密形成時，避免閘極接點％與鄰近源極和汲極 接點98和1〇〇之間的寄生電容值升高至令人無法接受的位 23 200807575 準並降低元件速度。低κ值氧化物亦基於另一原因而為較佳 者。如若使用CVD氧化物，則當源極和汲極接點孔洞被蝕 刻時，蝕刻程序不會在抵達場氧化物層21時立即停止。這 會在場氧化物中留下一個不為所欲的小缺口。當使用低Κ 5值氧化物時，則不會發生此一钱刻過衝缺口。 在一替代性具體例中，在形成場氧化物之後，在第5α 圖的％氧化物層21的上表面上形成一個氮化物層1〇6 (氮化 物層106未顯示於第5Α圖，但在第7圖中被顯示為一任擇性 薄層）。此一氮化物未形成於主動區的石夕上。接著利用CvD 10沈積法形成氧化物層104，且蝕刻供形成多晶矽接點的孔洞 時不會發生蝕刻過衝，因為位在場氧化物層上的氮化物令 蝕刻停止在氮化物層處並避免場氧化物層產生缺口。不希 有這種缺口的原因恰可參照第5Α及5B圖來明瞭。若在場氧 化物上未形成有任擇性氮化物層1〇6的具體例中發生钱刻 15過衝，則位在場氧化物所界定出的主動區99之外的場氧化 物會被往下蝕刻至基材表面以下。這會導致閘極多晶矽96 下陷，並在多晶矽96中之摻雜劑被驅入基材内而形成閘極 區70之後，形成與通道區（第5Β圖中之元件50)相接之側壁 ΡΝ接點。若這些側壁ρν接面夠深(缺口夠深），則它們可能 20 短路至閘極·基材接面86，並致使元件無法運作。 在較佳具體例中，氧化物層104為約500埃厚，但它可 以更厚且在其他具體例中也可能更薄。選定5〇〇埃（或是低 於1000埃的任何厚度）的理論基礎在於顯示，破實可以建構 出先前技術認為不可能或至少在任何可信賴度下均非常困 24 200807575 難的低於誦埃的多晶石夕接點。先前技術發生困難的問題 在於僅能將多晶石夕钱刻深度控制在多晶石夕層厚度的正或負 10%内。本發明主張藉由完全移去多晶石條刻步驟並代之 以下列步驟來排除此一困難：形成一個上方具有一氮化物 5層的氧化物層；蝕刻供形成多晶矽接點之孔洞；填充多晶 矽；以及拋光至氮化物步驟之頂部以移除多晶矽。多晶矽 厚度重要的唯一原因在於線寬。線寬控制多晶矽接點窗口 的寬度。縮減尺度的概念在於縮減任何事項，以使得相同 尺寸的晶粒中可載入更多的元件。較大的晶粒會有較多的 10錯誤而致使良率下降，所以縮減佈線尺寸已成為目標。當 可達成45 NM線寬時，將供形成多晶矽接點的孔洞製造成 大於45 NM即存在一個缺點，其在於需要更大的電晶體通 道區且浪費空間。因此，由於供形成多晶矽接點之孔洞的 覓度疋45 NM，所以氧化物層和多晶石夕層的厚度必須為能 15與45 N]V^L寬相容的厚度。厚層中的窄孔在運用光阻技術 時不會具有良好的特性，所以5〇〇 NM的氧化物層厚度是一 種好的選擇，因為考量上述因素後可選定此一線寬，而非 其他較薄或較厚之層。 氮化物層106被形成在絕緣層1〇4的上方以作為一拋光 20止擋層，以使得下述拋光除去一薄層之多餘多晶矽的步驟 不會一併移除氧化物。 第10圖為進行遮罩並蝕刻俾於氧化物層中形成孔洞之 後的結構截面圖，在這些孔洞中將會形成多晶矽接點。位 在122和124處的孔洞是源極和汲極多晶矽接點98和1〇〇即 25 200807575 將形成之處。位在丨26處的孔洞是閘極多晶矽接點126即將 形成之處。如同第5關，供形成基材接點之孔洞未顯示於 中在使用低κ值氧化物的具體例中，餘刻作用自動 钐止在％氧化物21處且不會形成缺口。在氮化物於氧化物 層104开>成之雨即形成於該場氧化物上方的具體例中，可使 用CVD氧化物作為層刚，且不會存在使場氧化物產生缺口
10 15
20 的餘刻過衝問題’因為氮化物將似彳作用停止在場氧化物 上方。 又俊的結構截 面圖。此層必須夠厚以完全地填滿氧層中之孔洞，通常為 〇埃厚。在—些具體例中，多晶♦層可能藉由沈積法被 *雜成P-型或是N.型，隨後視需要選擇性地再摻雜以形成 具有與初始摻雜相反的摻雜形式的任何接點。 第12®為進行-個CMm光步驟以移除多餘的多晶石夕 裁=平坦化俾與該氮化物層1〇6的頂部等高之後的結構 第！3圖為進行遮罩以進行閘極接點推雜程序之後的姓 籌哉面圖。光阻⑽將閘極多晶雜點96以外的所有區域予 以遮蔽以避免於P+摻純人（此侧於—伽·型通道 細2E15進行叫36 第關為進行遮罩以供源極和沒極接點接雜程序用之 的結構截面圖。光阻142將間極多晶石夕接點％及場氧化物 26 200807575 區予以遮蔽以避免於N+摻雜植入（此係對於一個冰型通道 元件而言一對於P-型通道元件而言則為P+摻雜）。此種N+ 植入通常是在!E15及25 KEV下以砷進行。 形成一個有效的常關型JFET的最終幾個步驟係藉由剝 5除光阻並在約900°C下將該結構回火5秒以同時驅入源極、 閘極和汲極的擴散。接著沈積一個100埃厚的鈦層並加以回 火、蝕刻，以形成金屬矽化物連接線，從而形成欲建構的 電路。 前述製程能夠製成一種45 NM或更小的常關型JFET， 10而不會漏電。為了獲致更小尺寸的元件，可將氧化物層和 多晶矽層的厚度規格降低至500埃以下而達到可與諸如25 NM等更低線寬相容的厚度。 弟15圖為被形成於絕緣基材13上的一個常關型p_型通 道JFET的截面圖。第15圖的元件係藉由在一絕緣基材13上 15形成一半導體磊晶生長層71(下稱磊晶層）而被建構於該絕 緣基材上。‘接著使用淺溝絕緣製程在磊晶層71内界定出各 元件的一主動區。將一通道植入磊晶層71，而回火步驟在 主動區内形成通道區。源極、汲極和閘極接點係藉由令雜 質從上方多晶石夕接點擴散進入各接點下方的主動區半導體 2〇 來形成。依前述方法形成源極、ί及極和閘極接點（且在有需 要處形成後閘極接點）。此具體例具有氮化物1〇6形成於沈 積氧化物層104的上表面以做為一拋光止擋層，以及利用一 位在場氧化物上方的氮化物層105作為一蝕刻止播層以避 免前述可能會造成通道-Ρ-型井接面短路的過钱步驟。用於 27 200807575 一個P-型通道元件的摻雜程序是源極和汲極多晶石夕接點％ 和100摻雜P+且閘極接點96摻雜N+。在一具體例中，各個 夕曰曰石夕接點上形成有一金屬石夕化物層以降低多晶石夕接點的 電阻。在另一替代性具體例，源極、汲極和閘極接點各自 5與主動區的交接處形成有一金屬矽化物層，以形成個別與 该等源極、汲極和閘極區相接的歐姆接點，而且此程序可 併行或不併行多晶矽上形成金屬石夕化物層的程序。 雖然本發明已從揭露於本案說明書中的較佳及替代性 具體例來闡述，但習於此藝者當明瞭在不悖離本發明的範 1〇可之下可70成許多變化與改良。所有的這些變化將被涵納 於本案申請專利範圍中。 【圖式簡單說明】 第1圖為一習用JFET的截面圖。 第2圖為一常關型JFET之一具體例的截面圖。 15 第3圖為如第2圖所示者類似之JFET以及依據本發明教 不内谷之JTFET’s的典型摻雜曲線(所示者為N型通道，^型 通道JFET’s的摻雜極性為反向）。 第4圖為依據第2圖之JFET以及依據本發明教示内容之 JFET’s的近視圖，其顯示空乏區如何延伸而導致夾止現象。 2〇 第5A圖為依據本發明教示内容之JFET成品的配置圖 (較少金屬導線與多晶矽接點形成連結）。 第5B圖為依據本發明一具體例的教示内容所完成的N-型通道JFET成品沿著第5八圖之切線a_a，的截面圖，顯示一 被建構於淺P-型井内的具體例。 28 200807575 第6圖依據本發明一具體例的教示内容所製成以供建 構鈾述基材表面接點結構的獨立N-型通道元件成品的截面 圖，其顯示將氮化物薄層應用在氧化物層1〇4上以作為一拋 光止擋層以及在場氧化物層21上以作為一蝕刻止擋層。 5 第7圖顯示形成p-型井11及場氧化物區21以將JFET與 周圍結構加以分離之後的結構狀態。 口第8圖為利用一遮罩並顯影光阻圖案120以遮蔽基材周 时3、免於接父植入程序而形成N-型通道植入體50之後的 結構截面圖。 10 圖為移除光阻120並沈積一氧化物層1〇4之後的結 構截面圖。 、卜图為進行遮罩並姓刻俾於氧化物層中形成孔洞之 後的=構截面圖，在這些孔洞中將會形成多晶石夕接點。 第1圖為沈積未經摻雜的多晶石夕層130之後的結構截 15 面圖。 第12圖為進行一個CMP拋光步驟以移除多餘的多晶矽 並將之平坦化俾與該氮化物層1〇6的頂部等高之後的結構 截面圖。 第13圖為進行遮罩以進行閘極接點摻雜程序之後的結 20 構截面圖。 、卜囷為進行遮罩以進行源極和汲極接點掺雜程序之 後的結構截面圖。 第15圖為一常關型P-型通道JFET的截面圖，其具有氮 化物形成在沈積氧化物層1〇4的上表面上以作為一抛光止 29 200807575 擋層以及在場氧化物層上以作為一蝕刻止擋層。 【主要元件符號說明】 10...N-型基材 71，72,74,75 …接點 11，12..·Ρ-型井 40…沒極 13…紐 81…閘極摻雜曲線 14...JFET 主體 82…通道50的掺雜曲線 15…糾 83... Ρ-型井11的摻雜曲線 16···源極 84…基材15的摻雜曲線 18…通道 85,86…位點、接面 20···沒極 87…接面 21…絕緣區、場氧化物區 90,92,93,94··.邊界 22...閘極區 96…基材表面、接點 24,26,28…接點 98,100,102…接點 30,32,34…金屬結構 99...主動區 31···源極 104…氧化物層、二氧/ί匕碎層、絕 36…最小接孔尺寸 緣層 38...閘極長度 105…氮化物層 40,42…側壁 106···氮化物層 41…接面 107···氮化物層 50...通道區 120…光阻、光阻圖案 68…歐姆接點區、後閘極接點 122,124,126…孔洞 70…閘極 130…多晶矽層 30 200807575 140,142···光阻 71...蠢晶生長層、蠢晶層

Claims (1)

  1. 200807575 十、申請專利範圍： 1. 一種用於形成一接面場效電晶體的方法，其包含： 在一半導體基材上形成一層絕緣材料； 在該絕緣材料之一表面上形成一層氮化物； 5 在該絕緣材料及氮化物中蝕刻出數個孔洞以界定供 形成一源極、一沒極及一閘極的區域； 沈積未經摻雜的多晶矽以填充該等孔洞；以及 將該多晶矽予以拋光以使得該多晶矽實質齊平於該 氮化物層之一表面。 10 2.如申請專利範圍第1項之方法，其更包含將位在用以形 成該源極和汲極之孔洞内的多晶矽摻雜成第一傳導形 式。 3.如申請專利範圍第2項之方法，其更包含將位在用以形 成該閘極之孔洞内的多晶矽摻雜成第二傳導形式。 15 4.如申請專利範圍第3項之方法，其更包含： 將雜質從該源極驅入該基材以形成一源極區； 將汲質從該源極驅入該基材以形成一汲極區；以及 將雜質從該閘極驅入該基材以形成一閘極區。 5. 如申請專利範圍第1項之方法，其中該絕緣材料包含一 20 低介電常數材料。 6. 如申請專利範圍第1項之方法，其中該絶緣材料包含氧 化物。 32 200807575 7. 如申請專利範圍第1項之方法，其更包含在形成該層絕 緣材料之前’先在該半導體基材的一主動區之外形成另 一層氮化物。 8. 如申請專利範圍第1項之方法，其更包含在蝕刻出該等 5 孔洞之前先形成一光阻遮罩，該光阻遮罩界定出供形成 該源極、汲極及閘極的區域。 9. 如申請專利範圍第1項之方法，其更包含在摻雜用以形 成該源極和汲極的多晶矽之前，先形成一光阻遮罩來覆 蓋用以形成該閘極的多晶矽。 10 10·如申請專利範.圍第3項之方法，其更包含在摻雜用以形 成該源極和汲極的多晶矽之前，先形成一光阻遮罩來覆 蓋用以形成該閘極的多晶矽。 11.如申請專利範圍第1項之方法，其中該層絕緣材料具有 一為約50奈米的深度。 15 12.如申請專利範圍第1項之方法，其中該層氮化物具有一 為約10奈米的深度。 13. 如申請專利範圍第1項之方法，其中該經拋光的多晶矽 的厚度規格被減縮至約為該層絕緣材料的厚度。 14. 如申請專利範圍第7項之方法，其中該另一層氮化物止 20 擋了對於該絕緣材料的蝕刻，以使得在該等孔洞的位置 處所進行的蝕刻不致於進展至該半導體基材之表面以 下。 15·如申請專利範圍第4項之方法，其更包含在該等多晶矽 源極、汲極及閘極上形成一層金屬矽化物。 33 200807575 16. —種接面場效電晶體，其包含： 一源極區，其形成於一半導體基材中並具有第一傳 導形式； 一汲極區，其形成於該半導體基材中並具有該第一 5 傳導形式， 一通道區，其形成於該半導體基材中並具有該第一 傳導形式； 一閘極區，其形成於該半導體基材中並具有第二傳 導形式； 1〇 一層絕緣材料’其形成於該半導體基材中並具有數 個孔洞位在該源極、汲極及閘極區的位置上方； 一源極，其形成在鄰接於該源極區的孔洞内； 一汲極，其形成在鄰接於該汲極區的孔洞内；以及 一閘極，其形成在鄰接於該閘極區的孔洞内。 15 17.如申請專利範圍第16項之接面場效電晶體，其中該源 極和該汲極包含被摻雜成該第一傳導形式的多晶矽。 18. 如申請專利範圍第17項之接面場效電晶體，其中該閘 極包含被摻雜成該第二傳導形式的多晶矽。 19. 如申請專利範圍第16項之接面場效電晶體，其中該絕 20 緣材料包^--低介電常數材料。 20. 如申請專利範圍第16項之接面場效電晶體，其中該絕 緣材料包含氧化物。 21. 如申請專利範圍第16項之接面場效電晶體，其更包含 位在該絕緣材料上的一層氮化物。 34 200807575 22. 如申請專利範圍第16項之接面場效電晶體，其更包含 位在該層絕緣材料與該半導體基材之間的一層氮化物。 23. 如申請專利範圍第16項之接面場效電晶體，其中該層 絕緣材料具有一為約50奈米的深度。 5 24.如申請專利範圍第21項之接面場效電晶體，其中該層 • 氮化物具有一為約10奈米的深度。 - 25.如申請專利範圍第21項之接面場效電晶體，其更包含 位在該半導體基材的一主動區之外的另一層氮化物。 ® 26.如申請專利範圍第25項之接面場效電晶體，其中該另 10 —層氮化物防止在該等孔洞的位置處過度蝕刻至該半 導體基材之表面以下。 35 200807575
    七、指定代表圖： (一） 本案指定代表圖為：第（5A )圖。 (二) 本代表圖之元件符號簡單說明： 99...主動區 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：
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