JP2009540619A - 微細な線幅のｊｆｅｔ用のスケーリング可能プロセス及び構造 - Google Patents

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Abstract

４５ｎｍ以下の線幅を有するノーマリーオフＪＦＥＴを形成するためのスケーリング可能なデバイス構造及びプロセスを開示する。基板の頂部に１０００Å未満、好ましくは５００Å以下、の厚さの酸化物層を形成することによって、ソース、ドレイン及びゲートの領域へのコンタクトが形成される。酸化物層の頂部に窒化物層が形成され、ソース、ドレイン及びゲートのコンタクトのための開口がエッチングされる。そして、これら開口を充填するようにポリシリコンの層が堆積され、このポリシリコンは、窒化物層と同一平面になるように研磨され平坦化される。そして、ポリシリコンコンタクトは、所望のトランジスタのチャネル型に必要な導電型の不純物でイオン注入され、これら不純物は、ソース領域、ドレイン領域及びゲート領域を形成するように半導体基板内に押し込まれる。

Description

本発明は、微細な線幅によって引き起こされるプロセス問題を解決可能な、デバイス構造及び非常に微細な線幅でＪＦＥＴトランジスタを製造する方法に関する。
線幅がサブミクロン範囲（現在の線幅は４５ｎｍすなわち０．０４５μｍである）まで順調に狭められるにつれて、ＣＭＯＳ、ＮＭＯＳ及びＰＭＯＳの回路上の全ての構造も、ゲート酸化膜の厚さを含め、縮小されてきている。線幅が狭められると、電圧はパンチスルーを回避するために低下されなければならない。この線幅の狭小化は、ＭＯＳデバイスのチャネル反転を生じさせる十分な電界集中が、より低い電圧で達成され得るように、ゲート酸化膜の厚さも薄くされなければならないということを意味する。ゲート酸化膜の薄層化は、ＣＭＯＳ回路及びその他の全てのＭＯＳ回路内での電力消費を増大させるリークの原因となる。リークを生じさせないゲート酸化膜厚さの限界は約５０ｎｍであるが、この値は現在最先端の４５ｎｍの線幅によって既に到達されてしまっている。
１μｍの線幅において、１ｃｍ２の集積回路の消費電力は５Ｗである。線幅が４５ｎｍまで狭められると、同一サイズのチップの消費電力は１０００Ｗまで増大し得る。これは、適切に冷却されない集積回路を破壊し得るものであり、例えばノート型コンピュータや携帯電話などのポータブル機器では明らかに許容できないものである。この消費電力は、トランジスタがリークを生じないように該トランジスタをスリープ状態にさせる付加回路を必要とするため、設計過程を大いに複雑化する。この電力消費は、線幅を狭めることによって生じる問題の１つに過ぎない。
接合型電界効果トランジスタの先行技術は、それが最初に報告された１９５０年代までさかのぼる。それ以来、接合型電界効果トランジスタは、例えば、Simon Sze著、「Physics of Semiconductor Devices」及びAndy Grove著、「Physics and Technology of Semiconductor Devices」等の数多くの教科書で取り上げられてきた。接合型電界効果デバイスは、元素半導体及び化合物半導体の双方で報告されている。接合型電界効果トランジスタを用いた数多くの回路が、例えば非特許文献１−５にて報告されている。さらに、非特許文献６が先行技術として引用される。
図１は、ｎチャネルＪＦＥＴの典型的な構造を示している。このＪＦＥＴはｎ型基板１０に形成されており、Ｐウェル領域１２内に含まれている。ＪＦＥＴのボディは１４として形成され且つ示されており、ソース領域１６、チャネル領域１８及びドレイン領域２０を含むＮ型拡散領域である。ゲート領域２２はＰ型であり、基板への拡散によって形成されている。ソース領域、ドレイン領域及びゲート領域へのコンタクトは２４、２６及び２８で示されており、これらコンタクトへの接続は３０、３２及び３４で示される金属構造である。このＪＦＥＴのクリティカルディメンジョンはゲート長３８である。これは、最小のコンタクトホール寸法３６に、ゲート領域がゲートコンタクトを取り囲むことを確実にするのに必要な必須の重なりを足し合わせたものによって決定される。ゲート長３８は最小のホール寸法より有意に大きい。従来のＪＦＥＴ構造のこの特徴は、チャネル長が最小形状寸法より実質的に大きいので、これらデバイスの性能を制限する。さらに、ゲート拡散の縦方向の側壁４０及び４２の、ソース領域及びドレイン領域それぞれに対するキャパシタンスも非常に大きい。ゲート−ドレイン間側壁キャパシタンスはミラーキャパシタンス（これは、当業者に既知の用語である）を形成し、高周波数におけるデバイス性能を大きく制限してしまう。
図１のＪＦＥＴに伴う他の１つの問題は、それがノーマリーオン型のデバイスであることである。故に、図１のＪＦＥＴは、線幅の狭小化によってもたらされた電力リーク問題を抱える今日の集積回路のＣＭＯＳ回路を置き換えることに使用することができない。４５ｎｍ以下の線幅での電力消費の問題を解決するようにＣＭＯＳをＪＦＥＴで置き換えるためには、ノーマリーオフのＪＦＥＴが必要となる。
線幅の狭小化に伴う従来ＣＭＯＳの電力消費増大問題に対する１つの解法は、ノーマリーオフの接合型電界効果トランジスタすなわちＪＦＥＴである。ＪＦＥＴ構造の一形態を図２に示す。この図は、ノーマリーオフのＮチャネルＪＦＥＴの断面を示している。このＪＦＥＴは、基板内に４つの端子領域を有するとともに、基板表面の上方に、対応するコンタクトを有する。基板内の端子領域は、ソース３１（ポリシリコンコンタクト７２の下の拡散領域と、該拡散領域をチャネル領域５０に結合するイオン注入領域とから成る）、ゲート７０、ドレイン４０（ポリシリコンコンタクト７４の下の拡散領域と、該拡散領域をチャネル領域５０に結合するイオン注入領域とから成る）、及びオーミックコンタクト領域６８を有するＰウェル１１である。ソース領域、ドレイン領域、ゲート領域及びＰウェル領域へのコンタクトは、基板コンタクト７１、ソースコンタクト７２、ゲートコンタクト７５及びドレインコンタクト７４であり、典型的にポリシリコンから成る。図２のＪＦＥＴは、シリコン基板１５のバルク領域内に形成されている。ＪＦＥＴは、典型的にはシャロー・トレンチ・アイソレーションフィールド酸化物である絶縁領域２１と、層１１及び１５（バックゲート）により形成された逆バイアスされるＰＮ接合とによって、周囲の半導体から絶縁されている。ソース−ドレイン間のチャネルは参照符号５０で示されている。ＮチャネルＪＦＥＴの場合、ソース領域３１及びドレイン領域４０は、（例えばリン、砒素又はアンチモン等のＮ型ドナー不純物で高濃度にドープされた）Ｎ＋領域である。Ｐウェル１１は、例えばボロン又はインジウム等のＰ型アクセプタ不純物でＰ型にドープされている。Ｐウェルへのコンタクトは、Ｐ型に高濃度にドープされたポリコンタクト７１によって形成され、ゲート形成のための押し込み（ドライブイン）プロセス中の拡散により、図示のようにフィールド酸化物領域２１によって、オーミックコンタクトとＰウェルコンタクトとして作用するＰ＋領域６８とを形成する。フィールド酸化物領域は、オーミックコンタクト６８からチャネル領域５０の下方のＰウェル部分１１までの導電経路を遮断しないよう、Ｐウェルの深さを超えて基板接合８７まで延在してはならない。
チャネルは、Ｎ型に低濃度にドープされた狭い領域５０である。ゲートは、Ｎ型チャネル内に形成された非常に浅い（典型的に１０ｎｍ）Ｐ型領域７０であり、例えば、上に位置する高濃度のＰ＋ドープトポリシリコン７５からのドーパントの拡散、又はイオン注入などの方法によって形成される。
ゲート７０及びチャネル５０を通る位置での表面からの様々な深さにおけるトランジスタのドーピングプロファイルを図３に示す。ゲート７０を形成するためのドライブインプロセス、及びチャネル５０を形成するためのイオン注入は何れも重要である。何故なら、これらの領域の深さ及びドーピングは、ゲート−チャネル接合の空乏層とチャネル−Ｐウェル接合の空乏層とが接触してピンチオフを生じさせるように、制御されなければならないためである。
曲線８１は典型的なゲートドーピングプロファイルであるが、ゲートは非常に浅く、点８５は典型的に基板表面から約１０ｎｍに過ぎない。曲線８２、８３及び８４は、それぞれ、チャネル５０、Ｐウェル１１及び基板のバルク領域１５のドーピングプロファイルを表している。ゲート−チャネル接合の深さは点８５に位置する。チャネル−Ｐウェル接合の深さは点８６に位置し、典型的に基板表面から５０ｎｍに過ぎない。ウェル−基板接合の深さは参照符号８７で示される。各接合は、その接合がゼロのバイアスを有するときであっても、その接合の何れかの側に空乏領域を有する。
先に触れたように、ノーマリーオフのＪＦＥＴデバイスは、微細な線幅のＭＯＳインバータをＪＦＥＴインバータで置き換え、リーク問題を回避することを可能にする。このデバイスで重要なことは、ゲート−チャネル接合８５を囲む空乏領域が、チャネル−ウェル接合８６（又は、図６及び１５の実施形態の場合には、チャネル−基板接合８６）を囲む空乏領域の境界まで下方に十分に大きくなるようにデバイスを設計することである。これは電流をピンチオフし、ノーマリーオフデバイスを作り出す。各接合の周りの空乏領域はゼロバイアスで一定の幅を有し、接合は空乏領域内の何処かに位置する。ＰＮ接合の上方及び下方に空乏領域がどれだけ広がるかは、その接合の上方及び下方の半導体の相対的なドーピング濃度に依存する。ピンチオフが起こるよう、接合８５及び８６の上方及び下方の領域のドーピング濃度と、ゲート及びチャネル領域の大きさとが調整される。一部の実施形態においては、このプロセスの支援のため、接合８６の周りの空乏領域をその上方で、ゲート接合８５の周りの空乏領域の下方への広がりに接触させるよう、チャネル接合８６のすぐ下にＰ型不純物のイオン注入が行われる。これにより、要求されるピンチオフが起こることが確保される。このＰ型イオン注入は、本発明に係るプロセスを例示する図には示されていないが、ピンチオフを確保するために必要に応じて使用される。
図４は、ゲート及びチャネル領域の拡大図であり、ゲート−チャネル接合８５の周りの空乏領域の境界９０及び９３を示している。また、チャネル−Ｐウェル接合の周りの空乏領域の下側の境界を９４で示しており、その上側の境界を９２で示されている。ゲート−チャネル接合８５の周りの空乏領域の下側の境界９３は、図の明瞭性のため、チャネル−Ｐウェル接合８６の周りの空乏領域の上側の境界９２と一致しないように図示されているが、ノーマリーオフＪＦＥＴでは、ゼロゲートバイアスで境界９２が境界９３と一致してピンチオフが起こるように、ドーピング及び接合深さが制御される。これによりピンチオフが起こるので、空乏領域の状態を変化させるようにゲート−チャネル接合にバイアスが印加されるまで、電流がチャネル５０を介してソース３１からドレイン４０に流れることはない。
空乏層の幅、すなわち、境界９０と９２との間の距離は一定であるので、ゲート−チャネル接合８５の深さは小さくなければならない。ピンチオフを達成するため、この空乏層の殆どは、チャネル−ウェル接合を囲む空乏層に接触するよう、チャネル領域５０内にある必要がある。これが起こるようにするためには、ゲート領域７０内の不純物濃度は、チャネル領域内の不純物濃度より遙かに高く保たれなければならない。こうすることは、ゲート領域を非常に薄くして不純物濃度を非常に高く保つことによって行われる。ゲート層７０の厚さが増大すると、その不純物濃度が低下するため、空乏領域がゲート層内へと更に移動し、チャネル領域にはあまり侵入しない。従って、ピンチオフが起こらず、デバイスは再びノーマリーオン型のデバイスになってしまう。このような設計は、４５ｎｍのＭＯＳが消費する電力より遙かに少ない電力のみを消費する１ｃｍ２のチップを、４５ｎｍの線幅を用いて製造することを可能にする。しかしながら、必要となるゲート領域の薄さは、デバイス製造上の問題を生じさせる。
図２の構造を形成することに伴う問題は、ポリコンタクト７１、７２、７５及び７４をエッチングすることと関係を有する。このエッチングは基板表面９６で停止しなければならない。このエッチングが超過（オーバーシュート）して基板をエッチングしてしまうと、デバイスが破壊される虞がある。何故なら、ゲート領域７０は１０ｎｍの厚さに過ぎず、僅かなオーバーシュートでもゲート領域を損傷あるいは消滅させ、あるいはソース領域及びドレイン領域をゲート領域の深さを超えてエッチングするためである。ポリエッチングはプラズマエッチングであり、そのエッチング装置は、フィールド酸化物への到達時に放出される酸素原子を感知した時、停止するように要求されることができる。しかしながら、この制御は十分に正確なものではない。ゲート層は１０ｎｍ厚に過ぎず、装置が酸素原子を感知する時間では遅すぎるからである。線幅が２５ｎｍまで狭められるときには、ゲート層の厚さも更に薄くなるので、この問題は更に悪いものとなる。
エッチングのオーバーシュートは非常に生じやすいものである。何故なら、エッチング深さの誤差は層の厚さに対する割合で決められるが、ポリコンタクト７１、７２、７５及び７４を形成するポリ層は約１５００Åの厚さで基板表面に堆積されるため、このようなポリ層のエッチング深さを正確に制御することは困難であるからである。故に、エッチング停止誤差１０％を有する１５００Å厚のポリ層は、基板表面を１５０Å超え、ゲート領域付近をエッチングし、トランジスタを破壊し得る。従って、エッチング停止誤差を低減するためにはポリ層を薄層化することが望ましいが、そうすることは、１０００Å以下の薄いポリ層を形成することは制御性に乏しい（この理由は十分に理解されていない）ために不可能である。故に、１０００Å又は５００Åの厚さのポリ層を形成する試みは、誤った層厚及び誤ったエッチング厚制御をもたらす結果となる。
ゲート領域７０の厚さを増大させることは好ましくない。ゲート領域を厚くすることは、ゲート領域とソース及びドレイン領域との間の側方接合の寄生接合キャパシタンスを増大させるからである。この寄生接合キャパシタンスはデバイスのスイッチング速度をいたずらに低下させる。
信頼性の高いデバイス製造のため、基板表面上にソース、ゲート及びドレインのポリコンタクトを形成することには一層と高精度の制御が必要とされる。
故に、上述のエッチング問題を解消し且つ一層微細な線幅にも拡張可能な、ノーマリーオフＪＦＥＴを製造する方法及びデバイス構造が望まれる。
Nanver、Goudena著、「Design Considerations for Integrated High-Frequency P-Channel JFET's」、IEEE Transactions Electron Devices、第35巻、第11号、1988年、p.1924-1933 Ozawa著、「Electrical Properties of a Triode Like Silicon Vertical Channel JFET」、IEEE Transcations Electron Devices、第ED-27巻、第11号、1980年、p.2115-2123 H.Takanagi、G.Kano著、「Complementary JFET Negative-Resistance Devices」、IEEE Journal of Solid State Circuits、第SC-10巻、第6号、1975年12月、p.509-515 A.Hamade、J.Albarran著、「A JFET/Bipolar Eight-Channel Analog Multiplexer」、IEEE Journal of Solid State Circuits、第SC-16巻、第6号、1978年12月 K.Lehovec、R.Zuleeg著、「Analysis of GaAs FET's for Integrated Logic」、IEEE Transaction on Electron Devices、第ED-27巻、第6号、1980年6月 R.Zuleeg著、「Complementary GaAs Logic」、1985年8月4日
本発明に係る教示は、ゲート領域を損傷し得るほど不正確な制御性を有するエッチング工程を排除する方法及び構造を提供する。
本発明の教示に従った技術は、フィールド酸化物を用いてアクティブアイランドを形成し、Ｐウェル（又は、ＰチャネルＪＦＥＴの場合にはＮウェル）をイオン注入した後に、基板の頂部に酸化物の層を堆積する。酸化物層は典型的に５００Åの厚さのＣＶＤ酸化物であるが、“ｌｏｗ−ｋ”（低誘電率）酸化物とすることも可能である。そして、この酸化物は、ソース、ドレイン、ゲート及び基板のポリコンタクトが形成されるべき位置に開口を形成するよう、マスキングされエッチングされる。ｌｏｗ−ｋ酸化物を使用することの、ＣＶＤ酸化物を使用することに対する利点は、ソース及びドレインの開口のためのｌｏｗ−ｋ酸化物のエッチングがフィールド酸化物領域の熱酸化膜の位置で停止し、ノッチを生成しないことである。このノッチは、ＣＶＤ酸化物のエッチングのオーバーシュートが起こる場合に生じるものであり、望ましくないものである。このノッチが望ましくない理由は、エッチングオーバーシュートが起こると、フィールド酸化物によって画成されたアクティブ領域の外側のフィールド酸化物が基板表面の下方までエッチングされるためである。これは、ゲートポリを凹ませ、ゲート領域との側壁ＰＮ接触を形成するが、十分に深いとゲート−基板接合に短絡し得る。その後、酸化物の頂部に、研磨停止層として作用するように窒化物の層が形成される。窒化物は非常に硬く、如何なる研磨プロセスをも該窒化物層で停止させる。開口がエッチングされた後、該開口を充填するようにポリシリコンが堆積される。そして、このポリは研磨プロセスが窒化物層で停止するまで研磨除去される。上記の酸化物層は典型的におよそ５００Å（５０ｎｍ）の厚さに過ぎないため（酸化物が十分に機能する限り、如何なる妥当な厚さも採用され得る）、研磨プロセスの後、ポリコンタクトは５００Åの厚さ（又は、酸化物層と同程度の厚さ）に過ぎない。
ポリコンタクトの形成後、ソースコンタクト及びドレインコンタクトのポリをＮ＋にドープし且つポリゲートコンタクト及びＰウェルコンタクトをＰ＋にドープするため（これはＮチャネルＪＦＥＴの場合であり、ＰチャネルＪＦＥＴの場合には、逆のドーピングが用いられる。また、基板、チャネル及びウェルのドーピングも逆にして用いられる）、高精度ではないマスクが用いられ得る。
ポリシリコンのドーピング後、ゲート、ソース及びドレインの領域を形成するようにポリから基板内に不純物を押し込むため、熱的ドライブイン工程が用いられる。
ＮチャネルＪＦＥＴの場合、ゲート及びＰウェルのポリコンタクトはＰ＋にドープされ、ソース及びドレインのポリコンタクトはＮ＋にドープされる。ＰチャネルＪＦＥＴの場合、ゲート及びＮウェルのポリコンタクトはＮ＋にドープされ、ソース及びドレインのポリコンタクトはＰ＋にドープされる。
ポリコンタクトの頂部には、ポリ配線の抵抗を単位面積当たり約１００Ωから２Ω未満まで低減して構造のスイッチング速度及び周波数応答を高めるよう、シリサイドの層が形成されてもよい。インバータが製造される場合、ノーマリーオフのＮチャネルＪＦＥＴ及びＰチャネルＪＦＥＴのゲートをともに結合するようにポリゲートコンタクト配線を延在させ、ＰチャネルＪＦＥＴのドレインを電源に接続し、ＰチャネルＪＦＥＴのソースをＮチャネルＪＦＥＴのドレインに接続し、且つＮチャネルＪＦＥＴのソースを接地することによって、ノーマリーオフのＮチャネルＪＦＥＴがノーマリーオフのＰチャネルＪＦＥＴに結合される。
図５Ａは、本発明の教示に従った完成後のＪＦＥＴの一実施形態のレイアウトを示している（ポリコンタクトへの接続をなす金属配線は示していない）。図５Ｂは、浅いＰウェル内に構築される一実施形態について、図５Ａの直線Ａ−Ａ’に沿ってとられた本発明の一実施形態に従った完成後のＮチャネルＪＦＥＴを示す断面図である。これは、ノーマリーオフのＮチャネルＪＦＥＴ及びノーマリーオフのＰチャネルＪＦＥＴを有するインバータを製造するために使用される構造であり、頻繁に使用されるものである。ＪＦＥＴインバータに使用されるノーマリーオフのＰチャネルＪＦＥＴは、同一の構造を有するが、ソースコンタクト３１、ドレインコンタクト４０、ゲートコンタクト７０及びバックゲートコンタクト６８のドーピングの極性が逆にされる。また、ＰチャネルＪＦＥＴではＰウェル１１は（Ｎ型にドープされた）Ｎウェルである。図２に示したノーマリーオフＪＦＥＴと異なり、図５Ｂの実施形態におけるバルク基板１３はＮ型にドープされている。代替的な一実施形態においては、基板は、アクティブ領域を形成するための半導体層がエピタキシャル成長された絶縁材料から成っていてもよい。そのようなウェハは商業的に入手可能である。領域１３が絶縁体である実施形態においては、Ｐウェル−基板間のＰＮ接合４１は存在しない。ＰＮ接合４１の排除により、デバイスを低速なものにする寄生キャパシタンスが低減される。これと同一の構造が、領域１３をＰ型又は絶縁体とし得る図６の実施形態においても使用され得る。構築プロセスを例示する図は全て、基板１３がＰ型であるとして示すが、当業者に認識されるように、領域１３は絶縁体としてもよい。
図６は、基板表面にコンタクト構造を構築する本発明の一実施形態の教示に従って構築された完成後の単体のＮチャネルデバイスを示す断面図であり、酸化物層１０４の頂部の研磨停止層としての窒化物層と、フィールド酸化物層２１の頂部のエッチング停止層としての窒化物層との双方を使用することを示している。図６は、Ｐウェル内に構築されていない完成後のノーマリーオフの単体ＮチャネルＪＦＥＴの、図５Ａの直線Ａ−Ａ’に沿った断面図である。このＮチャネルＪＦＥＴは、ＪＦＥＴインバータの一部としてＮウェル内に構築された隣接するノーマリーオフＰチャネルＪＦＥＴから電気的に分離される必要はないので、Ｐウェル内に構築されていない。図６の実施形態において、Ｎチャネルデバイス及びＰチャネルデバイスの双方を必要とするインバータを形成するのでなければ、Ｐ型にドープされたシリコン領域１３は実際にはバルク基板である。インバータを形成する場合、領域１３はＮチャネルデバイスではＰウェル、ＰチャネルデバイスではＮウェルである。以下では、領域１３がＰ型にドープされた基板であるＮチャネルデバイスのみが構築された図６の構造の構築における様々な段階の図に関して、プロセスフローを説明する。Ｐチャネルデバイスを構築する場合には、全てのドーピングの極性を逆にし、領域１３をＮ型にドープされた基板とすればよい。インバータを構築する場合には、Ｐチャネルデバイス及びＮチャネルデバイスの各々をそれぞれのウェル（ＮチャネルデバイスではＰウェル、ＰチャネルデバイスではＮウェル）内に、互いに分離されるようにして構築する必要がある。図５Ｂに示した分離されたＰウェル構造を形成するためには、フィールド酸化物２１が形成される前にＰウェル注入１１（又はＮウェル注入）を行うように後述のプロセスフローを変更すればよい。
図６のＰウェルを有しない実施形態においては、熱的な、あるいはＳＴＩ（シャロー・トレンチ・アイソレーション）のフィールド酸化物層２１が、ゲート領域７０及びチャネル領域５０が内部に形成されるアクティブ領域を画成する。
図５ＢのＰウェルを有する実施形態においては、フィールド酸化物（請求項において、基板内に形成される非導電性領域と称する）が、基板内に、該基板内の隣接構造（基板コンタクト領域を除く）から電気的に分離され、内部にチャネル領域５０及びゲート領域７０が形成される第１の導電性領域と、チャネル５０が形成されるＰウェルを除く該基板内の隣接構造から電気的に分離された第２の導電性領域とを画成する。この非導電性領域は、第１及び第２の導電性領域それぞれのＰウェル部分間での導通を可能にするが、基板に集積された周囲構造からアクティブ領域全体を分離するように形成される。この第２の導電性領域は、図５Ｂにおいて基板コンタクト領域６８が形成されている領域である。
ゲート領域７０は、好適実施形態において、上に位置するポリゲートコンタクト９６の不純物を用いて熱的に押し込まれる（ドライブインされる）。ゲート領域７０はＰ＋にドープされ、ドライブイン時間はゲート−チャネル接合８５の深さが基板表面から約１０ｎｍになるように短くされる。
チャネル領域５０は、好適実施形態において、典型的にイオン注入によって形成され、チャネル−Ｐウェル接合８６は典型的に基板表面から約５０ｎｍである。チャネル領域及びゲート領域のドーピングとそれらの深さは、（ゲート−チャネル接合及びチャネル−Ｐウェル接合がゼロバイアスのときに）ゲート−チャネル接合８５の下方の空乏領域部分が広がってチャネル−Ｐウェル接合８６の上方の空乏領域部分と接触することによってピンチオフが起こるように設定される。ポリコンタクト９８及び１００はＮ＋にドープされる。それらの不純物は基板内に押し込まれ、何れもＮ＋にドープされたソース領域３１及びドレイン領域４０を形成する。ソース領域及びドレイン領域を形成するためのドライブインは、ゲート領域７０を形成するためのドライブインと同時に、且つ同一のオーブンベークにて行われる。
図５Ｂのように分離のためにＰウェル又はＮウェルが用いられる実施形態においては、ポリのＰウェル（Ｐチャネルデバイスの場合にはＮウェル）コンタクト１０２がＰ＋にドープされ、ゲート領域のドライブインと同時に、該コンタクトの不純物が基板内に押し込まれ、Ｐウェル１１へのＰ＋オーミックコンタクト６８を形成する。図５Ｂ及び図６の実施形態の図２の形態に対する相違は、ポリコンタクト１０２、９８、９６及び１００の厚さ及びそれらの頂面の平滑度、並びに、ソース領域及びドレイン領域の注入による拡張領域（エクステンション）が存在しないことである。これらのポリコンタクトは、先ず基板表面に二酸化シリコン（以下、酸化物）層１０４を堆積することによって形成される。好適実施形態において、この層は約５００Åの厚さである。しかしながら、これより厚い、あるいは薄いその他の厚さが選択されてもよい。線幅が小さくなるにつれ、極めて狭い開口が形成されるべきときに生じる光学的な問題を有することなしにポリコンタクトに必要な狭い開口が形成可能となるよう、酸化物層１０４も薄くされ得る。線幅が４５ｎｍ未満まで狭くなると、低誘電率の酸化物が好ましい。
この酸化物層が形成された後、この酸化物層の頂部に窒化物の層が形成される。そして、ポリコンタクト１０２、９８、９６及び１００の位置となる酸化物層１０４にエッチングされるべき開口の位置を定めるフォトレジストを画成するため、マスクが使用される。そして、これらの開口がエッチングされる。図６及び１５に示したような代替実施形態においては、酸化物層１０４が形成される前に、フィールド酸化物２１上に窒化物層１０５が形成される。この窒化物層１０５は、酸化物層１０４が低誘電率酸化物でない場合であっても、エッチング停止層として作用する。このエッチング停止窒化物１０５は、酸化物層１０４のエッチングを窒化物層１０５の位置で停止させ、ＣＶＤ酸化物が用いられる場合であっても、ポリコンタクトが形成される酸化物の開口の位置でフィールド酸化物が削り込まれることを防止する。図１５の窒化物層１０６は、ポリコンタクトが窒化物層１０７の頂部と同一平面の平坦な頂部を有するように余分なポリを研磨除去するときに、研磨停止層として作用する。これら同一の２つの窒化物層１０５及び１０７は、図５Ｂの実施形態の構築プロセス及びデバイス構造に組み込まれることが可能であり、Ｎチャネルデバイスについて図６の実施形態に、絶縁基板上に形成されたＰチャネルデバイスについては図１５の実施形態に示されている。
窒化物層及び開口の形成後、開口を充填し且つ酸化物層及び窒化物層を覆うようにアンドープトポリが堆積される。そして、このポリは、該ポリが窒化物層の頂部と同一平面になるように窒化物層の頂部まで研磨される。故に、ポリコンタクトの頂部は、比較的平滑になるとともに、窒化物層の頂部と同一平面になる。
次に、高精度でないマスクを用いて、ゲートポリコンタクト９６及びＰウェルポリコンタクト１０２がＰ＋（Ｐチャネルデバイスが構築される場合には逆）にドープされ、ソースポリコンタクト９８及びドレインポリコンタクト１００がＮ＋（Ｐチャネルデバイスが構築される場合には逆）にドープされ得るようにポリコンタクトがマスキングされる。
これらポリ層がドーピングされた後、ポリ内のドーパント不純物をポリ付近の基板領域に押し込むのに十分な高さの温度で構造をベークするため、ドライブイン工程が行われる。このベークの時間及び温度は、ゲート−チャネル接合を囲む空乏領域の大部分をＮチャネル領域内にあらしめるのに十分な高いドーパント濃度が残存するように、十分に浅い（典型的に１０ｎｍ）ゲート領域を形成するように設定される。チャネル領域の深さ及びそのドーピングは、チャネル−Ｐウェル接合８６の上側の空乏領域の到達範囲が、ゲート−チャネル接合８５から下方に広がる空乏領域と接触し、所望のピンチオフ効果を生じさせるように制御される。
ＮチャネルＪＦＥＴの構築プロセス
図７は、Ｐ型半導体ウェハ内にアクティブ領域を画成するようにフィールド酸化物領域２１を形成した後の構造を例示している。バルク半導体基板１３の抵抗率は好ましくは１０Ω・ｃｍである。絶縁領域２１は好ましくは２０００ÅのＳＴＩ（シャロー・トレンチ・アイソレーション）である。フィールド酸化物層の頂部に形成された必要に応じての窒化物層１０５が示されている。窒化物層１０５は、デバイスを動作不能にする短絡を引き起こし得るオーバーエッチングを防止するエッチング停止層として作用する。この窒化物層１０５は、残りの図８−１４には示されていないが、代替的な一実施形態において存在し得る。
インバータが形成され、そのため、Ｎチャネルデバイス用のＰウェル及びＰチャネルデバイス用のＮウェルが必要な実施形態においては、フィールド酸化物領域２１を形成する前に、先ず、Ｐウェル及びＮウェルのイオン注入が行われる。これらのＰウェル及びＮウェルは、それぞれの内部に構築されたＪＦＥＴを周囲構造から分離する。典型的なイオン注入エネルギーは５Ｅ１１のドーズ量で５０ｋｅＶである。そして、９５０℃、Ｎ２、６０分でのＰウェルのドライブインが行われる。
なお、プロセス及び構造の新規な部分に関係しない詳細事項は、図７及びプロセスを説明するその他の図から省略する。例示のプロセスは、Ｐウェル又はＮウェルを有しない単体のＪＦＥＴを構築するためのものである。インバータを構築する場合、Ｐウェル内のＮチャネルデバイスをＮウェル内のＰチャネルデバイスから分離するようにＰウェル及びＮウェルが必要であり、また、バックゲートにバイアスを印加することを可能にするためにＰウェル及びＮウェルの各々へのバックゲート表面コンタクトが必要である。図２及び５Ｂに示した、Ｐウェル又はＮウェル、基板１３、Ｐウェルコンタクト又はＮウェルコンタクト６８、第１及び第２の導電性領域間の電気接続の関係を示す細部は、本発明の新規部分ではないため、図７以降では省略している。
図８は、基板の周囲領域をイオン注入から遮蔽するフォトレジストパターン１２０をもたらすマスクを用いてＮチャネル注入領域５０を形成した後の構造の断面図である。イオン注入マスクを形成することに先立ち、およそ５０Åの厚さの熱酸化膜を基板表面に形成し、該酸化膜の頂部におよそ１００Åの厚さの窒化物層を形成する。この層は図示していないが、チャネル領域のイオン注入を行うプロセスの一部と考えられるべきである。後述の後続の酸化物層１０４及び窒化物層１０６は、このイニシャル酸化膜及び窒化物層の頂部に形成される。
Ｎチャネル注入は、１ｃｍ３当たりおよそ１０１８個のドーパント原子を有する濃度となるように行う。イオン注入エネルギーは、チャネル−基板接合８６を約５０ｎｍの位置に構築するように設定する。その他の深さ及びドーピング濃度は、ピンチオフ及びノーマリーオフ動作を達成するように、後に形成されるゲート領域の深さ及びドーピング濃度に合わせて調整される限り選択的である。典型的なチャネル注入は、ノーマリーオフのＮチャネルＪＦＥＴの最適ドーピングプロファイルを達成するため、１５ｋｅＶで１Ｅ１３のドーズ量を注入し、それに続けてもう一度３７ｋｅＶで４Ｅ１１のドーズ量を注入するものである。
図９は、フォトレジスト１２０の除去及び絶縁材料層１０４の形成の後の構造の断面図である。絶縁材料層１０４は、好ましくは、およそ５００Åから１０００ÅのＣＶＤ二酸化シリコン（以下、酸化物）層である。絶縁層１０４を、上述のイオン注入前の酸化物層及び窒化物層の上に形成する。酸化物層１０４の形成後、およそ５０Åの厚さの第２の窒化物層１０６を酸化物層１０４の頂部に形成する。
一部の実施形態において、ポリシリコン用の開口を形成するためにエッチングされ得るその他の絶縁層１０４も使用し得る。例は窒化物及び多数のその他絶縁材料である。しかしながら、この絶縁層は、例えば５００Åといった薄い層を形成可能であること、及びコンタクトホールの形成のためにエッチング可能であることが必要である。また、選択された材料は、自身の層の下のアクティブ領域のドーピングを、その形成時及び後続プロセス中に妨げないことが重要である。その他の種類の絶縁材料は、酸化物より劣る誘電率特性及び／又はエッチング特性を有するため、酸化物が好ましい。チャネル領域を更に押し込めて接合深さを変化させ得る熱酸化の高温を避けるため、酸化物層１０４は、好ましくは低誘電率酸化物（ｌｏｗ−ｋ酸化物）で形成されるが、化学気相成長（ＣＶＤ）酸化膜も使用し得る。図５Ｂ及び６の層１０４の低誘電率酸化物は、ゲートコンタクト９６とそれに隣接するソースコンタクト９８及びドレインコンタクト１００との間の寄生キャパシタンスが、これらコンタクトが互いに近接して形成されたときに許容不可能なレベルまで増大し、デバイスを低速化してしまうことを防止するため、４５ｎｍ未満の線幅において大いに好ましいものとなる。低誘電率酸化物は別の理由でも好ましいものである。ＣＶＤ酸化膜が用いられる場合、ソース及びドレインのコンタクトホールをエッチングする時、そのエッチング工程はフィールド酸化物層２１に到達しても直ちには停止しない。このことは、フィールド酸化物に不所望な削り込み（ノッチ）を残してしまう。低誘電率酸化物を使用する場合には、このエッチングオーバーシュートによるノッチは発生しない。
代替的な一実施形態において、フィールド酸化物が形成された後に、図５Ａのフィールド酸化物層２１の頂面に窒化物層１０６が形成される（この窒化物層１０６は図５Ａには示していないが、図７に必要に応じての層として示している）。この窒化物は、アクティブ領域のシリコン上には形成されない。そして、ＣＶＤ堆積を用いて酸化物層１０４が形成される。ポリコンタクト用の開口がエッチングされるとき、フィールド酸化物層上の窒化物が、該窒化物の位置でエッチングを停止させるため、エッチングのオーバーシュートは発生せず、フィールド酸化物の削り込みが防止される。この削り込みが望まれないことの理由は、図５Ａ及び５Ｂを参照することにより最もよく理解され得る。フィールド酸化物上に必要に応じての窒化物層１０６が形成されない実施形態においてエッチングのオーバーシュートが発生すると、フィールド酸化物によって画成されたアクティブ領域９９の外側のフィールド酸化物は、基板表面より下方までエッチングされる。これは、ゲートポリ９６を凹ませ、ゲート領域７０の形成のためにポリ９６内のドーパントが基板内に押し込まれた後に、チャネル領域（図５Ｂの５０）と側壁ＰＮ接触を形成させる。この側壁ＰＮ接合は、十分に深い（ノッチが十分に深い）場合、チャネル−基板接合８６と短絡してデバイスを動作不能にしてしまう。
酸化物層１０４は、好適実施形態において約５００Åの厚さであるが、他の実施形態においてはそれより厚く、あるいは薄くしてもよい。５００Å（又は、１０００Å未満の厚さ）を選択する理由は、１０００Å未満のポリコンタクトは、如何なる信頼度を有する従来技術でも不可能あるいは少なくとも非常に困難であると考えられていたが、実際には構築し得ることが示されたためである。従来技術における困難性は、ポリエッチングの深さはポリ層の厚さの±１０％内でしか制御することができなかったという問題から生じていた。請求項記載の本発明は、従来のポリエッチング工程を完全に排除し、それを、頂部に酸化物層及び窒化物層を形成する工程；ポリコンタクト用の開口をエッチングする工程；ポリで充填する工程；及び窒化物の頂部の高さまでポリを除去するように研磨する工程で置き換えることによって、この困難性を排除する。ポリの厚さが問題となる要因は線幅のみである。ポリコンタクト窓の広さをどれだけにするかは線幅によって支配される。幾何学形状を縮小する概念は、より多くのデバイスが同一サイズのダイに搭載され得るように全てを縮小するというものである。より大きいダイは、より多くの欠陥を有し、歩留まりが低下するため、線幅を狭めることが目標とされた。４５ｎｍの線幅が達成されたとき、ポリコンタクト用の開口を４５ｎｍより大きくすることは、トランジスタのチャネル領域を大きくしてスペースを浪費することを要求するものであるので不利である。故に、ポリコンタクト開口の幅が４５ｎｍであれば、酸化物層及びポリ層の厚さは４５ｎｍの開口幅に適合した厚さにする必要がある。厚い層内の狭い開口はフォトレジスト技術を用いるとき良好な特性を有しないので、５００Åという酸化物層の厚さはこの線幅において良い選択である。しかしながら、上述の検討に鑑みながら、より薄い、あるいは厚い層を選択してもよい。
窒化物層１０６が絶縁層１０４の頂部に形成され、研磨停止層として作用する。故に、後述の余分なポリシリコンを研磨除去する工程は、酸化物を除去しない。
図１０は、ポリコンタクトが形成されることになる開口を酸化物層に形成するためのマスキング及びエッチングの後の構造の断面図である。開口１２２及び１２４は、ソース及びドレインのポリコンタクト９８及び１００が形成されることになる位置にある。開口１２６は、ゲートのポリコンタクト９６が形成されることになる位置にある。図５Ｂの実施形態のような基板コンタクト用の開口は図示していない。低誘電率酸化物を使用する実施形態においては、エッチングはフィールド酸化物２１で自動的に停止し、ノッチを形成しない。酸化物層１０４を形成する前にフィールド酸化物の頂部に窒化物を形成する実施形態においては、層１０４にＣＶＤ酸化膜を用いることが可能であり、また、窒化物がフィールド酸化物の頂部でエッチングを停止させるため、フィールド酸化物を削り込むエッチングのオーバーシュート問題は存在しない。
図１１は、アンドープトポリシリコン層１３０の堆積後の構造の断面図である。この層は、酸化物層の開口を完全に充填するのに十分な厚さでなければならず、典型的に１５００Åの厚さである。一部の実施形態において、このポリシリコン層は堆積時にＰ型又はＮ型にドープされていてもよく、その後、この当初のドーピングと逆のドーピング型を有するコンタクトを形成するように、必要に応じて選択的に再ドープされる。
図１２は、窒化物層１０６の頂部の高さとなるように余分なポリを除去して平坦化するためのＣＭＰ研磨工程を行った後の構造の断面図である。
図１３は、ゲートコンタクトのドーピングのためのマスキング後の構造の断面図である。フォトレジスト１４０は、ゲートポリコンタクト９６を除いた全てをＰ＋ドーピング（これは、Ｎチャネルデバイスの場合であり、Ｐチャネルデバイスの場合にはＮ＋ドーピング）のイオン注入から遮蔽する。このＰ＋のイオン注入は典型的に、ＢＦ２の、１５ｋｅＶでの２Ｅ１５と３６ｋｅＶでの２Ｅ１５である。
図１４は、ソースコンタクト及びドレインコンタクトのドーピングのためのマスキング後の構造の断面図である。フォトレジスト１４２は、ゲートポリコンタクト９６及びフィールド酸化物領域をＮ＋ドーピング（これは、Ｎチャネルデバイスの場合であり、Ｐチャネルデバイスの場合にはＰ＋ドーピング）のイオン注入から遮蔽する。このＮ＋のイオン注入は典型的に、砒素の、２５ｋｅＶでの１Ｅ１５である。
動作可能なノーマリーオフＪＦＥＴを形成するための最終工程を、フォトレジストを剥離し、この構造をソース、ゲート及びドレインの拡散層を同時に押し込むために、およそ９００℃で５秒間アニールすることによって行う。そして、１００Åのチタンの層を堆積し、回路を形成するシリサイド接続配線を形成するようにアニール及びエッチングを行う。
上述のプロセスは、リークを有しない４５ｎｍ又はそれ未満のノーマリーオフＪＦＥＴを製造することが可能である。より小型のデバイスを実現するためには、酸化物層及びポリ層の厚さを５００Åより小さく、例えば２５ｎｍといった一層狭い線幅に適合した厚さまでスケーリングすればよい。
図１５は、絶縁基板１３上に形成されたノーマリーオフのＰチャネルＪＦＥＴの断面図である。図１５のデバイスは、絶縁基板の頂部に半導体のエピタキシャル成長層（以下、エピ層と称する）７１を形成することによって、絶縁基板１３上に構築される。そして、ＳＴＩプロセスを用いて、各デバイスのアクティブ領域がエピ層７１内に画成される。エピ層７１内へのチャネル注入及びアニール工程により、アクティブ領域内にチャネル領域が形成される。ソース、ドレイン及びゲートのコンタクトが、上に位置するポリコンタクトから各コンタクトの下のアクティブ領域の半導体への不純物の拡散によって形成される。ソース、ドレイン及びゲートのコンタクト（及び、必要に応じてバックゲートコンタクト）は、上述のようにして形成される。この実施形態は、研磨停止層として作用するように堆積酸化物層１０４の頂面に形成された窒化物１０６を有し、フィールド酸化物の頂部の窒化物１０５を、チャネル−Ｐウェル接合を短絡させ得る上述のオーバーエッチングが防止するためのエッチング停止層として作用させるように使用する。Ｐチャネルデバイスのドーピングにより、ソース及びドレインのポリシリコンコンタクト９８及び１００はＰ＋にドープされ、ゲートコンタクト９６はＮ＋にドープされる。一実施形態において、ポリコンタクトの抵抗率を低下させるため、各ポリコンタクトの頂部にシリサイド層が形成される。他の代替的な一実施形態においては、ソース領域、ドレイン領域及びゲート領域のそれぞれへのオーミックコンタクトを形成するため、ソース、ドレイン及びゲートのコンタクト各々とアクティブ領域との交差部にシリサイド層が形成される。これは、ポリコンタクトの頂部のシリサイドとともに、あるいは別に行われ得る。
以上、好適実施形態及び代替実施形態に関して本発明を説明したが、当業者に認識されるように、本発明の範囲を逸脱することなく、これら実施形態は変更及び改良を施され得るものである。そのような全ての変更は添付の請求項の範囲に含まれるものである。
従来技術に係るＪＦＥＴを示す断面図である。 ノーマリーオフのＪＦＥＴの一実施形態を示す断面図である。 図２に示すようなＪＦＥＴ、及び本発明の教示に従ったＪＦＥＴの典型的なドーピングプロファイルを示す図である（Ｎチャネル型を示しており、ＰチャネルＪＦＥＴの場合にはドーピング極性が反転される）。 図２に従ったＪＦＥＴ、及び本発明に従ったＪＦＥＴのチャネル領域及びゲート領域の拡大図であり、空乏領域がどのように広がってピンチオフを生じさせるかを示している。 本発明の教示に従った完成後のＪＦＥＴのレイアウトを示す図である（ポリコンタクトへの接続をなす金属配線は示していない）。 浅いＰウェル内に構築される一実施形態についての、図５Ａの直線Ａ−Ａ’に沿ってとられた本発明の一実施形態の教示に従った完成後のＮチャネルＪＦＥＴを示す断面図である。 基板表面にコンタクト構造を構築する本発明の一実施形態の教示に従って構築された完成後の単体のＮチャネルデバイスを示す断面図であり、酸化物層１０４の頂部の研磨停止層としての窒化物層と、フィールド酸化物層２１の頂部のエッチング停止層としての窒化物層との双方を使用することを示している。 ＪＦＥＴを周囲構造から分離するようにＰウェル１１及びフィールド酸化物領域２１が形成された後の構造を示す断面図である。 基板の周囲領域をイオン注入から遮蔽するフォトレジストパターン１２０をもたらすマスクを用いてＮチャネル注入領域５０が形成された後の構造を示す断面図であり、ことを示している。 フォトレジスト１２０の除去、及び酸化物層１０４の堆積の後の構造を示す断面図である。 ポリコンタクトが形成されることになる開口を酸化物層に形成するためのマスキング及びエッチングの後の構造を示す断面図である。 アンドープトポリシリコン層１３０の堆積後の構造を示す断面図である。 窒化物層１０６の頂部と同一平面となるように余分なポリを除去して平坦化するためのＣＭＰ研磨工程後の構造を示す断面図である。 ゲートコンタクトのドーピングのためのマスキング後の構造を示す断面図である。 ソースコンタクト及びドレインコンタクトのドーピングのためのマスキング後の構造を示す断面図である。 研磨停止層として作用するように堆積酸化物層１０４の頂面に形成された窒化物と、エッチング停止層として作用するようにフィールド酸化物の頂部に形成された窒化物とを有するノーマリーオフのＰチャネルＪＦＥＴを示す断面図である。

Claims (26)

  1. 接合型電界効果トランジスタを製造する方法であって：
    半導体基板上に絶縁材料の層を形成する工程；
    前記絶縁材料の表面に窒化物の層を形成する工程；
    ソース電極、ドレイン電極及びゲート電極の領域を画成するように、前記絶縁材料及び前記窒化物に開口をエッチングする工程；
    前記開口を充填するようにアンドープトポリシリコンを堆積する工程；及び
    前記窒化物の層の表面と実質的に平坦になるように、前記ポリシリコンを研磨する工程；
    を有する方法。
  2. 前記ソース電極及び前記ドレイン電極のための前記開口内の前記ポリシリコンを、第１導電型になるようにドーピングする工程、を更に有する請求項１に記載の方法。
  3. 前記ゲート電極のための前記開口内の前記ポリシリコンを、第２導電型になるようにドーピングする工程、を更に有する請求項２に記載の方法。
  4. ソース領域を形成するよう、前記ソース電極から前記基板内に不純物を押し込む工程；
    ドレイン領域を形成するよう、前記ドレイン電極から前記基板内に不純物を押し込む工程；及び
    ゲート領域を形成するよう、前記ゲート電極から前記基板内に不純物を押し込む工程；
    を更に有する請求項３に記載の方法。
  5. 前記絶縁材料は低誘電率材料を有する、請求項１に記載の方法。
  6. 前記絶縁材料は酸化物を有する、請求項１に記載の方法。
  7. 前記絶縁材料の層を形成する工程に先立って、前記半導体基板のアクティブ領域の外側に、別の窒化物層を形成する工程、を更に有する請求項１に記載の方法。
  8. 前記開口をエッチングする工程に先立って、前記ソース電極、前記ドレイン電極及び前記ゲート電極の領域を定めるフォトレジストマスクを形成する工程、を更に有する請求項１に記載の方法。
  9. 前記ソース電極及び前記ドレイン電極のための前記ポリシリコンをドーピングする工程に先立って、前記ゲート電極のための前記ポリシリコンを覆うようにフォトレジストマスクを形成する工程、を更に有する請求項２に記載の方法。
  10. 前記ゲート電極のための前記ポリシリコンをドーピングする工程に先立って、前記ソース電極及び前記ドレイン電極のための前記ポリシリコンを覆うようにフォトレジストマスクを形成する工程、を更に有する請求項３に記載の方法。
  11. 前記絶縁材料の層は約５０ｎｍの厚さを有する、請求項１に記載の方法。
  12. 前記窒化物の層は約１０ｎｍの厚さを有する、請求項１に記載の方法。
  13. 前記研磨後のポリシリコンの厚さは、ほぼ前記絶縁材料の層の厚さにされる、請求項１に記載の方法。
  14. 前記別の窒化物層は、前記エッチングする工程が前記開口の位置で前記半導体基板の表面の下方まで進まないよう、前記絶縁材料をエッチングする工程を停止させる、請求項７に記載の方法。
  15. 前記ソース電極、前記ドレイン電極及び前記ゲート電極の頂部にシリサイド層を形成する工程、を更に有する請求項４に記載の方法。
  16. 半導体基板内に形成された第１導電型のソース領域；
    前記半導体基板内に形成された前記第１導電型のドレイン領域；
    前記半導体基板内に形成された前記第１導電型のチャネル領域；
    前記半導体基板内に形成された第２導電型のゲート領域；
    前記半導体基板上に形成され、前記ソース領域、前記ドレイン領域及び前記ゲート領域の上に開口を有する絶縁材料の層；
    前記ソース領域に隣接する前記開口内に形成されたソース電極；
    前記ドレイン領域に隣接する前記開口内に形成されたドレイン電極；及び
    前記ゲート領域に隣接する前記開口内に形成されたゲート電極；
    を有する接合型電界効果トランジスタ。
  17. 前記ソース電極及び前記ドレイン電極は、前記第１導電型になるようにドープされたポリシリコンを有する、請求項１６に記載の接合型電界効果トランジスタ。
  18. 前記ゲート電極は、前記第２導電型になるようにドープされたポリシリコンを有する、請求項１７に記載の接合型電界効果トランジスタ。
  19. 前記絶縁材料は低誘電率材料を有する、請求項１６に記載の接合型電界効果トランジスタ。
  20. 前記絶縁材料は酸化物を有する、請求項１６に記載の接合型電界効果トランジスタ。
  21. 前記絶縁材料の頂部の窒化物層、を更に有する請求項１６に記載の接合型電界効果トランジスタ。
  22. 前記絶縁材料の層と前記半導体基板との間の窒化物層、を更に有する請求項１６に記載の接合型電界効果トランジスタ。
  23. 前記絶縁材料の層は約５０ｎｍの厚さを有する、請求項１６に記載の接合型電界効果トランジスタ。
  24. 前記窒化物層は約１０ｎｍの厚さを有する、請求項２１に記載の接合型電界効果トランジスタ。
  25. 前記半導体基板のアクティブ領域の外側の別の窒化物層、を更に有する請求項２１に記載の接合型電界効果トランジスタ。
  26. 前記別の窒化物層は、前記開口の位置で前記半導体基板の表面の下方までオーバーエッチングすることを防止する、請求項２５に記載の接合型電界効果トランジスタ。
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