TW200805511A - Providing stress uniformity in a semiconductor device - Google Patents
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Description
200805511 九、發明說明: 【發明所屬之技術領域】 體製造,且尤其係關於使用 uniformity)。 本發明大體上係關於半導 特徵以提供應力均勻性(stress 【先前技術】 積體電路包括大量的個別電路元件,譬如電晶體 容器和電阻器等。這些元件係内部連接以形成複雜的電 路,譬如記憶體裝置、邏輯裝置和微處理器。能藉由增加 電路中功能元件之數目以增加其功能性及/或藉由增加電 路儿件之操作速度㈣善積體電料效能。減小特徵尺寸 允許在相同的面積上形成較Α數目之電路元件,因此允許 擴充電路之功能性,並亦減少訊號傳遞延遲,於是可能增 加電路元件之操作速度。 場效電晶體在積體電路中通常用作為開關元件 (switching element)。他們允許控制流經位在源極區和汲極 區之間之通道區的電流。源極區和汲極區被高度捧雜。於 N型電晶體中’用N型掺雜劑摻雜源極區和汲極區。反之, 於P型電晶體中’肖P型摻雜劑摻雜源極區和汲極區。通 道區之摻雜相反(inverse)於源極區和汲極區之換雜。通道 區之導電率(conductivity)由閘極電壓所控制,該閘極電壓 施加至形成在通道區上方並由薄絕緣層與該通道區分隔之 閘電極。取決於閘極電壓,通道區可在導通“⑽,,狀態和 實質上不導通“0ff”狀態之間切換。 當減小場效電晶體之尺寸時,維持通道區於“〇n,,狀 93926 5 200805511 二於::二疋?要的。通道區於“。n”狀態之導電率取 在二二二:#雜劑濃度、電荷载子之移動率、通道區 在电曰曰體之見度方向的延伸、以及源極區和汲極區之間之 導致通道導電率降低,=)雖然減小通道區之寬度 + # -仁減小通道長度增強通道導電率。 增加笔何載子移動率導致通道導電率增加。 Π尺:減小時,通道區於寬度方向之延伸亦減 ί先度產生—些關聯的問題,其需要被解決。 ㈣二 光微影術和轴刻之先進技術以可靠和可重 見也創造具有短通道長度之曰。 、 中需要於垂直方向和水平方向^ 二源極/汲極區 ., 回庋積捃之摻雜劑分佑 (dopant profile),以提供低的 ^刀佈 率社人所希饮6/1、$、, ,片電阻率和低的接觸電阻 卞…所布王的通這可控制性 需要減小源極/汲極區相關於由問極^通道長度可能 成之介面之深度。於一也方法;和通道區所形 極之特定的補償(·彻成:提 達成。 杈回之源極和汲極區而 鑑於相關進一步減小通道長度之問題, f通道區中之電荷載子移動率而亦加強場效電曰體=增 來增加電荷料移動率。 區中之電荷載子的散射發生之或然率係;低口:而:通道 道區之導電率增加。然而,減少於通道區中^導致通 ^ II ^ t a ^ ^ ^ „ p, t ^ (thresh〇id ^ 93926 6 200805511 —使得減少摻雜劑濃度之方法較無誘因。 a第一,可藉由創造拉張或壓縮應力而修改於通道區之 • ^構。此分別導致電子和電洞之修改的移動率。於通 ^區中之拉張應力增加電子之移動率。取決於拉張應力之 大小,旎達成增加電子移動率達2〇%或更多。於n型電晶 體中,此導致通道區之導電率之對應增加。反之,於通道 區中之壓縮應力可增加電洞之移動率,因此提供增強P型 電晶體之效能之可能性。 在依.、、、現有技術形成具有受應力通道區之場效電晶體 之方法中刀別包括@和錯合金或$和碳合金之層被弓I入 到通這區以創造拉張或壓縮應力。或者,此種應力創造層 (StresS-creating layer)可設置於通道區之下方。於一些例子 1 #接於通這之基板之—部分被移除,並用應力誘發石夕 σ金取代。接著’藉由進—步之摻雜過程而將源極和汲極 區形成在合金材料中。 用依照現有技術形成具有受應力通道區之場效電晶體 之方法之-個問題是,形成的應力創造層需要大幅地修改 =形成:悬效電晶體之習知及已慣用的技術。另外一個問 "導體裝置之實際佈局(lay〇ut)影響局部和遍及晶圓 =均勾性。因為佈局包含具有不同圖案密度之區,因 此料之應力不均句地遍及個別晶圓。高度密集主動區 社度而有不同。而且’於局部尺度(scale)上, 、斗 寸疋功能區塊之週邊之特徵不呈現與區塊内之特徵相同 93926 7 200805511 的幾何構形(geometry)。因此,於這些特徵處之局部應力 亦改變。 • 藉由例示之方式,考慮第1圖中所示之範例半導體裝 置之剖面圖。裝置100包含形成在基板115之主動區上並 由隔離結構120(例如,淺溝槽隔離結構)所分隔之複數個電 曰曰脰110A至110D。為了容易說明,圖中沒有顯示電晶體 110A至iiod之所有特徵。於第i圖之說明中,電晶體11〇A 至110D為N通道裝置。應力誘發膜125形成在電晶體11〇A 至110D之上以誘發於通道區135中之應力以增強效能。 注意的是。端部(end)電晶體110A、ll〇D具有鄰接區14〇, 該鄰接區140具有減小之圖案密度。例如,鄰接區14〇可 存在於不同的結構之間。因為圖案密度的改變,於鄰接於 鄰接區140的電晶體11〇a、ll〇D之通道區Π5上誘發之 應力不同於中央電晶體110B、110C之通道區135上誘發 之應力。應力變化之程度取決於各種因素,譬如製造電晶 體110A至110D、基板115、和膜125之尺寸和材料。遍 及電晶體之集合(collection)之應力變化能造成效能改變, 進而能降低裝置100之等級和效益(profitability)。 本文之此段文章欲介紹可相關於下文中說明和/或請 求專利之本發明之各種態樣之技術之各種態樣。此段文章 提供背景資訊以幫助對本發明之各種態樣有較佳地了解。 應了解到,本文之此段文章之敘述是要以上述觀點來閱 讀,而不是認可先前技術。本發明係關於克服或至少減少 以上所提出一個或多個問題之影響。 93926 8 200805511 【發明内容】 下文提出本發明之簡化概述,以便提供本發明之某些 態樣之基本了解。此概述並非本發明廣泛之詳盡綜論。其 無意用來驗證本發明之關鍵或重要元件,或用來描繪本發 明之範嚀。其唯一目係以簡化形式呈現一些概念作為稍後 討論之更詳細說明之引言。 本發明之一個態樣係關於一種方法,該方法包含於半 導體層上第-區中形成複數個功能特徵。對應於該功能特 被之非功能特徵係形成鄰接於配置在該區之週邊之該等功 月匕#寸彳政之至j其中一個。應力誘發層形成在該等功 和該非功能特徵之至少一部分之上。 寸敛 、本表明之另一個悲樣係關於一種裝置,該裝置包含半 =體層帛作又閘電極、和應力誘發層。複數個電晶體閑 ::形成在半導體層上方。該複數個電晶體閘電極包含至 =第-端利電極、第二端利電極、和至少—個内部間 :極σ亥第-假閘電極係配置接近該第—端部閘電極。該 :力誘發層配置在該複數個電晶體_極和該第—假雷 極之至少一部分之上。 电 【實施方式】 要夺:將說明本發明之一個或多個特定實施例。特別 要表月的疋本發明並不受該等實施例和其 是要包括這些實施例之修改的形式,包含: 二::實施例t元件的組合,如來自下述申請專』 了 應了解,在開發任何此種實際的實作中, 93926 9 200805511 $於任何工程或設計計劃,必須作出許多 疋,以便達到開發者的特定目 、乍4寸疋之決 ^ # ^ ” S如付合與系統相關及盥 商業相關之_條件),其可隨 U /、 此外,應當了解,此種門同而有所變化。 而,斟置古品Γ、/ 作可能是複雜且耗時的,然 浐知1者?本發明的揭示事項的熟悉此項技術的一 般知識者而仍將是一種例行之從事設計、 之工作。除非說明書中已明白指 、 2可或缺的(essential)”,否則沒有任何事項於本申, 專利祝明書中視為關鍵的或不可或缺的。 、、^ 現將參考附圖來說明本發明。各種結構和裝置 地緣示於圖式中僅為了說明之目的,以便 ;此= 技術者已熟知之細節而模糊了本發明。不過,m2貝 來㈣^釋本發明之例示範例。應以熟悉該項技藝者所 了解之意義來了解與解釋本文中的字彙與詞。本文前後— 致使用的術語以及詞彙並無暗示㈣的定義,特別 指與熟悉該項技藝者了解之普通慣用的定義所不同之定’、 義:如果一術語或詞彙具有特別定義,亦即非為熟悉該項 技蟄者所了解之意義時,本說明書將會直接且明確 其特別定義。 仏 本發明允許形成具有增加應力均勻性之半導體結構。 提供非功能特徵(亦稱之為“假(dummy)”特徵)鄰接^功° 能特徵以增強功能特徵之間的應力均勻性。假特徵對應於 功能特徵在於它們具有相同的一般形狀和可由相似的5料 組成。於一些實施例中,假特徵能夠用與功能特徵相同的 93926 10 200805511 -製程製成’因此具有相同的尺寸和材料。更詳言之,於功 ,=㈣為電晶體_之情況,假閘極形成鄰接於在主動區 ,中之w電晶體間極,使得該端部閑極有效地看起來大略 與内部閘極有相同的圖荦密产 ^ χ ^ 口木在度均勻的圖案密度促成施加 至功能裝置之均勻的應力。 ,參f圖式,各圖中相似的元件號碼對應於相似的組 :以弟2圖所不半導體結構細之示意剖面圖内容說 明本每日月。半導體結構200包含半導體層205(例如,基板 區)。基板電晶體元件顧至編形成在半導體 θ上’且淺溝槽隔離或場隔離結構215使電晶體元件 2H)A至2_彼此電性絕緣以及與半導體結構綱中之其 他電路元件電性絕緣。 :極/汲極區220在半導體層2〇5中,由此界 電晶體210A至雇之通道區如。在通道區奶之上, 形成包含問極絕緣層232和側壁間隔件加之閘極堆疊 2 3 0。為了容易說明和避资禮 曰 之光杈糊了本發明,圖中並未顯示電 :;體21〇A至21〇D之所有的特徵。例如,閘極堆疊230可 =在閘極絕緣層232上方之導電閘電極。各種導電線和 UL(未圖不)可形成在形成於開極堆疊23〇上方之一個或 多個絕緣層(未圖示)中。例如,閘電極可包括多晶矽 (polygon) ’且可被石夕化物層所覆蓋。源錄極區㈣ =可包含金屬石夕化物區。可使用各種間極實施例,以及盆 斗寸疋構成對熟悉此項技術者而言為已知。 電晶體元件21GA至21⑽代表—群或陣列之電晶體。 93926 11 200805511 ' 可有較所顯示數目為更多或更少之電晶體。取決於特定的 實施例,電晶體元件210A至210D之構成亦可改變。例如, 電晶體元件可以是N型或P型。源極/汲極區220之輪廓 (profile)可改變。某些的隔離結構215可予省略。例如, 可形成多指裝置(multiple finger device)而無需仲裁隔離結 構(interceding isolation structure)215 〇 如第2圖所示,於形成閘極堆疊230期間,假閘極240A 至240B分別形成鄰接於各個最外電晶體元件210A、 210D。於例示實施例中,假閘極可以用與電晶體閘極堆疊 230(例如,多晶矽)相同的材料形成,但是不產生功能。一 般而言,為了容易製造,假閘極240A至240B和電晶體閘 極堆疊230使用相同的材料。然而,亦構想到假閘極240A 至240B可不與電晶體閘極堆疊230於所有方面皆相同。 假閘極240A至240B用與電晶體閘極堆疊230不同的交叉 影線顯示於圖中,以表示它們不產生功能,不需表示用不 同的材料。於例示的實施例中,假閘極240A至240B形成 在絕緣結構215之上,然而,於某些的情況,它們可以形 成在半導體層205之上,取決於裝置200之特定佈局。 於製造第2圖之裝置200中,藉由離子植入、氧化作 用、沉積和光微影術之先進技術形成溝槽隔離結構215、 閘極堆疊230、和假閘極240A至240B。於一些實施例中, 接著將掺雜劑離子植入源極/汲極區220中。然後,側壁間 隔件235可形成鄰接於閘極堆疊230和假閘極240A至 240B,該侧壁間隔件235可藉由保形地沉積間隔件材料層 12 93926 200805511 於半導體層205之上並執行非等向性钱刻製程(anisotropic etching process)而完成,如熟悉此項技術者已知。然後藉 由進一步植入摻雜劑離子而完成該源極/汲極區220。於此 植入中,侧壁間隔件235保護鄰接於該閘極堆疊230之源 極/汲極區220之部分不會被離子照射到。於是,源極/汲 極區220包含較源極/汲極區220之其餘部分為淺之源極/ 汲極區延伸區。可使用多個間隔件或可將間隔件整個省略 掉以修整源極/汲極區220之輪廓。 接著,可藉由沉積金屬層於該半導體層205之上並退 火(anneal)半導體結構200以起始金屬與源極/汲極區220 和閘極堆疊230中之矽之間之化學反應而形成金屬矽化物 區(未圖不)。 現轉至第3圖,應力誘發層300形成在電晶體元件 210A至210D之閘極堆疊230和假閘極240A至240B之 上。應力誘發層300具有預定的本質應力特性(intrinsic stress characteristic)並可藉由多種技術(譬如電聚增強型化 學氣相沉積)而形成。 電漿增強型化學氣相沉積為用於沉積材料於沉積表面 上之技術。所沉積之材料係由於氣態反應物之間的化學反 應而形成,該化學反應發生在沉積表面上或附近。反應之 固體產物係沉積於沉積表面上。該化學反應發生在電漿 中,該電漿可藉由例如輝光放電(glow discharge)而產生。 輝光放電可藉由於兩個電極之間施加射頻交流電壓而產 生,其中一個電極設置在靠近半導體結構200。除了射頻 13 93926 200805511 交流電壓外,直流電壓或低頻交流電壓,稱之為“編壓 voltage)”,可施加於該兩個電極之間。於輝光放電中,氣 恶反應物之分子係分解成多種物種,包含在激發狀熊;; (excited state)之基(radical)、離子、原子及分子。這此物 種撞擊(impinge)沉積表面且對沉積表面產生化學鍵結。因 此,材料層係沉積於沉積表面上。 應力誘發層300之預定的本質應力特性可由施加於形 成應力誘發層300之沉積條件而決定。一般而言,預定的 應力特性取決於氣體混合物、沉積速率、溫度、射頻交流 電壓、和偏壓。例如,可藉由改變一個或多個該等參數而 調整於層300中之拉張或壓縮應力之量。尤其是,可改變 偏壓以調整於沉積製程期間之離子轟擊,由此於應力誘發 層300中產生拉張或壓縮應力。可由例如氮化矽之介電材 料形成應力誘發層300。可藉由明顯減少或關斷偏壓而於 氮化矽應力誘發層300中產生拉張應力。另一方面,適度 高的偏壓可於應力誘發層3〇〇中產生壓縮應力。 鄰接於電晶體元件21 〇A、210D之閘極堆疊230設置 之假閑極240A至240B提供對於電晶體元件21〇a至210D 更均勻之圖案密度。端部電晶體元件21〇A、21〇E)有效地 看起來與内部電晶體元件210B、210C關於應力誘發層300 之成何構形有相同大略結構。因此,由應力層300誘發之 應力更均勻。減少施加應力的變化導致效能改進,因此, 增加對完成之半導體裝置2〇〇之效益。 接著於假閘極240A至240B和電晶體元件210A至 14 93926 200805511 210D之上形成應力誘發層300之後,繼續製程以完成裝置 200。舉例來說,於一個實施例中,介電層(未圖示)形成在 電晶體元件210A至210B之上,而通孔形成於該介電層中 以接觸源極/汲極區220和閘極堆疊230,並用導電材料(例 如,銅)填滿。使用應力誘發層構造之電晶體裝置之範例說 明提供於2006年4月26日提出申請之美國專利申請案第 11/114,262 號中,案名為 “METHOD OF FORMING A SEMICONDUCTOR STRUCTURE COMPRISING TRANSISTOR ELEMENTS WITH DIFFERENTLY STRESSED CHANNEL REGIONS” ,該案讓渡給本申請案 之受讓人,並倂入本說明書中作為整體性的參考。 現轉至第4和5圖,參考半導體裝置400說明本發明 之另一個實施例。並非使用如第3圖之實施例中之保形應 力誘發層300,乃係藉由形成直接鄰接於通道之應力區而 將應力施加到通道。如第4圖中可看出,設置有半導體層 405(例如,基板之主動區),而電晶體元件410A至410C 和鄰接之假閘極415A至415B形成於其上。再者,並非顯 示了電晶體元件410A至410C之所有的特徵。第4圖所示 之範例裝置為三指場效電晶體。因此,提供有隔離裝置420 於該裝置之邊界,但不在該等電晶體元件410A至410C之 間。應用並不限於如第4圖中所示之特定電晶體結構,因 為電晶體元件之數目和由此形成之結構之類型可改變。例 如,於一些情況可使用中介隔離結構(intervening isolation structure)420 〇 15 93926 200805511 凹部425形成在半導體層405中鄰接於並延伸於電晶 體元件410A至410C之通道區430之間。假閘極41 5A至
415B至少部分形成在鄰接於外側電晶體元件41〇a、410C 之半導體層405(亦即,基板之主動區)之上,以允許位於假 閘極415A、415B與其各別之鄰接電晶體元件41〇A、41〇c 之間的凹部425具有與配置於電晶體元件41〇A至41〇c之 間之凹部425相同的一般尺寸。可使用各種製造製程形成 凹部425。例如,半導體層4〇5之表面可被氧化和可使用 適當的濕式或乾式蝕刻技術剝除氧化物以留下凹部425。 或者,可使用非等向性蝕刻以去除半導體層4〇5之一部分 以產生凹部425。 一現參照第5圖,凹部被填滿磊晶生長材料5〇〇,於一 個貝%例中,該蠢晶生長材料5〇〇完全填滿該凹部似。 雖然蟲晶生長材料谓顯示為與半導體層他之表面平 背,但是於-些實施例中考量到屋晶生長材料5〇〇可於半 導體層405之表面上方或下方延伸。 於:,實施例中,於沉積在半導體層4〇5之暴露表面 上後’猫日日生長材料5〇〇包含一 成相似於半導體層d:::;分’該成分形 定的實施例中,半導體乂構的一'口構。於—個特 切和至少一種夕,而蟲晶生長材料5。。 ^奴荨),使得磊晶生 匕如 層他之結晶結構,其中曰才形成相似於下方半導體 同的晶格間距所引起)導::冓之稍破不匹配(例如由不 之)¥致應變區’該應變區施加應力於鄰 93926 16 200805511 接之材料區,譬如通道區43 〇。 例如,蟲晶生長材料500可以是石夕和錯之混合材料, /、混合比約5至60%錯原子百分比,使得與設置於半導體 f 4〇5中之純石夕結構相比,對應之蟲晶生長材料呈現 出增加之晶格間距。如此一來,梦錯材料則之延伸 道區内產生壓縮應力。於其他實施例中,為碳切材 石夕碳混合物可設置於蟲晶生長材料⑽中,與梦結構相 比,该蟲晶生長材料500形成具有減少之晶格間距的晶 才。如此來,矽碳材料500將傾向於擴展通道區43〇並 因此將於通道區430中產生拉張應力。藉由在通道區· 中產生拉張或I縮應力,可增強在這些區中之移動率及 此之導電率。 對於給定的裝置幾何構形可藉由選擇適當的蠢晶 材料和/或藉由選擇凹部425之深度而控制通道區伽 中==或I縮應力之量。舉例而言,於层晶生長材料5〇〇 =拉:應=生成分之比可由蟲晶生長製程之製程 "a疋,/、中磊晶生長材料500之厚度可顯著地影響混 合比之大小,使得於某些情況減少磊晶生長材料 度至相當低值同時使用適當高的混合比(例如,對於矽和: 可達60%之鍺原子百分比),可能為有利的。以此方式,、 於通道區430中之應力最終可由深度而控制。 " 於-個實施例中,蠢晶生長材料5〇〇可包含二 個不同的層,譬如々鍺層,接著切層,或者具有曰 格間距之複數個替代層可設置於蟲晶生長材料5⑻中^ 93926 17 200805511 -個料的實施财,例如1金切化物區將被形成於 蟲晶生長材料中,蟲晶生長材料500包㈣層作為最 終層以提供與習知之製程流程之高度相容性。 當使用一般已知的材料成分,譬如於石夕上石夕錯(silicon ge〇naniUm⑽仙_)或於梦切碳㈤icon carbon on s:=,則藉由已建立完備之蟲晶生長製程而完成蟲晶 之形成。若半導體層彻包含其他半導體層, 則可根據光电製造製程和/或根據實驗來建立對應生長配 方(reclpe) 7決定產生拉張或麗縮應力之適當混合比。 只鈿例中’磊晶生長材料500可包括於特定濃 二種(除了或替代應力產生成分),該特定濃度 心:!的摻雜劑分佈’可能除了將執行於猶後的 ί二:ΐ:—步的植入循環。例如,高摻雜劑濃度可被 Ζ入到+¥體層4G5中而不會損害結晶結構(不同於離子 預管况)’因此顯著地缓和於後續退火循環關於熱 =之^ ’該退火循環需要用來再結晶受損的結晶半導 嶋深度::由調整蟲晶生長參數而控制摻 外的摻雜物§貝 ,例如,可隨著時間而改變額 ^ J種頰,以便於磊晶生長材料500中建立所希望 :垂=劑分佈。例如,若適當的定位軸 滿則可沉積高度摻雜之^生長材料以填 先=二ST編中’除了嶋 =¥體材料,接著是應力產生成分。 如用弟3圖之實施例,假閘極41从至他對於後續 93926 18 200805511 形成應力誘發層(例如,材料500)產生更均勻的構形 (topology)。端部電晶體元件410A、410C有效地看起來與 内部電晶體元件410B有關應力誘發材料500之幾何構形 有相同大略的結構。因此,誘發的應力更均勻。減少的變 化導致效能改進,而因此,增加對完成的半導體裝置200 之效益。 接著形成磊晶生長材料500鄰接於該假閘極415A至 415B和電晶體元件410A至410C後,繼續製程以完成裝 置400。例如,可完成源極/没極區,介電層可形成於電晶 體元件410A至410C之上,和通孔可形成於介電層中而填 滿有導電材料(例如,銅)。使用凹入應力層構造之電晶體 裝置之範例說明提供於2004年10月27日提出申請之美國 專利申請案第1〇/974,232號中,案名為“A ADVANCED TECHNIQUE FOR FORMING A TRANSISTOR HAVING RAISED DRAIN AND SOURCE REGIONS” ,該案讓渡給 本申請案之受讓人,並倂入本說明書中作為整體性的參考。 以上所揭示之特定實施例僅作例示用,因為對於熟悉 該技術領域者而言,藉助此處之教示而能以不同但等效之 方式修改及實施本發明是顯而易見的。再者,在此所示之 構造或設計細節並非意欲限制本發明,除了以下附加之申 請專利範圍所敘述者之外。因此,明顯的是,可在本發明 之精神和範疇内改變或修改以上所揭示之特定實施例以及 思及所有此等變化。由此,本發明所要求保護者係如附加 之申請專利範圍所提出者。 19 93926 200805511 【圖式簡單說明】 刚文中茶照所附圖式而說明本發明,其中相似之元件 付號表不相似的元件,以及·· 第1圖為包含應力誘發層之先前技
面圖; 4 〜口J 壯:矛3圖為依妝本發明之-個例示實施例之半導體 裝置之剖面圖,顯示#用邶拉# 盘岸力1 接於功能特徵之非功能結構以 〃應力誘發層一起提供應力均 第4和5圖為依照本發一 體裝置之剖面圖,顯示使用鄰個例示實施例之半導 以與形成在毗鄰功能裝置之 非刀此、、、〇構 -起提供應力均純。 咬凹部t之應力誘發層 雖然本發明可容易作 明之特定實施例已以圖式中之範代形式’但本發 細說明。然而,應了解到 〜式頑不並於此予以詳 來限制本發明為所揭示之特定开I二貧施例之說明並不欲用 範圍内之修改、等效和:=所界定之本發明之精神和 广主要元件符號說明】 ' 100 115 125 140 裝置 基板 應力誘 鄰接區 發膜 135 200 11〇A至110D電晶體 120 隔離結構 205、4〇5 半導 體層 通道區 半導體結構 93926 20 200805511 210A 至 210D、410A 至 410C 電晶 體元件 215 淺溝槽隔離或場隔離結構 220 源極/没極區 225 通道區 230 閘極堆疊 232 閘極絕緣層 235 側壁間隔件 240A 至 240D、415A 至 415B假閘極 300 應力誘發層 400 半導體裝置 420 隔離裝置 425 凹部 430 通道區 500 蟲晶生長材料 93926
Claims (1)
- 200805511 十、申請專利範圍·· 1 · 一種方法,包括·· 於半導體層上第 區中形成複數個功能特徵 形成應力誘發層於該等功 之至少—部分之上。寻力心被和该非功能特徵 2 ·如申清專利範圍第1項之方, 少 層復包括Ρ β β /、中,形成該應力誘發 力之至少其中一者於”,加拉張應力和屋縮應 ,、τ耆於该4功能特徵上。 •如申請專利範圍第1項之方、本甘 括電晶體閘電極。 法中’該等功能特徵包 4.如申請專利範圍第3項 括假閘電極。 方法,其中,該非功能特徵包6. 7. 如申清專利範圍第4 和假閘電極係用相同 如申請專利範圍第1 方形成該非功能特徵 如申請專利範圍第1 於鄰接該第一區 及 項之方法,其中,該電晶體閘電極 的材料形成。 項之方法,復包括在該半導體層上 〇 項之方法,復包括: 之該半導體層中形成隔離結構;以 在邊隔離結構上方π如由咬击U一 成該非功能特徵。 如申凊專利範圍第1 只t方法,其中,形成該應力誘發 93926 22 200805511 層復包括於該等功能特徵和該非功能特徵之上形成保 形應力誘發層。 • 9.如中請專利範圍第8項之方法,其中,該保形應力誘發 層包括介電層。 10.如申請專利範圍第之方法,其中,形成該應力誘發 層復包括: j去除接近該等功能特徵之各者和該非功能特徵之 該半導體層之-部分,以界定複數個凹部;以及 形成該應力誘發層以填滿該等凹部之至少一。 11 ·如申請專利範圍第 刀 ^ ^ 貝您万法,其中,形成該應力誘 叙層设包括磊晶生長該應力誘發層。 12. 如申請專職圍第u項之方法 應力誘發声句括5,丨、& 这猫日日生長之 外層包括至少一個形成具有 格常數不同之晶格常數的成分。 _體層之曰曰 13. 如申請專利範圍第 括矽馬貝之方法,其中,該半導體層包 石炭之至少其中—者。㈣發層包㈣、以及錯與 14· 一種方法,包括·· 個電晶體閘心: = =電極’該複數 電極、和至+ ^ 4閉電極、第二端部閘 和至少一個内部閘電極; 形成接近該第一端部閘電極 形成應力誘發層於該複數弟一假閉電極;以及 -和第二假間電極之至少一部分之:晶體閘電極和該第 93926 23 200805511 15·如申凊專利範圍第14項之方法,復包括形成接近該第 二端部閘電極之第二假閘電極,其中,形成該應力誘發 層復〇括形成邊應力誘發層於該第二假閘電極之至少 一部分之上。 士申叫專利範圍第14項之方法,其中,該複數個電晶 體閘電極具有關聯之圖案密度,以及形成該第一和第二 假閘電極包括使該第一假閘電極與該第一端部閑電極 隔開以維持該圖案密度。 17.:::Γ範圍第14項之方法,其中,形成該應力誘 ::设0括形成該應力誘發層以施加壓縮應力與拉張 2 其f —者於界定低於該複數個電晶體閘電 極之各者的通道區上。 屯 18 ·如申請專利範圍第 M m^ ^ ^ ^- 、方法,其中,該複數個電晶 體=和㈣一假間電極係用相同的材料形成。 9·如申明專利範圍第14項之 閘電極於該半導體層上方。紅括形成該第一假 20.如申請專利範圍第14項之方法,復包括: 於該半導體層中形成鄰接於該第 至少一個隔離結構;以及 而邛閘電極之 在該隔離結構上方形 21. 如申請專利範圍第14項之方法,包… 發層復包括於該複數個電 電和:成該應㈣ 極之上形成保形應力誘發層。电才矛;昂—假閘電 22. 如申請專利範圍第21項二法 八中,δ亥保形應力誘 93926 24 200805511 發層包括介電層。 23.如申請專利範圍第14項之方法,其中’形成該應力誘 發層復包括: 去除接近该等電晶體閘電極之各者和該第一假閘 電極之j半$體層之一部分,以界定複數個凹部;以及 形成該應力誘發層以填滿該凹部之至少一部分。 Μ.如申請專利範圍第23項之方法,其中,形成該應力誘 發層復包括磊晶生長該應力誘發層。 25.如申請專利範圍第24項之方法,其中,該蟲晶生長之 二=誘t層包括至少—個形成具有與該半導體層之晶 格吊數不同之晶格常數的成分。 =專利範圍第24項之方法,其中,該半導體層包 …及該磊晶生長之應力誘發層包括矽、以及鍺 之至少其中一者。 27·—種裝置,包括: 半導體層; 複數個形成在該半導體層上 硬數個電晶體閘電極包含至 7=^極,該 部開電極、和至少一個内部閉二⑽電極、第二端 該第,端部閘電極之第-假閘電極;以及 之至少一 i 电極和該第一假閘電極 28, Λ 4分之上之應力誘發層。 凊專利範圍第27項之穿置 二端部間電極之第二假間電極,发:包=接近該第 ♦宁,该應力誘發層係 93926 25 200805511 配置在該第二假間電極之至少—部分之上。 29.如申請專圍第27項之裝置,其中,該應力誘發層 包括保形層。 30·如申凊專利乾圍第27項之裝置,《中,該應力誘發層 係配置在界定於該半導體層中之鄰接於該等電晶體間 包極和u亥弟一假閘電極之複數個凹部中。 31.如申請專利範圍第27項之裝置,纟中,該應力誘發層 施加壓縮應力與拉張應力之至少其中一者於界定低於 該複數個電晶體閘電極之各者的通道區上。 93926 26
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