TW200419701A - The termination structure of DMOS device - Google Patents
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Description
200419701 五、發明說明（1) 發明所屬之技術領域： 本發明係關於一種終止結構，尤其是一種提供渠溝式 DM0S元件之終止結構。 先前技術： DMOS ( diffused M0S:擴散型金氧半電晶體）是一種很 重要的功率電晶體元件（Power Transistor)，並廣泛應用 於電源供應器、電力控制裝置等大電壓之系統；而在眾多已 發表之功率電晶體架構中，渠溝式功率電晶體（Trenched Power Transistor)是一種受到矚目的設計；並且已有報導 指出渠溝式功率電晶體在效能上與積集度的改善上係優於平 面式功率電晶體。 圖一 A至圖一 F係一典型渠溝式DM0S之製程；如圖一 A所 示，係在n+型矽基板1上成長一 η型磊晶層1 0，以高溫氧化於 該終止結構所在位置成長一初始氧化層2 0，並利用該初始氧 化層2 0為遮罩植入一 ρ型雜質以產生一 ρ型主動區域1 2 ;如圖 一 Β所示，係於該ρ型主動區域1 2内蝕刻出複數個DM0S渠溝 1 3，該DM0S渠溝1 3係穿過該ρ型主動區域1 2並伸入下方之η型 磊晶層1 0，隨後整體氧化於該主動區域1 2生成一閘極氧化層 2 1，並使該初始氧化層2 0成長為一場氧化層2 2 ;如圖一 C所 示，係以化學氣相沉積整體多晶矽層，並蝕刻去除DM0S渠溝 1 3以外位於蠢晶層1 0表面上方之多晶石夕層部分，以形成位於
第7頁 200419701 該DM0S渠溝1 3内之多晶矽閘極3〇 ;如圖一 D所示，微影定義 該源極40所在位置並形成光阻4〇”以為罩幕，於該主動區域 1 2表面植入n型雜質以形成一包圍該训〇5渠溝1 3之源極 4〇;如圖一 E所示，整體成長一隔離層50,並於該n+源極40 上=蝕刻出複數個主動區接觸窗5 1並植入該p型雜質以形成 一包圍該IU源極40之p+換雜區41;如圖一 F所示，於該隔離 層50亡方整體沉積一源極金屬接觸層6〇,該源極金屬接觸層 6 0係藉由該主動區接觸窗5丨與該p型主動區域丨2連接且該源 極金屬接觸層6G於該場氧化層22上方係開有_窗口使該隔離 層5 0裸露；此外，該η型矽基板丨背面係覆蓋有一汲極金屬接 觸層δ 1，该及極金屬接觸層6丨與該源極金屬接觸層6 〇間可外 加驅動电壓’同時於该多晶石夕閘極3 0外加一控制電壓可以 決疋该D Μ 0 S之源極與沒極是否導通。 雖然渠溝式功率電晶體係優於平面式功率電晶體，但是 由於渠溝式功率電晶體的結構較之平面式功率電晶體複雜， 往往必須使用更多次的微影製程，因而增加該電晶體製程的 複雜度；因此，如何減少微影製程之次數，也就成了製程改 良上的一個方向。 此外，由於功率電晶體往往必須承受高電壓，因此必須具備 一終止結構（Termination Structure)以防止電崩潰的提 早發生；傳統之終止結構有如下幾種：區域氧化法（l〇cal oxidation of silicon; LOCOS)、電場平板（field plate )與護環（gu a r d r i ng)等，其中，又以區域氧化法之製程 最為簡單；如圖一 F所示，在圖中右側係有一場氧化層2 2
200419701 五、發明說明（3) (Field Oxide; F0X)終止結構，該場氧化層22之厚度可達 數百奈米；但是，為了形成該場氧化層22，在製程中需要一 特別之主動區域光罩；如圖一 A所示，藉由該主動區域光罩 以形成該初始氧化層2 0，隨後施以熱氧化使該初始氧化層2 0 成長為場氧化層2 2。 此外，配合該場氧化層2 2做為終止結構的主體，如圖一 A所示，形成該初始氧化層2 0後，利用該初始氧化層2 0做為 罩幕直接植入P型雜質以形成該P型主動區域1 2 ;因此該p型 主動區域1 2内的摻雜濃度無法達到均勻，而將影響該p型主 動區域1 2邊緣的電性，造成元件設計上的困難；而且該p型 主動區域1 2之邊緣將形成有圓柱型之pn接合面造成電場密 集，因而導致電崩潰提早發生。 由於區域氧化法之製程特性，該場氧化層2 2係具有一鳥 嘴23( bird beak)特徵伸入鄰近之主動區域12，不僅對於 電晶體元件尺寸之精確度產生影響，同時亦在鄰近區域造成 電場擁擠（electric field crowding)現象，導致該處漏 電流上升而惡化該主動區域1 2之性能。 為了改善上述的問題，已經有相關的設計提出，如圖二 所示係一習知之DM0S元件與其終止結構示意圖，請參考美國 專利號碼US 6 3 0 9 9 2 9，該發明係利用磊晶層形成該DM0S元件 之主動區域1 2，同時，利用一第一渠溝1 4做為該終止結構之 主體，隨後全面依序形成一閘極氧化層2 1以及一多晶矽層 (未圖示），該多晶石夕層係回填該第一渠溝1 4與複數個D Μ〇S 渠溝1 3，不利用微影技術直接回蝕去除多餘之該多晶矽層，
第9頁 200419701 五、發明說明（4) 以形成該複數個多晶矽閘極3 0與該第一渠溝1 4中之多晶矽側 壁3 3 ;隨後全面去除裸露之該閘極氧化層2 1並重新沉積一介 電氧化層5 3，亦不利用微影技術直接回蝕去除多餘之該介電 氧化層5 3使該介電氧化層5 3僅覆蓋於上述多晶矽閘極3 0與該 多晶矽側壁33之表面；全面沉積一 TE0S氧化層54，並對該 TE0S氧化層54微影蝕刻以定義該源極40區域；隨後全面沉積 一源極金屬接觸層6 0，並對該源極金屬接觸層6 0微影蝕刻使 該源極金屬接觸層6 0僅覆蓋該主動區域1 2並往該終止結構延 伸一定距離。 上述發明同時亦減少一施加於該多晶矽層之微影製程與 一用以產生該場氧化層2 2之微影製程，然而，由於該製程之鲁 特性，該介電氧化層5 3之厚度受到限制，因而影響對該多晶 矽閘極與該源極金屬接觸層之隔離效果。 此外，一般功率電晶體之設計中，為避免靜電放電的影 響，在晶片設計中往往必須引入一靜電釋放元件（E 1 e c t r〇 Static Discharge; ESD) 1 6之保護措施，如圖三所示係一 典型之ESD示意圖，為了形成一 ESD多晶矽層34，在製程中必 須具備一多晶矽微影製程以定義該ESD多晶矽層34之位置。 本發明之目的係提供一種新的終止結構取代傳統之場氧 化層，該終止結構不僅可以配合該功率電晶體之製程一併形 成，亦可避免該場氧化層鳥嘴現象所導致之電場擁擠，並且 改善離子植入法或熱擴散法形成該p型主動區域所衍生的問 題。
第10頁 200419701 五、發明說明（5) 發明内容： 本發明係揭露一種 作方法，該終止結構係 一第一蠢晶層及 形成一 DM0S溝渠 溝底部係位於該 分’該第二渠溝 型導電性雜質重 一閘極氧化 伸至相鄰接之該 該DM0S溝渠，一 極氧化層 氧化層上 有一窗口 上，並 ，其中 以隔離 一隔離層·係 層上方及 觸層係形 使該第二 接觸層連 金屬接觸 習知 氧化層， 該場氧化 該第一 成於該 蠢晶層 接，以 層連接 技術係 在製程 層的區 一第二 ——第 第一磊 底部係 摻雜區 層係襯 第二磊 第二多 延伸覆 位於該 成二不 形成於 渠溝底 隔離層 提供溝渠DM0S元件之終止結構與其製 包含有一矽基板，由下而上依序覆蓋 蠢晶層，於該蠢晶層中由内而外依序 二渠溝及一第一渠溝，其中該第一渠 晶層内，以做為該終止結構的主要部 位於該第二磊晶層内，並毗連一第二 裡於該DM0S溝渠與該第一渠溝，並延 晶層表面；且一第一多 晶矽層 蓋該第 係形成於該第一 二蠢晶層上表面 第一渠溝底部之第二多 晶矽層係填滿 渠溝襯裡之閘 之部分該閘極 晶矽層係形成 連續段 该多晶 部之該 上；該 上表面上方之 及一第二接觸 矽層上，同時亦形成於該磊晶 閘極氧化層上； 隔離層包含有一 該第二多晶矽層 窗以使該第二磊 一源極金屬接 第一接觸窗以 與該源極金屬 晶層與該源極 利用場氧化層做為終止結構，為了形成該場 中必須有一主動區域微影製程特別用於定義 域；此外，習知技術中係利用離子植入法定
第11頁 200419701 五、發明說明（6) 義該主動區域，惟，由於離子植入法之限制，該主動區域之 摻雜濃度無法完全一致。 與習知技術相比較，本發明利用一隔離渠溝取代該場氧 化層，該隔離渠溝可以於蝕刻閘極渠溝之製程同時產生，因 此可以省略該主動區域微影製程；同時，本發明係利用一磊 晶層形成該主動區域，可以獲致均勻一致的濃度分佈。 實施方式： 請參照圖四A至圖四F，係本發明渠溝式D Μ 0 S元件與該終 止結構之製作方法。 如圖四Α所示，於該η +矽基板1 0 0 C表面由下而上依序成· 長一第一磊晶層1 0 0 Β與一第二磊晶層1 0 0 A，該第一磊晶層 1 0 0 B係摻雜一 η型雜質，該第二磊晶層1 0 0 A係摻雜一 p型雜 質，因此該第一磊晶層1 0 0 B與該第二磊晶層1 0 0 A間係形成一 ρ η接面。 如圖四Β所示，施以微影及蝕刻技術於該第一磊晶層 1 0 0Β與該第二磊晶層1 00Α中由内而外依序形成複數個DM0S渠 溝130與一第一渠溝131，該DM0S渠溝的寬度可以介於0. 15微 米至1 . 5微米之間，而該第一渠溝的寬度可以介於5微米至5 0 微米之間；在較佳實施例之情況下，所採用之該DM0S渠溝的 寬度介於0. 4微米至0 . 6微米，而該第一渠溝的寬度介於1 5微 米至2 5微米。 隨後以高溫氧化整體成長一閘極氧化層1 1 0，該閘極氧
第12頁 200419701 五、發明說明（7) 化層的厚度可以介於1 5奈米至1 0 0奈米，而在較佳實施例之 情況下，所採用之該閘極氧化層厚度為3 0奈米至7 0奈米；該 第一渠溝1 3 1之底部係位於該第一磊晶層1 0 0 B中以做為該終 止結構之主要部分，且該複數個DM0S渠溝1 3 0之底部亦係位 於該第一磊晶層1 00B中。 如圖四C所示，整體沉積一多晶矽層，且該多晶矽層係 填滿該複數個DM0S渠溝130並覆蓋該第一渠溝131内之閘極氧 化層1 1 0表面，隨後施以微影及#刻技術，以形成複數個第 一多晶矽層1 4 1與一第二多晶矽層1 4 2，該第一多晶矽層1 4 1 係形成該多晶矽閘極，並與該第二磊晶層1 0 0 A、該閘極氧化 層1 1 0形成一 M0S結構；該第二多晶矽層係形成於該第一渠溝 1 3 1襯裡之該閘極氧化層1 1 0上，並延伸覆蓋該第二磊晶層 1 0 0 A上表面之部分該閘極氧化層1 1 0上，且該第二多晶矽層 1 4 2位於該第一渠溝1 3 1底部之部分係形成有一窗口以隔離成 二不連續段。 如圖四D所示，施以微影技術於相鄰二D Μ 0 S渠溝1 3 0閘極 間之苐二蠢晶層100 Α表面’植入該π型雜質以形成π +換雜區 1 6 0 ° 如圖四E所示，整體形成一隔離層1 8 1，隨後施以微影及 二階段非等向性蝕刻技術，第一階段蝕刻係於η +摻雜區1 6 0 上方之該隔離層1 8 1形成複數個主動區接觸窗1 7 0，並於該 DM0S渠溝130與該第一渠溝131間之該隔離層181形成一第二 渠溝1 7 1，同時於該第二磊晶層1 0 0 Α上表面上方之該隔離層 1 8 1蝕刻出一第一接觸窗1 8 0以使該第二多晶矽層1 4 2裸露。
第13頁 200419701 五、發明說明（8) 隨後直接以該隔離層為罩幕進行第二階段蝕刻， 裸露之η +摻雜區1 6 0以形成該n +源極162，緊接著，入除該 該P型雜質於該主動區域接觸窗i 70底部與該第1泪$面植入 部以形成P +摻雜區。 人一木/ 1 71底 石該n型DM0S^·極1 62、該P型第二磊晶層1 00 A與該_ 麻晶層100B間形成一 npn雙載子電晶體架構，搭配由該苐一 磊晶層100A、該閘極氧化層11〇與該第一多晶 γ二 之DMOS閘極，可以形成一完整之DM〇Sf晶體。a間形成 最後，如圖四F所示’整體沉積一金 及蝕刻技術去除該第一渠溝上方之該金 ^ 、娬影 屬接觸層1 9 1 ;該源極金屬接_ s : 曰 7 源極金 ，該η型源極162連==:係「經由該主動區接觸窗 型重摻雜區m與該第二蟲、、曰^亥主動區接觸窗170底部之ρ 觸層hi亦經由該第二準^曰曰/ 1〇0A連接，且該源極金屬接 二蟲晶層1〇〇A連接’同時今ϋ部之P型重摻雜區161與該第 一接觸窗180盥該第二夕曰。"源極金屬接觸層191亦經由該第 承上所述、，該r^；；^142連接。 極金屬接觸層191之電位 jb2、P型第二磊晶層100A與該源 成一汲極金i接觸層it相等’藉由在該石夕基板100C背面形 晶矽層141施以控制電並施以驅動電壓，同時由該第一多 上述之隔離層可以p，可以控制該DM0S元件作用。 接觸層可以由下而卜 米用石夕酸玻璃層，而上述之源極金屬 成。 為鈦、氮化鈦與鋁矽銅合金所構 上述實施例係建立於使用㈣基板為底材之條件下，當
第14頁 200419701 五、發明說明（9) 該底材更改為P+石夕基板時，該實施例之η型摻雜與p型摻雜必 須互相取代。 如圖五所示係本發明DM0Ss件與終止結構之等電位線模 擬圖’由於該第二多晶矽層1 4 2、該p型第二磊晶層丨〇 〇 A與其 間之閘極氧化層1 1 〇電位相等，因此，可以避免該第二磊晶 層100 A鄰近該第一渠溝131處有電場梯度（v〇itage gradient)產生以防止漏電流產生。該第二磊晶層1〇〇A鄰近 第一渠溝1 3 1處之等電位線彎曲以防止電場密集。 如圖六所示係本發明元件與終止結構之電場密度示 意圖’該高電場密度處係位於該第一渠溝1 3丨底部之該第一 蠢晶層100B中並遠離該DM〇s元件，因此可以避免電崩潰提早 發生’同時’由於該第二多晶矽層1 4 2係於該第一渠溝1 3丄底 P開有 ® 口以產生通道終止（c h a η n e 1 s t ο p)之效果，可 以減少漏電流之產生。 本發明與如圖—習知技#中利用場氧化層22以為终 # i程:1發ί，本發明省略該主動區域光罩及相關之微 良Γ 用第一渠溝131取代場氧化層22,因而可
以避免鳥嘴2 3現象所遑從々唾^日—座 丄 叩J 合該場氧化層22做a導電“、集，在習知技藝中，為配 入或熱擴散‘成，因終t結構’ ^亥主動區域1 2係利用離子植 合面，造而=主=ι謎緣產生圓柱狀㈣妾 成該主動區域1 2，^ 、、、 x利用第一蠢晶層1 0 0 A形 -均句~ =動；免該圓柱狀—合面的產生，同時提供 路設計條件；此外， 。。域1 2，以提供較佳之電性與較理想之電 利用第一渠溝1 3 1取代該場氧化層2 2，
第15頁 200419701 五、發明說明（ίο) 該終止結構由平面延伸至立體，不僅減少該終止結構所需之 面積，同時亦降低漏電流的產生，提高該電晶體之效率。 比較本發明與如圖二習知之DM0S元件及其終止結構可以 發現，該介電氧化層53與該TE0S氧化層54相當於本發明之隔 離層1 8 1 ;該介電氧化層5 3係沉積氧化層後不加微影直接蝕 刻形成，然而該TE0S氧化層54則在沉積後需微影定義並蝕刻 以形成；相比之下，本發明之隔離層1 8 1雖然亦需微影蝕刻 步驟，但僅需一次沉積即可；此外，該習知之DM0S元件及其 終止結構係不加微影技術而直接蝕刻該多晶矽層3 2與該介電 氧化層5 3，因此，為徹底去除不需要之多晶矽層3 2與介電氧 化層5 3，該蝕刻製程之實施較為困難，而且該終止結構之尺 寸亦受到限制；相比之下，本發明其中隔離層1 8 1之蝕刻並 沒有上述之限制，而且該用以隔離閘極與該源極金屬接觸層 1 9 1之隔離保護亦較為充足。 另外，該圖二中所示之習知DM0S元件及其終止結構中， 該多晶矽側壁3 3係與閘極相連，然而如圖四F所示，本發明 該相對應之第二多晶矽層1 4 2係與源極相連，因此，本發明 之設計中該第二多晶矽層1 4 2、該p型第二磊晶層1 0 0 A與該其 間之閘極氧化層1 1 0電位相等，因而可以避免該第二磊晶層 1 0 0 A鄰近第一渠溝1 3 1處之電場密集。 如圖七所示係本發明又一實施例，與如圖四E相較，可 以發現本實施例係採用單一階段之蝕刻技術，該主動區接觸 窗1 7 0與該第二渠溝1 7 1係利用該第二磊晶層1 0 0 A為蝕刻終 止，因此，隨後p型雜質之植入量必須足以中和該既存之n +
第16頁 200419701 五、發明說明（11) 型掺雜區1 6 0並形成一 p +摻雜區1 6 1。 以上所述係利用較佳實施例詳細說明本發明，而非限制 本發明之範圍，而且熟知此類技藝人士皆能明瞭，適當而作 些微的改變及調整，仍將不失本發明之要義所在，亦不脫離 本發明之精神和範圍。
第17頁 200419701 圖式簡單說明 圖式簡單說明： 圖一 A至圖一 F為典型之渠溝式DM0S以及其終止結構之製 程示意圖。 圖二為一習知之渠溝式DM0S以及其終止結構示意圖。 圖三為一典型之ESD設計示意圖。 圖四A至圖四F為本發明之渠溝式DM0S以及其終止結構之 製程示意圖。 圖五為本發明之渠溝式DM0S以及其終止結構之等電位線 模擬圖。 圖六為本發明之渠溝式DM0S以及其終止結構之電場強度 模擬圖。 圖七為本發明之渠溝式DM0S以及其終止結構又一實施例 示意圖。 圖號說明： 蠢晶層10，10A 第二磊晶層1 0 0 A 主動區域1 2 第一渠溝1 4，1 3 1 靜電釋放元件1 6 閘極氧化層2 1，1 1 0 鳥嘴23
石夕基板1，10 0 C
第一磊晶層1 0 0 B 終止區域1 1 DM0S 渠溝 13, 130 pn接面之空乏區邊界15, 15’ 初始氧化層2 0 場氧化層2 2
第18頁 200419701 圊式簡單說明 多晶矽閘極3 0 多晶矽層3 2 第一多晶矽層1 4 1 ESD多晶矽層34 DM0S源極 40, 1 62 η +摻雜區1 6 0 隔離層5 0，1 8 1 TE0S氧化層54 第一接觸窗5 2，1 8 0 汲極金屬接觸層6 1，1 9 2 終止結構多晶矽層3 1 多晶矽側壁3 3 第二多晶矽層1 4 2 源極光阻4 0 P R 重摻雜接觸區4 1，1 6 1 第二渠溝1 7 1 介電氧化層5 3 主動區接觸窗5 1，1 7 0 源極金屬接觸層6 0，1 9 1 ESD金屬層62 參
第19頁
Claims (1)
- 200419701 六、申請專利範圍 申請專利範圍： 1. 一種提供溝渠 一碎基板， 磊晶層，該矽基 晶層係摻雜該第 二型導電性雜質 一 DM0S溝渠 形成於 列至接 蠢晶層 係位於 區 ， 該第二蠢 近該矽基 内，以做 該第二磊 DM0S元件之終止結構，至少包含： 由下而上依序覆蓋有一第一磊晶層及一第二 板係重摻雜一第一型導電性雜質，該第一磊 一型導電性雜質，該第二磊晶層係摻雜一第 第二渠溝 第一渠溝，該DM0S溝渠、該第二渠溝及該第一渠溝係 晶層及該第一磊晶層中，並由内而外依序排 板邊緣，其中該第一渠溝底部係位於該第一 為該終止結構的主要部分，該第二渠溝底部 晶層内，並毗連一第二型導電性雜質重摻雜 層係襯裡於該DM0S溝渠並延伸至與該DM0S溝 磊晶層表面及襯裡於該第一渠溝並延伸至與 該第一渠溝鄰接之該第二磊晶層表面； 矽層係填滿該DM0S溝渠，以形成該DM0S溝渠 一閘極氧化 渠鄰接之該第二 第一多 曰曰 閘極； 一第二多晶 上，並延伸覆蓋 上，其中位於該 口以隔離成二不 一隔離層係 矽層係形成於該第一渠溝襯裡之閘極氧化層 該第二蠢晶層上表面之部分該閘極氧化層 第一渠溝底部之第二多晶矽層係形成有一窗 連續段； 形成於該DM0S溝渠閘極及該第二多晶矽層第20頁 200419701 六、申請專利範圍 上，同時亦形成於該第二磊晶層上方及該第一渠溝底部之該 閘極氧化層上，該隔離層並包含一第一接觸窗以裸露位於該 第二磊晶層上表面上方之該第二多晶矽層、及一第二接觸窗 以裸露該第二渠溝底部之該第二型導電性雜質重摻雜區；以 及 一源極金屬接觸層係形成於該隔離層上，該源極金屬接 觸層係接觸該DM0S源極並延伸連接該第二接觸窗及該第一接 觸窗，而中止於該第一接觸窗。 2. 如申請專利範圍第1項之DM0S終止結構，其中之矽基板背 面係覆蓋有一汲極金屬接觸層用以提供汲極電壓。 3. 如申請專利範圍第1項之DM0S終止結構，其中之源極金屬 接觸層係接地。 4. 如申請專利範圍第1項之DM0S終止結構，其中之隔離層係 矽酸玻璃層。 5. 如申請專利範圍第1項之DM0S終止結構，其中之源極金屬 接觸層係由下而上依序為鈇、氮化鈦與銘石夕銅合金所構成。 6. 如申請專利範圍第1項之DM0S終止結構，其中之第一型導 電性雜質係η型雜質，且第二型導電性雜質係p型雜質。 7. 如申請專利範圍第1項之DM0S終止結構，其中之第一型導 電性雜質係ρ型雜質，且第二型導電性雜質係η型雜質。 8. —種同時形成DM0S元件及其終止結構的製作方法，該製作 方法至少包括下列步驟： 成長一摻雜有一第一型導電性雜質之第一磊晶層於一重 摻雜該第一型導電性雜質之矽基板表面；第21頁 200419701 、申請專利範圍 六 成長—摻雜有一第二型導電性雜質之第二磊晶層於該第 一磊晶層表面； 弟 一；巨施以微影及蝕刻技術，用以形成複數個DM0S渠溝與一第 泣ΐ ί t該第一磊晶層與該第二磊晶層中，且該複數個DM〇S 木/ /、〜第一渠溝之底部係位於該第一磊晶層中； 、向溫氧化整體成長一閘極氧化層於所有表面； 石夕層氣相沉積形成一多晶石夕層於所有表面，且該多晶 /曰加填滿該DM0S渠溝； 到' 兮女夕 口 晶石夕閘：：：：t ί =影及蝕刻技術，用以形成複數個多 底…一延伸部覆蓋該』 雜質案用以定義該_s第-型導電性 形成—隔離層於所有表面； 轭以微影及蝕刻技術，於該第一型 方姓刻出複數個主動區域接觸窗第並m型y摻雜區上 DM0S渠溝間之第二屋晶層上方飯刻出=第亥第一渠溝與該鄰近 該終止結構多晶矽層延伸部上方蝕刻出窗，同時於 以該隔離層為罩幕，纟面植入該第 J觸窗； 全面沉積一源極金屬接觸層，且該源塵丨生雜質； 滿該複數個主動區域接觸窗、第—接觸窗與竽：接觸層係填 以微影蝕刻去除該終止結構 〃 Μ —接觸窗； ⑽刻技術，以使該重接雜=觸層； 生V電性雜質之矽200419701 六、申請專利範圍 基板背面裸露；以及 全面沉積一汲極金屬接觸層於該矽基板背面。 9.如申請專利範圍第8項之方法，其中之DM0S渠溝寬度約為 0 . 1 5微米〜1 . 5微米。 1 0 .如申請專利範圍第8項之方法，其中之第一渠溝寬度約為 5微米〜5 0微米。 1 1.如申請專利範圍第8項之方法，其中之閘極氧化層厚度約 為1 5奈米〜1 0 0奈米。1 2 .如申請專利範圍第8項之方法，形成該隔離層後所施以之 微影及非等向性蝕刻技術中，該非等向性蝕刻技術係一二階 段非等向性蝕刻技術，包括： 蝕刻去除該隔離層與該閘極氧化層；以及 蝕刻去除該裸露之終止結構多晶矽層、該裸露之第一型 導電性雜質摻雜區與位於其間之該閘極氧化層。 1 3 .如申請專利範圍第8項之方法，形成該隔離層後所施以之 微影及非等向性蝕刻技術中，該蝕刻係用以去除該隔離層與 該閘極氧化層，並以該終止結構多晶矽層與該第一型導電性 摻雜區為蝕刻終止層。1 4 .如申請專利範圍第1 3項之方法，蝕刻去除該隔離層與該 閘極多晶矽層後，植入之第二型導電性雜質係足以使該裸露 之第一型導電性摻雜區電性轉變為第二型導電性。 1 5 .如申請專利範圍第8項之方法，其中以化學氣相沉積形成 之隔離層係矽酸玻璃層。 1 6 .如申請專利範圍第8項之方法，其中之第一接觸窗係位於 200419701 六、申請專利範圍 該第一渠溝與相鄰之該DM0S渠溝間，並以該多晶矽層為蝕刻 終止層。 1 7 .如申請專利範圍第8項之方法，其中之源極金屬接觸層係 以該第一接觸窗為其沉積邊緣。第24頁
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