TW200418131A - Strained semiconductor on insulator substrate and method of forming the same - Google Patents

Strained semiconductor on insulator substrate and method of forming the same Download PDF

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Description

200418131 五、發明說明（i) 【發明所屬之技術領域】 本發明係有關於一種半導體製程，且特別是有關於一 種應變半導體石夕覆絕緣層型基底，例如是應變^夕覆絕緣層 型基底（strained - si 1 icon-on - insulator substrate ； 簡稱SSOI substrate )的結構及其製造方法。 先前技術】 隨著閘極元件尺寸的縮 (M0SFET )元件能在低操作 速的效能是相當困難的。因 氧半场效電晶體元件之效能 利用應變引發的能帶結 以增加場效電晶體的驅動電 效成’且此種方法己被應用 件之通道處於雙軸拉伸應變 的遷移率。電子和電洞的遷 N通道和p通道M0SFET的驅動 小化’要使金氧半場效電晶體 電壓下’具有高驅動電流和高 此’許多人在努力尋求改善金 的方法。 構變型來增加載子的遷移率， 流’可改善場效電晶體元件之 於各種元件中，當矽M0SFET元 的情況時，可增加電子及電洞 移率的增加，則可以分別改善 電流。 口
如弟1 Α圖所示 m ^ ^ A 1寻既之應變矽層i i D之製造，是在 體矽基底114上借助厚緩 在
矽鍺層1 1 2上磊晶成县φ :飞稷口層、…構，而於鬆弛 矽基底114上形成一層16。首先，會在兴 層no。通常製備厚米4級的㈣鍺梯度緩 小時的時間，且製://严緩衝層110需要數十分鐘5 緩衝層no上形成二成=當昂貴。接著，在厚石夕鍺特 曰氣、弛的石夕鍺層112 ’其自然晶格 200418131
大於矽。由於其晶格常數不同，因此鬆弛的結晶矽與鬆弛 的結晶矽鍺的晶格會無法相配，如第1B圖所示。如第1(：圖 所示，當在鬆弛的矽鍺層112上磊晶成長薄矽層116時，薄 矽層11 6的晶格會被迫對準鬆弛的矽鍺層丨丨2的晶格，使得 薄矽層11 6會處於雙轴拉伸的情況。電晶體丨丨8係形成在矽 層11 6中，其中電晶體1丨8包括源極丨2 〇、汲極丨2 2和閘極 1 24。形成在應變矽層1丨6中的電晶體，其電性效能會得到 改善。 然而’這樣的基底結構很難與傳統的CM〇s製程相整 合，且會有以下的缺點。第一，成長厚梯度矽鍺緩衝層是 相當昂貴且費時的製程。第二，厚梯度矽鍺緩衝層會與其 下方的基底之間晶格錯排，而產生分散且是三度空間的缺 陷網。在矽鍺緩衝層中的差排會增殖至晶圓表面，其差排 谘度咼達1E4至1E5 cnr2。如此高的差排密度會嚴重影響此 基底結構在積體電路上的應用。 第二’表面粗糙度會是嚴重的問題，且會造成主動元 件的遷移率降低。此外，傳統的⑶⑽製程會使用高溫製 程’特別是在形成隔離結構（例如淺溝槽隔離結構或場氧 化結構）的期間。這樣的高溫製程會造成缺陷密度的增 加0 近來’T.A.Langdo等人在2002 IEEE國際SOI會議中發 表、、Preparation of novel SiGe—free strained Si 〇n insulator substrates 〃，該等人提出在矽基底上成長複 合梯度矽鍺層’接著成長鬆弛的矽鍺層和拉伸應變的矽
81^· 0503-9706TWF(Nl) ； TSMC2002-1384;amy.ptd 第6頁 200418131 五、發明說明（3) 層’以形成施體晶圓（donor wafer)。接著將氫植入施 艘晶圓内以產生一開裂面，並將此施體晶圓鍵結至氧化的 石夕標的晶圓。第一次回火會影響沿開裂面的分裂，第二次 回火會增加鍵結強度，以形成應變矽覆絕緣層型基底。 然而此製程有以下缺點。第一，應變矽層的表面粗糙 f約為5埃均方根，會影響元件的特性和施體晶圓和標的 B曰圓之間的鍵結強度。第二，應變矽層仍會遭遇到高缺陷 进度的問題，因為其係覆蓋於一梯度矽鍺緩衝層上，而其 中具有大量向上增殖的穿透性差排。因此，在應變矽層/中 的任何缺陷亦會轉移至最後的％〇1晶圓中。 【發明内容】 i鑑於此’本發明的目的在於提供一種具有低缺陷密 j，佳 < 面粗縫度之應變半導體覆絕緣層㉟基底及其製 的 5 導 的
因此，本發明提出一種 結構及其製造方法。首先提 施體晶圓包括一主體半導體 體層，其中主體半導體基底 自然晶格常數。接著將施體 將應變矽層自施體晶圓分離 圓0 應變半導體覆絕緣層型基底 供一標的晶圓和一施體晶圓 基底和位於其上之一應變半 的晶格常數不同於半導體層 曰曰圓黏著標的晶圓的表面後 ’使應變矽層黏結至標的晶 之後 與在 ，加強應變半導體芦知4西， 矽主體基底上成長^梯二、晶圓之間的鍵結。 xS 1 Ge緩衝層的傳統技
200418131 五、發明說明（4) 相f，本發明所形的SS0I基底，具 且缺陷密度亦相當低。 妁表面粗糙度 【實施方式】 迎_Q丄的結辦 2。。的第二圖係甘繪示本發明之一種應變矽覆絕緣層型基底 21〇 ^包括覆蓋於埋入式絕緣層21 2上之應變矽層 例如。氧彳Λ 緣層212可以是任何單層結構的絕緣材質’ 質，例二、氮化-矽、氧化鋁#;或是疊層結構的絕緣材 2Β圖#洛化矽/氧化矽、氧化矽/氮化矽/氧化矽等。第 2Β圖係繪示埋入式絕緣層212為疊層結構的示意圖。 一較佳實施例中’埋入式絕緣層212可以由一高應 :層所組成。此由高應力層所構成之埋入式絕緣層212可 用以維持或加強應變矽層21〇在％〇1晶圓中的應變。因 此，鬲應力層亦做為應變記憶層。藉 T中使用高應力層或應變記憶層，二或式增邑:緊層鄰 其上方之應變矽層2 1 0的應變。 一#上述之南應力層中的應力較佳的是大於30 〇 MPa。此 2應力層或應變記憶層的材質例如是具有高應力的含氮 曰’包括氮化石夕（Si3N4 )、氮氧化石夕（Si〇xNy )、氨氧化 石夕、SiOxNy: Hz )、或其組合。當此高應力層或應變記憶層 y成於矽基底上時，矽基底的表面會遭受到應力，使其矽 曰曰格的晶格常數會改變，意即，矽表面會處於應變狀態。 因此，可以藉由在下方提供高應力層或應變記憶層，如第
200418131 五、發明說明（5) 2A圖的212，並緊臨應變矽層21〇，而得以維持或甚至增強 在SS0I基底200中之應變碎層21〇中的應變。 此高應力層或應變記憶層亦可以為夾置於兩絕緣層中 的疊層結構，如第2B圖所示，埋入式絕緣層2丨2的結構為 絕緣層212a、高應力層21 2b和絕緣層212c。在此情況下， 絕緣層2 1 2 a和2 1 2 c兩者可均為氧化物，例如氧化矽，當然 亦可以使用其他的絕緣材質。 此高應力層或應變記憶層亦可以為一面與應變矽層 21 0直接接觸’另一面則和其底材間夾置一絕緣層。在此 情況下’埋入式絕緣層2 1 2係由高應力層2 1 2 b和絕緣層 212c兩疊層所構成。 埋入式絕緣層212係設置於一底材上，在此稱基底 2 1 4。此基底2 1 4的材質較佳的是矽，亦可是含輕摻雜，雖 然摻雜不是必要的。其他例如鍺、石英、藍寶石 (sapphire)和玻璃均可以做為基底214的材質。
以應變矽層210中的應變本質為拉伸應變為例。意 即，應變矽層21 0在同平面方向的晶格常數係大於在鬆弛 狀態的矽之晶格常數。為了保持在應變矽層21〇中的拉伸 應變，埋入式絕緣層21 2較佳的是包括具有高應力的壓縮 應力膜。壓縮應力膜例如是藉由電漿增強型化學氣相沈積 法（PECVD)沈積之高石夕含量氮化矽膜，例如使用二氣矽' 烧（dichlorosilane)對氨氣有高的流量比之沈積條件。 以應變石夕層210中的應變本質為壓縮應變為例。意 即’應變石夕層2丨0在同平面方向的晶格常數小於在鬆他狀 200418131 五、發明說明（6) 態的矽之晶格常數。為了保持在應變矽層21〇中的壓縮應 變，埋入式絕緣層2 1 2較佳的是包括具有高應力的拉伸應 力膜。拉伸應力膜例如是藉由電漿增強型化學氣相沈積法 (PECVD )沈積之高氮含量之氮化矽膜。在拉伸應力膜中 的應力例如是2 0 G P a。 以下表一係整理上述兩種不同應變下之應變矽層2 i 〇 的特性。 表一拉伸應變和壓縮應變之應變石夕層的特性 拉伸應變之應變矽磨 壓縮應變:變矽層 應變矽餍 小於 大於 之矽晶袼常數 鬆驰矽的晶格常數 鬆驰矽的晶格常數 其下方之應力層的性質 具壓縮應力 具拉伸應力 第7圖係緣示在本發明的S S 0 I基底上形成電晶體的示 意圖。圖中，CMOS電晶體750和752可以形成在應變矽層 210中。其中，包括NM0S電晶體750之應變石夕層210的一部 份會輕摻雜p型摻質（例如硼），包括PM0S電晶體752之應 變矽層2 1 0的一部份會輕摻雜η型摻質（例如砷和/或磷 )。每一個電晶體包括閘極754和通道區756，源極758和 没極7 6 0係被通道區7 5 6分開。其他的元件亦可以形成在應 變碎層上。 SS0I晶圓的製造方法
0503-9706TWF(Nl) ； TSMC2002-1384;amy.ptd 第10頁 200418131 五、發明說明（7) 第3圖係繪示本發明之ss〇I晶圓的製造流程圓。 首先’提供兩晶圓，用以分別形成施體晶圓（d〇n〇r wafer )和標的晶圓（target wafer )。 施體晶圓： 如方塊3 1 0所示，施體晶圓（亦稱板模基底， template substrate )係形成自晶格常數不同於矽的主體 (例如半導體基底）。在方塊312中，薄應變矽層係 磊晶成長在晶格常數不同於矽的主體基底上，以形成施體 晶圓/值得注意的是，本發明所形成施體晶圓並不需要 度緩衝層。 標的晶圓： #二=14所rf由、在基底上形成絕緣層以提供- 情況下，㈣緣層可以是藉心=上=絕緣層的 負化石夕。/目女古從上々由 履上熱成長而形成的 j:夕纟具有间應力或應變記憶層 況下’可以藉由在矽基底上熱成長一二、、邑 < 層的障 用PECVD製程沈積高應力氮化矽層。曰氣化矽’並接著使 露在氧化環境下，以在氮化石夕層的頂：化：層還可，暴 氮氧化矽層。此高應力層或應變記憔：形成-溥層的 300 Mpa的應力。 μ θ車乂佳的是具有大於
200418131 在施體晶圓上的應變矽層可以藉由晶圓鍵結和分離製 程（wafer bonding and separation process)轉移至標 的晶圓上’如方塊3 1 6所示。舉例而言，此晶圓鍵結和分 離製程可以是SmartcutTM製程、或NanocleaveTM製程，兩者 均是出自於Silicon Genesis Corporation。詳細的晶圓 鍵結和分離製程可以參考美國專利第5, 〇13, 681、 5,374,564、5,863,830、6,355,54 1、6,368,938 和6’486, 008號’此分離製程如方塊318所示。 如果應變矽層具有拉伸應變，則施體晶圓的主體基底 之晶格常數應大於石夕的晶格常數，例如主體石夕鍺晶圓 (SiGe wafer )。如果應變矽層具有壓縮應變，則主體基 底之晶格常數應具小於石夕的晶格常數，例如主體石夕鍺碳晶 圓（SiGeC wafer )。為了使SiGeC的晶格常數小於矽，在 主體Si^x-yGexCy中鍺的組成X和碳的組成y要符合y > Ο .ΐχ 的條件。 當本發明以鬆弛的主體半導體基底製備SS0I基底時， 表面缺陷密度和表面粗糙度的問題會相當少。舉例而言， 與在石夕基底上成長厚梯度S i G e緩衝層的傳統技術相較，本 發明相當容易在鬆弛的主體SiGe晶圓上得到低缺陷密度和 好的表面粗糙度。在上述之傳統的方法中，在Si Ge和其底讀ί 層矽基底之間的晶格錯排以及在不超過其臨界厚度下所成 長的Si Ge緩衝層，會導致不可避免的錯排片段 segments)(如第1A圖標號A處）、穿透性差排 (threading dislocations)(如第 1A 圖標號B 處）和高
200418131 五、發明說明（9) 表面粗糙度。在梯度Si Ge緩衝層的線差排的位置和密度是 不易控制的。 相反地，與最先進的矽基底相較，主體半導體基底具 有低缺陷密度和表面粗縫度。在施體晶圓方面，應變石夕層 係蠢晶成長於主體半導體基底，因此，可以避免上述缺陷 和表面粗糙度的問題，以達到低缺陷密度和良好的表面粗 糙度。此外，在施體晶圓上，應變矽層可以磊晶成長在任 何具有單晶表面的主體基底上。 在晶圓分離之後，進行回火製程，以強化應變矽層和 標的晶圓之間的鍵結，以形成應變矽覆絕緣層型晶圓。最 後的鍵結步驟如方塊320所示。與最先進的主體矽基底相 較，在SS0I晶圓的應變矽層具有小於每平方公分1缺陷的 缺陷密度’且小於2埃的均方根表面粗链度。 以下將舉二個例子進一步詳細說明本發明的技術。 〔例1〕 一種形成第2圖中的基底之方法 第4 A圖至第4G圖係為 的示意圖。 標的晶圓 首先請參照第4A圖’標的晶圓200包括-基底214 (例 如石夕基底）和一絕緣層212 (例如氧化物、氮化物或其組 合）。在-較佳實施例t ’此絕緣層212還可以包括上述 之南應力層或應變S己憶4。此應變記憶層較佳的是一應力
200418131 五、發明說明（ίο) 超過300 MPa的高應力膜，且較佳的是具有應力超過3〇() MPa的氮化矽膜。第4 A圖的標的晶圓2 〇 〇之絕緣層21 2例如 疋藉由熱氧化製程將基底214表面氧化，並接著沈積一高 應力膜（例如氮化矽）於其上而成。此絕緣層2丨2的厚度 約介於1 0 0至5，0 0 〇埃之間。 施體晶圓： 、，第4β圖和第4C圖係繪示形成施體晶圓4〇〇的示意圖。 首先，提供主體板模基底430，其中板模基底的材質係在 其鬆弛的狀態，且具有不同於矽的晶格常數。在此板模基 底430上成長一磊晶的應變矽層21〇。此應變矽層21()的厚 約介於20至1，〇〇〇埃之間。應變矽層21〇的厚度較佳的是小 於其臨界厚度，大於此臨界厚度則會變得不穩定，且可能 會鬆弛化。 ，施體晶圓400中應變矽層21〇中應變（ε )的大小約 小於4/G，較佳的是約小於2%。自然應變可以是壓縮或拉 伸，其係根據使用的板模基底而定。如果板模基底43〇係 由晶格常數大於矽的材質所組成，例如〜如。2，則在應 ^矽^210中的應變本質會為拉伸。如果板模基底43〇係由 格於矽的材質所組，例如Si〇·98%，則應變矽層 210的應變會本質為壓縮。 ^ ，著:參照第4C圖，將離子43 2 (例如氫或擇自由 二氬和氪所組成的族群之惰性氣體）植入於施體晶 。植入的離子之波峰係在基底表面434下方深度為
η
第14頁 〇503.9706TW(Nl);TSMC2〇〇2.1384；a — 200418131 五、發明說明（11) ---^ \處。植入的離子會產生植入層436。在較佳的實施例中， 植^的離子為氫離子，植入的劑量大約為i 〇ls cm 2。植入 的月b量係依據所需的深度而定，且範圍約為^至5v。 離子可以藉由不同的技術來進行植入，例如粒子束線離子 植入（beam line i〇n implantati〇n)、電漿浸入離子植 入（plasma immersion ion implantation ; ΡΙΠ)、或 離子浴（ion shower)。因為氫離子較易穿越板模基底 43 0至選定深度而不會造成材質的傷害，故為較佳的 擇。 晶圓組_ : φ 接下的步驟為標的晶圓200之上表面（即應變石夕層2ΐ〇 的表面）的鍵結製程，如第4D圖和第4E圖所示。此鍵結製 程可以是β鍵結製程（beta bonding process)，其為— 種將施體晶圓4 0 0和標的晶圓2 0 0結合在一起的製程。此石 鍵結係來自於靜電力（electrostatic force)或凡得瓦 力（van der Waals force)。此標的晶圓20 0係做為機械 支樓之用，用以將應變矽層210自施體晶圓4〇〇轉移至標的 晶圓200。此外，板模基底430的一部份440亦可以隨應變 石夕層210轉移至標的晶圓2〇〇。此轉移的板模基材44〇可以看. 被選擇性地移除。在進行万鍵結之前，預進行鍵結的標的 晶圓200和施體晶圓400之表面係進行清洗，以自其表面移 除任何殘留的液體或粒子。 此鍵結製程形成如第4E圖所示之晶圓組。根據本發明
200418131 五、發明說明（12) 一較佳實施例，晶圓上的應變矽層2 1 0係夾置於兩應力提 供層（stressors)之間，或是於兩應力誘導媒介層 (stress - inducing agents)之間。其中，一應力提供層 係為板模基底430，其會因應變矽層210和板模基底430之 間晶格的錯排（m i sma t ch )，而誘導應變石夕層2 1 0中的應 變；另一應力提供層係為在埋入式絕緣層2 1 2中的高應力 層或應變記憶層，其係與應變矽層2 1 〇鄰接。因此，與其 他形成SS0I基底的技術机較，本發明的應變矽層21 〇中之 應變可以被維持或加強。 晶圓分離： 接著將第4E圖中之晶圓組使用晶圓分離製程自植入層 4 3 6處分離。舉例而言，晶圓分離製程可以經由熱處理而 達成。當晶圓組的溫度上升至某一程度，例如大約5 〇 〇 左右，產生自植入層436内的微氣泡會膨脹，促使壓力上 升。當微氣泡的壓力超過某一值時，施體晶圓4 〇 〇會沿著 分裂面分離。進行此可控制的分裂製程之方法，例如是
Silicon Genesis Corporation 的 SmartCutTM 製程。結晶的 重排和微氣泡的接合，會產生足夠動力的巨氣泡，使薄膜 自施體晶圓端分離。 、 分離出的其中一晶圓係為可重覆使用的板模基底 400。另一晶圓係為SS0I基底2〇〇，其表面（即應變矽層 210表面）具有板模基底的一部份44〇，如第4F圖所示。 以將在應變矽層210上的板模基底之一部份44〇蝕刻移除°。
200418131 五、發明說明（13) 最後鍵結： 之後，進行應變矽層21 0和標的晶圓2 0 0之間的最後鍵 結，以產生預定的SS0I基底。此最後鍵結的步驟通常為進 行高溫回火，而回火的溫度通常為700 °C以上。最後鍵結 的步驟會在應變矽層210和標的晶圓200之間建立強鍵結。 當晶圓在足夠南溫足夠的時間下回火時，會在接合處形成 共價鍵（covalent bonds )。在回火期間，應變矽層21〇 表面會成長一層熱氧化層208，如第4G圖所示。此熱氧化 層2 0 8可以被移除，例如藉由在稀釋的氫氟酸下濕蝕刻。 在一較佳實施例中，在如第4G圖所示之SS0I晶圓200上之 應變石夕層210的應變，是為如第4C圖所示之施體晶圓4QQ上 之應變矽層210的至少90%。 〔例2〕 其他之前所述之用在結合施體晶圓和標的晶圓之晶圓 鍵結和晶圓分離技術，亦可以用來形成如第2圖所示之 SS0I基底。第5 A圖和第5B圖係為另一種形成第2圖中的 ssoi基底之方法的不意圖。在此例子中，標的晶圓2〇〇盥 第4A圖的相同，意即，其包括基底214和設置於直上之絕 緣層212。同樣地，絕緣層212可以是氧化矽，基底214可 施體晶圓5GG可以包括板模基底43()、為晶成長於立上 之應變石夕層21〇、以及形成在應變石夕層21〇上之應變記憶層
200418131 五、發明說明（14) 540。此位於應變矽層212上之應變記憶層540 ,可以藉由 化學氣相沈積製程（CVD process)沈積而形成。接著， 將第5 A圖和第5 B圖所示之標的晶圓2 〇 〇和施體晶圓5 〇 〇的頂 部表面互相鍵結，意即，將位於施體晶圓5〇〇上之應變記 憶層5 4 0鍵結至標的晶圓2 0 0上的絕緣層2 1 2。 上述之埋入式絕緣層2 1 2可以是由許多介電層所構成 的堆疊結構。例如’高應力氮化石夕層/氧化石夕層之堆疊結 構。亦可以是應力大於300 MPa之高應力氮化石夕層設置於 應力小於300 MPa之低應力氮化矽層上之堆疊結構。 有關使用晶圓鍵結和分離方法來製造SS0I基底的方 法，如之前描述的其技術係為藉由植入法用來誘導裂開面 的產生。在這情況下，晶圓分離係藉由熱處理來達成。此 外，施體晶圓500亦可以依據其他機制來誘發開裂製程以 分離晶圓。舉例而言，晶圓分離製程可以是原子層開裂製 程（atomic layer cleaving process)或極微開裂製程 (nanocleave process)，可參考 Michael I· Current 等 人於2001 IEEE國際SOI會議，發表之、、Atomic layer cleaving with SiGe strain layers for fabrication of Si and Ge-rich SOI device layers 〃。此極微開裂 轉移製程係利用應變層開裂面而發生膜層分離。 〔例3〕 第6A圖至第6E圖係為另一種製造SS0I基底之方法的示 意圖。 、
200418131 五、發明說明（15) 標的晶圓 ： 首先，提供如第6A圖所示之標的晶圓200，其包括基 底2 1 4和位於其上之絕緣層2 1 2。承上所述，此絕緣層2 1 2 可以包括高應力層或應變記憶層。其中，此高應力層或應 變記憶層的壓力大於3〇〇 MPa。 施體晶圓：
提供如第6B圖所示施體晶圓4〇〇。施體晶圓4〇〇包括鬆 弛的板模基底430和位於其上之應變矽層21〇。應變矽層 210的厚度較佳的是小於丨000埃，且應變範圍約為〇· 〇1%至 4%。此板模基底430可以是如前所述之主體^以基底或是 Sli-x-yGexCy基底。在應變矽層21〇和鬆弛板模基底430之間 有一界面，大應變梯度會沿此界面而存在。此應變矽層 2 1 0可以利化學氣相沈積法磊晶成長而成。 晶圓組裝： 接著，施體晶圓4 0 0的上表面鍵結至標的晶圓2 〇 〇的上
表面。晶圓鍵結製程如第6C圖所示，得到的晶圓組如第6D
圖所示。 屬圓分離： 接著，藉由使用類似極微開裂製程，會在或靠近應變 矽層210和板模基底430之間的界面發—生切割或開裂。此開
200418131 五、發明說明（16) 裂面會開始於接近應變矽層210和板模基底430之間的界 面0 如果開裂面在板模基材處，有一些板模基底430的材 質會覆蓋在SSOI基底200的應變矽層210上，此部份可以藉 由姓刻製程來加以移除。如果開裂面在應變矽層2 1 0處， 則回收的板模基底430上方會有一薄層的應變矽材。如果 板模基底4 3 0要再重覆利用，則可以將其表面之矽層移 除。 最後鍵結：
在晶圓分離製程之後，在應變矽層2丨〇和標的晶圓2 〇 〇 之間進行最後鍵結，以產生預定之抗凹陷s〇I基底。其通 常需要南溫回火製程，而回火溫度約為7〇〇。〇以上。因而 :巧如第6E圖所示之應變矽覆絕緣層的結構。日曰曰圓4〇〇係 為杈板基底，且可以回收和重覆使用。 组人值：ί f t : ’可以使用施體晶圓和標的晶圓的其 sso'i美底：兴例I之晶圓鍵結和晶圓分離方法，來製造 變石夕層，或者是氮化石夕/氧化曰曰石夕圓匕石夕層上覆蓋 亦值彳H咅Μ θ & 層上覆蓋應變矽層。
亦值付/主心的疋，應變半導體層亦可以是矽以冰Μ 質。舉例而言，本發明可以用來 ：了：疋矽以外的 半導體材質的應變層。此外 2、砷化鎵、或其 結構形成在表面上之晶圓：圓還可包括具有多 有SiGeC或SiC層的矽基底。 &體晶圓可以是表面
l ο l ι
0503-9706TW(Nl) ： TSMC2002-1384;amy.ptd 第21頁 200418131 圖式簡單說明 第1A囡係顯示傳統之具有鬆弛的薄膜層之基底結構。 第1 B圖係繪示矽鍺層和矽層在鬆弛狀態下的晶格狀 態。 第1 c圖係繪示鬆弛矽鍺層表面之矽層的雙轴拉伸之示 意圖。 第2 A圖係繪示本發明之一種應變矽覆絕緣層型基底的 結構’其中埋入式絕緣層為單層結構。 第2B圖係繪示本發明之另一種應變矽覆絕緣層型基底 的結構，其中埋入式絕緣層為疊層結構。 第3圖係繪示本發明之SS0I晶圓的製造流程圖。 第4 A圖至第4G圖係為一種形成％〇1基底之方法的示斯 意圖。 μ 第5 Α圖和第5Β圖係為另一種形成ss〇I基底之方法 示意圖。 ' 第6A圖至第6E圖係為另一種製造SS0I基底之方 意圖。 决的不 第7圖係繪示在本發明的ss〇I基底上形成電晶 意圖。 的不 【符號簡單說明】 矽鍺梯度緩衝層：11 〇 ; ^ 鬆弛的夕錯層：1 1 2 ; 主體矽基底：11 4 ; 應變矽層：11 6、2 1 0 ;
200418131 圖式簡單說明 電晶體：118 、 750 、 752 ; 源極：1 2 0、7 5 8 ; ί及極：122、760 ; 閘極：124 、 754 ; SS0I 基底：20 0 ; 埋入式絕緣層：2 1 2 ; 絕緣層：212a、212c ; 高應力層：212b ; 基底：214 ; 通道區：756 ; 施體晶圓：4 0 0、5 0 0 ; 主體板模基底：430 ; 離子：432 ; 基底表面：4 3 4 ; 植入層：4 3 6 ; 板模基底的一部份：4 4 0 ; 熱氧化層：2 0 8 ; 應變記憶層：5 4 0。
0503-9706TWF(Nl) ： TSMC2002-1384;amy.ptd 第23頁

Claims (1)

  1. 200418131
    一種應變半導體覆絕緣層蜇基底的製造方法， 包 括： 提供一主體半導體基底，該主體半導體基底具有一晶 格常數不同於矽的晶格常數； 曰曰 在該主體半導體基底上形成一應變矽層，以形成一施 體晶圓，該施體晶圓具有一上表面； 植入一離子至該施體晶圓，以形成一植入層；
    提供一標的晶圓，該標的晶圓包括一基底和位於該基 底上之一絕緣層，該絕緣層包括〆高應力層，該標的晶圓 具有一上表面； 將該施體晶圓的該上表面鍵結奚該標的晶圓的該上表 面； 進行 離，該應 加強 2. 如 型基底的 應力。 3. 如 型基底的 大於矽的 4. 如 型基底的 基底。 一分離製程，以將該應變矽層自該施體晶圓分 變矽層黏結至該標的晶圓；以及 該應變矽層和該標的晶圓之間的鍵結。 申請專利範@第1項所述I應變半導體覆絕緣層 製造方法，其中該高應力層具有大於3〇0 _的 . i應變半導體覆絕緣層 :請專利範圍則所二導體基底之該晶格常! 製造方法，其中該主艨+矛租 3 吊數 ·十·之應變半導體覆絕緣層 :請專利範圍第3項所二導體基底為-主體… 製造方法，其中該主雜平可
    0503-9706TWF(Nl) * TSMC2002-1384;amy.ptd ----- 200418131
    如申請專利範圍第1項所述之應變半導體覆絕綾& 型基底的製造方法，其中該高應力層係為一含趙氣覆層絕緣層 塑基底=範圍第5項所述之應變半導體覆絕緣層 -的1坆方法，其中該含氮層係為氮化 石夕、氨氧化石夕、或其組合。 氣氧化 型夷7底!ΐ專利範圍第5項所述之應變半導體覆絕緣層 i 土底的1 k方法，其中該含氮層係為SiA。 刑Α ϋ I睛專利範圍第1項所述之應變半導體覆絕緣層 土氐的製造方法，其中該應變矽層係處於一拉伸應變。 9·如申請專利範圍第8項所述之應變半導體覆絕緣層 聖土底的製造方法，其中該拉伸應變的大小介於〇· 01%和 4 %之間。 I 〇·如申請專利範圍第1項所述之應變半導體覆絕緣層 型基底的製造方法，其中該主體半導體基底的該晶格常數 小於矽的晶格常數。 II ·如申請專利範圍第丨0項所述之應變半導體覆絕緣 層型基底的製造方法，其中該主體半導體基底係為一主體 石夕錯碳基底。 1 2 ·如申請專利範圍第1項所述之應變半導體覆絕緣層 型基底的製造方法，其中該應變矽層係處於一壓縮應變。 1 3 ·如申請專利範圍第丨2項所述之應變半導體覆絕緣 層型基底的製造方法，其中該壓縮應變的大小介於〇〇1〇/〇 和4%之間。 1 4 ·如申請專利範圍第1項所述之應變半導體覆絕緣層 0503-9706TWF(Nl) ； TSMC2002-1384;amy.ptd 第25頁 200418131 六、申請專利範圍 型基底的製造方法， -kt Mik 擇自由氫、氣一 ί 晶圓中之該離子係 j 5 ▲叹、氬、氪和其組合所組成的族群中。 部美# ^如制申/專利範圍第1項所述之應變半導體覆絕緣層 土 -的製每方法，其中該絕緣層為氧化矽。 则A =·如，申請專利範圍第1項所述之應變半導體覆絕緣層 土 -的製造方法，其中該絕緣層的厚度介於1 0 0和5 〇 〇 〇 埃之間。 17·如申請專利範圍第1項所述之應變半導體覆絕緣層 型基底的製造方法，其中該標的晶圓包括一矽基底。 • 1 8·如申請專利範圍第1項所述之應變半導體覆絕緣層· 型基底的製造方法，其中該施體晶圓更包括一介電層設於 該應變矽層上。 1 9 ·如申請專利範圍第1 8項所述之應變半導體覆絕緣 層型基底的製造方法，其中該介電層的材質係擇自由氧化 矽、氮化矽、氮氧化矽、氧化鋁和其組合所組成的族群 中。 2 0 ·如申請專利範圍第丨9項所述之應變半導體覆絕緣 層型基底的製造方法，其中該介電層具有大於300 Mpa的 應力。 21 ·如申請專利範圍第1項所述之應變半導體覆絕緣層❿ 型基底的製造方法，其中該鍵結製程包括一冷鍵結製程。 2 2 ·如申請專利範圍第1項所述之應變半導體覆絕緣層 型基底的製造方法，其中該分離製程包括一可控制的開裂 製程。
    0503-9706TWF(Nl) ； TSMC2002-1384;amy.ptd 第26貢 200418131 六、申請專利範圍 I 23·如申請專利範圍第1項所述之應變半導體覆絕緣層 型基底的製造方法，其中加強該應變矽層和該標的晶圓之 間的鍵結之製程包括：回火該應變矽層和該標的晶圓。 24· —種應變半導體覆絕緣層型基底的製造方法，包 提供一主體半導體基底，該主體半導體基底具有一晶 格常數不同於矽的晶格常數； 在該主體半導體基底上形成一應變矽層，以形成一施 體晶圓，該施體晶圓具有一上表面；
    提供一標的晶圓，該標的晶圓包括一基底和位於該基 底上之一絕緣層，該絕緣層包括一高應力層，該標的晶圓 具有一上表面； 將該施體晶圓的該上表面鍵結至該標的晶圓的該上表 面； 進行一分離製程，以將該應變矽層自該施體晶圓分 離’該應變矽層黏結至該標的晶圓；以及 加強該應變矽層和該標的晶圓之間的鍵結。 25·如申請專利範圍第24項所述之應變半導體覆絕緣 層型基底的製造方法，其中該高應力層具有大於3 0 0 Mpa 的應力。 2 6 ·如申請專利範圍第2 4項所述之應變半導體覆絕緣 層型基底的製造方法，其中該主體半導體基底的晶格常數 大於碎的晶格常數。 2 7 ·如申請專利範圍第2 6項所述之應變半導體覆絕緣
    0503-9706TWF(Nl) ； TSMC2002-1384;amy.ptd 第 27 買 200418131
    層型基底的製造方法，其中該炙體半導體基底為一主體 AiL # rbr / /8.如申請專利範圍第24項所述之應變半導體覆絕緣 層型基底的製造方法，其中該高應力層係為一含氮層。 29·如申請專利範圍第28項所述之應變半導體覆絕緣 層型基底的製造方法，其中該含氮層係為氮化矽、氮氣化 矽、氨氧化矽、或其組合。 3 0 ·如申請專利範圍第2 8項所述之應變半導體覆絕緣 層型基底的製造方法，其中該含氮層係為S“N4。 31 ·如申請專利範圍第24項所述之應變半導體覆絕緣 層型基底的製造方法，其中該應變矽層係處於一拉伸應 變。 ^、一 3 2 ·如申請專利範圍第31項所述之應變半導體覆絕緣 層型基底的製造方法，其中該拉伸應變的大小介於〇·〇1 % 和4 %之間。 3 3 ·如申請專利範圍第2 4項所述之應變半導體覆絕緣 層型基底的製造方法，其中該主體半導體基底的該晶格常 數小於矽的晶格常數。 3 4 ·如申請專利範圍第3 3項所述之應變半導體覆絕緣 層型基底的製造方法，其中該主體半導體基底係為一主體 石夕鍺碳基底。 35.如申請專利範圍第24項所述之應變半導體覆絕緣 層型基底的製造方法，其中該應變矽層係處於一壓縮應 變。
    0503-9706TW(Nl) ； TSMC2002-1384;amy.ptd 第 28 頁 200418131 六、申請專利範圍 36·如申請專利範圍第35項所述之應變半導體覆絕緣 層型基底的製造方法，其中該壓縮應變的大小介於0.01 % 和4%之間。 3 7 ·如申請專利範圍第2 4項所述之應變半導體覆絕緣 層型基底的製造方法，其中該絕緣層為氧化石夕。 3 8 ·如申請專利範圍第2 4項所述之應變半導體覆絕緣 層型基底的製造方法，其中該絕緣層的厚度介於1〇〇和 5 0 0 0埃之間。 3 9 ·如申請專利範圍第2 4項所述之應變半導體覆絕緣 層型基底的製造方法，其中該標的晶圓包括一矽基底。 4 〇 ·如申請專利範圍第2 4項所述之應變半導體覆絕緣 層型基底的製造方法，其中該施體晶圓更包括一介電層設 於該應變矽層上。 4 1 ·如申請專利範圍第40項所述之應變半導體覆絕緣 層型基底的製造方法，其中該介電層的材質係擇自由氧化 石夕、氮化矽、氮氧化矽、氧化鋁和其組合所組成的族群 中 〇 4 2 ·如申請專利範圍第4 0項所述之應變半導體覆絕緣 層型基底的製造方法，其中該介電層具有大於300 Mpa的 應力。 43·如申請專利範圍第24項所述之應變半導體覆絕緣 層型基底的製造方法，其中該鍵結製程包括一冷鍵結製 程。 44·如申請專利範圍第24項所述之應變半導體覆絕緣
    画_
    0503-9706TWF(Nl) ： TSMC2002-1384;amy.ptd 第29頁 200418131
    六、申請專利範圍 層型基底的製造方 裂製程。 法，其中該分離製程包括一 可控制的開 丨5·如申請專利範圍第24項所述之應變半導體覆絕緣 型基底的製造方法，其中加強該應變矽層和該標的晶圓 之間的鍵結之製程包括：回火該應變矽層和該標的晶圓。 括：後-種應變半導體覆絕緣層塑基底的製造方法’包 心供一標的晶圓； 將一施體晶圓黏著至該標的晶圓的一表面、，忒施體晶
    圓包括一主體半導體基底和位於其上之一應變半導體層； 以及 將該應變矽層自該施體晶圓分離，該應變矽層黏結至 該標的晶圓。 47·如申請專利範圍第46項所述之應變半導體覆絕緣 層型基底的製造方法，其中該應變半導體層包一應變矽 層。 48·如申請專利範圍第47項所述之應變半導體^絶緣 層型基底的製造方法，其中該施體晶圓之該多騷+導體基 底具有一晶格常數不同於矽的晶格常數。"落_ 4 9 ·如申請專利範圍第4 6項所述之應變半·一石i絕緣 層型基底的製造方法，其中該標的晶圓包栝·石夕基底， 且其上具有一絕緣層。 〆IF # 5 0 ·如申請專利範圍第4 9項所述之應變半^應力絕緣 層型基底的製造方法，其中該絕緣層包括^向心層。
    200418131 六、申請專利範圍 51·如申請專利範圍第5〇項所述之應變半導體覆絕緣 層型基底的製造方法，其中該絕緣層包括一含氮層。 52·如申請專利範圍第46項所述之應變半導體覆絕緣 層型基底的製造方法，其中該應變半導體層係自一施體晶 圓的一植入層處分離。 53·如申請專利範圍第52項所述之應變半導體覆絕緣 層型基底的製造方法，其中該植入層包括一氫植入層。 54·如申請專利範圍第52項所述之應變半導體覆絕緣 層型基底的製造方法，其中該植入層係摻雜擇自由氦、 氖、氬、氪、氤和其組合所組成的族群中之摻質。 55·如申請專利範圍第46項所述之應變半導體覆絕緣 層型基底的製造方法，其中在將該施體晶圓黏著至該標的 晶圓後’更包括加強該應變半導體層和該標的晶圓之間的 鍵結。 56·如申請專利範圍第55項所述之應變半導體覆絕緣 層型基底的製造方法，其中加強該應變半導體層和該標的 晶圓之間的鍵結之製程包括：加熱該應變半導體層和該標 的晶圓至一溫度，該溫度大於7 C。 57· —種應變半導體覆絕緣層塑基底的製造方法，包 括： 提供一應變矽層於一第一應力提供層和一第二應力提 供層之間，該第一應力提供層黏結至該應變矽層的一第一 表面’该第一應力提供層係黏結至該應變石夕層的一第二表 面’該第二表面與該第一表面相對；以及
    0503-9706TW(Nl) ； TSMC2002-1384;amy.ptd 第31頁 200418131 六、申請專利範圍 移除該第一應力提供層。 5 8 ·如申請專利範圍第5 7項所述之應變半導體覆絕緣 層型基底的製造方法，其中該第二應力包括一含氮層。 上 59·如申請專利範圍第58項所述之應變半導體覆絕緣 層型基底的製造方法，其中該含氮層係形成在一氧化層 而該氧化層係形成於一基底上。 6 0 ·如申請專利範圍第5 7項所述之應變半導體覆絕緣 層型基底的製造方法，其中該第〆應力提供層包括一矽鍺 層。 61·如申請專利範圍第60項所述之應變半導體覆絕緣 層型基底的製造方法，其中該第〆應力提供層包括一 SiGeC 層。 62·如申請專利範圍第6〇項所述之應變半導體覆絕緣 層型基底的製造方法，其中該第/應力提供層為一單晶材 質。 63·如申請專利範圍第57項所述之應變半導體覆絕緣 層型基底的製造方法，其中提供該應變矽層於該第一應力 提供層和該第二應力提供層之間包括：將一施體晶圓鍵結 至一標的晶圓，該施體晶圓包括該第一應力提供層，該標 的晶圓包括該第二應力提供層和該應變矽層。 6 4 ·如申請專利範圍第5 7項所述之應變半導體覆絕緣 層型基底的製造方法，其中在移除該第一應力提供層之 前，該第一應力提供層係鄰接該應變；ε夕層的該第一表面。 65· —種應變半導體覆絕緣層塑基底，包括：
    Η
    0503-9706TWF(Nl) ; TSMC2002-1384;amy.ptd 第32頁 200418131
    -成於該基底上，該絕緣層包括-含氮層; 至’設置且鄰接該含氣層；以及 至乂 電日日體設置於該應變矽層中 芦：其6·广如申Λ專利範圍第65項所述之應變半導體覆絕緣 層型基底，其中該基底包括一矽基底。 6 7 ·如申請專利範圍第6 5項所述之應變半導體覆絕緣 層型基底，其中該絕緣層包括： 一氧化層鄰接且位於該基底上；以及 該含氮層鄰接且位於該氧化層上。 第6 5項所述之應變半導體覆絕緣 68·如申請專利範圍 層型基底，其中該電晶體包括〆NM0S場效電晶體。 69·如申請專利範圍第65項所述之應變半導體。覆絕4 層型基底，其中該電晶體包括/PM0S場效電晶體。
    0503-9706TWF(Nl) ; TSN0002-1384;amy.ptd 第33頁
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