TW200418029A - Semiconductor memory device - Google Patents

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Description

200418029 玖、發明說明： 【發明所屬之技術領域] 本發明係有關於半導體記憶裝置，特別是有關於更新動 作所必需之動態型半導體記憶裝置之相關技術。 【先前技術】 由1個電晶體和1個電容器而形成1位元之習知的 動態記憶體單元’係被視為難以細微化成未滿〇· 1 μηι之設 計規則。此係因為必須大致將電容器之電容量保持於固 定，故其構造係益發形成複雜狀態之故。針對如此之狀況 而提案有FBC(Floating Body transistor Cell)型之記憶體單元 ，其係藉由蓄積多數載體而記憶資訊於具在有SOI (Silicon On Insulator)等之上所製作的浮動體之MISFET(Metal Insulator Silicon Field Effect Transistor)之通道體。如此之 FBC型記憶體單元係例如敘述於特願2001-245584 (以下稱 為專利文獻1)、特願2001-039122 (以下稱為專利文獻2)以及 特願2001-220461 (以下稱為專利文獻3)。此等專利文獻1乃 至專利文獻3係依據參考事項而組編。專利文獻3在目前係 尚未公開。 此外，專利文獻1係對於美國專利案公開第2002/0051378 號，專利文獻2係對應於美國專利案公開第2002/0110018 號，且專利文獻3係對應於美國案號09/964851號，此等係依 據參考事項而組編。
依據圖1至圖4而說明如此之記憶體單元MC的構造和動 作原理。由此等之圖式而得知，記憶體單元MC係將在SOI 87573.doc 200418029 基板上配置成陣列狀之MISFET作為記憶體單元MC而使 用。該圖式之例其SOI基板係具備形成於P型之半導體基板 10上之絕緣膜（例如矽氧化膜）14而構成。在該絕緣膜14上係 形成有半導體層16。 在該半導體層16係形成有汲極20和源極22。汲極20係連 接於位元線BL，源極22係連接於源極線SL，且閘極電極24 係構成字組線WL。此外，汲極20和源極22之間係電氣性地 形成浮動的狀態，並構成通道體28。上述之閘極電極24係 中介閘極絕緣膜26而位於該通道體28上。源極線SL係固定 地保持於0V。 記憶體單元MC之汲極20和源極22係由N型半導體區域所 構成，而通道體28係由P型半導體區域所構成。記憶體單元 MC係以是否能蓄積多數載體的電洞而記憶資料於該通道 體28。以下，將蓄積電洞於通道體28之狀態令為” 1”，且將 未蓄積電洞之狀態令為。 蓄積多數載體（該情形時係電洞）於該通道體28係如圖1所 示，將該記憶體單元MC予以偏壓成5極管（飽和）狀態。具體 而言，係將連接於汲極20之位元線BL和連接於閘極電極24 之字組線WL設定成高電壓。據此，則導致衝撞離子化，並 產生電子·電洞對，同時蓄積該電子·電洞對之中之電洞 於通道體28。此係寫入π Γ資料之狀態。 與此相反地，在寫入資料時係如圖2所示，將位元線 BL作成低電壓，並將通道體28和汲極20或源極22間之ΡΝ接 合依順方向而予以偏壓，藉此而進行將所蓄積之電洞予以 87573.doc 200418029 抽出至位元線BL側。
如圖3所示，寫入至該記憶體單元MC之資料的讀出，係 供應不致於破壞資料的程度之電壓於汲極20，且在線形區 域而使該記憶體單元MC作動。繼之，以蓄積於通道體28之 電洞的數量之差異，藉由物體效應，並利用流通於源極22 和汲極20之間的源極·汲極電流Ids為相異之性質，而檢測 並放大該源極·汲極電流Ids之差值，藉此而讀出資料。亦 即，如圖4所示，即使供應相同的閘極·源極間電壓Vgs時， 由於是否蓄積電洞於通道體28，則產生不同的源極·汲極 電流Ids，故檢測該差異而讀出通道體28是否蓄積電洞，亦 即讀出記憶體單元MC係保持” 1 ”資料或保持”0”資料。
該記憶體單元MC係由SOI基板上的1個MISFET所組成之 增益單元，且易於細微化成未滿〇 · 1 μπι。此外，由於該記憶 體單元MC係以非破壞之方式而進行讀出，故無須如使用習 知的1T1C之記憶體單元的DRAM，在每條位元線BL配置感 測放大器。因此，自複數條位元線BL而以位元線選擇器（多 路信號調制器）選擇其中1條，並僅對該所選擇之位元線BL 而配置感測放大器即可，且能提高單元占有率。 將如此之感測放大器的配置之一例予以表示於圖5和圖 6。該圖5係詳細地表示部份的FBC之記憶體單元的單元陣列 100之圖示，圖6係表示該單元陣列100之全體佈局之圖示。 如此等圖5和圖6所示，單元陣列100係區分成複數個單元 陣列區塊100B。在各單元陣列區塊100B之間係設置有：位 元線選擇器配置區域120，其係配置有位元線選擇器；以及 87573.doc 200418029 感測單元配置區域122，其係配置有感測放大器SA和基準電 壓產生電路VG。此外，感測單元配置區域122係共通地設 置在左右相鄰接之單元陣列區塊100B。 此外，如圖5所示，1個基準電壓產生電路VG係共通地設 置在2個感測放大器SA之間。該圖5所示之32條（8X2 + 8 X 2) 之位元線BL和1條之基準位元線RBL的單位，係連續性地配 置於上下方向，據此而構成圖6所示之單元陣列區塊100B。 在單元陣列區塊100B的圖中上側係設置有列解碼器和字組 線驅動器130。此外，在單元陣列100之圖中右側係設置有 行解碼器140。 圖7係表示感測放大器SA之構成之圖示，圖8係表示基準 電壓產生電路VG之電路構成之圖示，圖9係表示位元線選 擇器BSTR之電路構成之圖示。如圖7所示，在該單元陣列 100係讀出行選擇信號線RCSL、寫入行選擇信號線WCSL以 及基準單元更新行信號線DWCSL為延伸於圖中橫方向而設 置。此等讀出行選擇信號線RCSL、寫入行選擇信號線WCSL 以及基準單元更新行信號線DWCSL，係自圖6之行解碼器 140而橫切各單元陣列區塊100B，並共通地輸入至各感測放 大器SA。 如圖7所示，對32條之位元線BL和1條之基準位元線RBL， 設置有2條之讀出行選擇信號線RCSL、2條之寫入行選擇信 號線WCSL以及1條之基準單元更新行信號線DWCSL，此係 設置複數個於字組線方向而構成感測放大器SA。
此處，讀出行選擇信號線RCSL、寫入行選擇信號線WCSL 87573.doc 200418029 以及基準單元更新行信號線DWCSL係形成於第3層之金屬 配線層。因此，第1層之金屬配線係使用於位元線BL和感測 單元配置區域122的電路配線，而第2層之金屬配線係使用 於字組線WL和感測單元配置區域122之電路配線。
圖10係說明圖7所示之感測放大器SA和基準電壓產生電 路VG之動作的概念圖。如該圖10所示，對1條之基準位元 線RBL而使2條之基準字組線RWL形成高準位，藉此而同時 選擇寫入2個互為相反的資料（寫入資料和”1”資料）之基 準單元。因此，對應於” Γ資料之單元電流II和對應於Π0Π 資料之單元電流10的和係流通於基準位元線RBL。而且，藉 由比較該電流10+11與將流通記憶體單元MC之單元電流以 電流比2之電流反射鏡而作成2倍之電流（亦即2X10或2X11) 之措施，自記憶體單元MC而讀出資料。
此外，圖11係表示特願2002-176931 (以下稱為專利文獻4) 所敘述之單元陣列100之構成。該專利文獻4在目前係尚未 公開。該專利文獻4係依據參考事項而組編。在該圖11之單 元陣列100當中，基準字組線RWL並未存在。其係設置2個 基準單元於一般之字組線WL和2條基準位元線RBL的交點 位置而予以取代，且在該2個基準單元係預先寫入互為相反 之資料。藉由如此之構成而一般之字組線WL即形成高準 位，據此，2個基準單元亦同時產生活性化，且能獲得組合 有電流10和電流11之電流。該讀出原理係和上述之圖10相 同，藉由比較電流10+11與單元電流之2倍電流之措施，自記 憶體單元MC而讀出資料。其中，所使用之基準單元本身係 87573.doc -9- 200418029 因形成高準位之字組線WL而形成不同狀態。 在如此之使用於FBC記憶體單元MC之半導體記憶裝置當 中，雖能較一般的1T1C單元之DRAM而更減少感測放大器 SA之數量，但，感測放大器SA的面積本身係較一般的DRAM 更大。因此，期待能減少半導體記憶裝置全體之感測放大 器S A所占面積之比例，且進而成其縮小化。 此夕卜，如圖9所示，選擇位元線BL之位元線選擇器BSTR 係使用N型之MISFET。因此，在供應高電壓於位元線BL時， 必須將所選擇之MISFET之閘極電壓（圖9之信號BSLn和信 號RBSL)，-ί乍成供應臨界值電壓Vth於供應於該位元線BL的 電壓之電壓以上之狀態。而且，MISFET之臨界值電壓Vth 係因基板偏壓效應而變高，且所選擇之MISFET之閘極電壓 亦必須因應於此而作成高電壓。當供應於MISFET的電壓變 高時，則MISFET之絕緣膜的電場強度即增大，並陷於因此 而產生之裝置信賴性的下降或消費電力的增大等之不良狀 況。 【發明内容】 本發明係提供一種半導體記憶裝置之相關技術，其係能 減少半導體記憶裝置全體中之感測放大器SA的數量，並達 成晶片面積的縮小。 其係配置記憶體單元MC於形成於各單元陣列區塊B0〜B7 内之字組線WL和第1位元線1BL的交點位置。中介位元線選 擇器200而將複數條第1位元線1BL，予以選擇性地連接於第 2位元線2BL1、2BL2。該第2位元線2BL1、2BL2係跨越複數 -10- 87573.doc 200418029 個單元陣列區塊而形成，且分別連接於1個之感測放大器 SA °據此，即能以丨個感測放大器sa而存取複數個單元陣 列區塊内之記憶體單元MC。 本案發明内容將藉由以下實施方式中之各實施形態予以 詳細說明。 【實施方式】 [第1實施形態] 一般之1T1C的DRAM之情形時，由於造成破壞型之讀 出’故連接於已上升狀態的字組線之全部的記憶體單元， 係必須連接於感測放大器而檢測.放大信號，並進行再窝 入。因此，若以一般的me之DRAM而使位元線階層化時， 第2層之位元線亦有以和第丨層相同的間距而施以配線，並 連接於第1層之位元線而提升之必要。 相對於此，以FBC而構成記憶體單元，由於讀出係 非破壞型，故僅將實際進行讀出之記憶體單元1^〇：連接於感 測放大器即可。因此，第2層之位元線係以感測放大器單位 而存在即可，且能以較第！層之位元線間距更顯著寬廣的間 距而施以配線。 將行解碼器予以共通化成複數個單元陣列區塊並集中配 置於-個處所，且以第3層之金屬配線層而將行選擇線 (RCSL、WCSL以及DWCSL)佈走於單元陣列上時，由於此 等行選擇線之間距亦較為緩和，故以和此等同—層之第％ :屬配線而將第2層之位元線施以配線，藉此而不致於自目 前之數量而增加配線層之數量，並具有能使位元線階層化 87573.doc -11 - 200418029 之優點。更詳細說明如下。 圖12係表示第1實施形態之單元陣列100之全體佈局之圖 示。圖13係表示對應於圖12之單元陣列100之左右2個感測 放大器S A和左右2個基準電壓產生電路VG之位元線選擇器 200之構成之圖示，且為表示單元陣列區塊BO、B1之位元線 選擇器200之構成之圖示。圖14係本實施形態之半導體記憶 〃 裝置之部份的截面圖，且對應於圖13而表示連接於左右2個 、 感測放大器S A之第2位元線、連接於左右2個基準電壓產生 電路VG之第2基準位元線、相對於此之行選擇線、對應於 φ 此等而設置之8條之第1位元線以及1條之第1基準位元線之 圖示。 如圖12所示，本實施形態之單元陣列100係其複數個記憶 體單元MC為配置成陣列狀而構成，同時亦區分成8個單元 陣列區塊B0〜B7。此外，單元陣列100係具備1個之行解碼器 140、6系統之感測放大器SA以及基準電壓產生電路VG而構 成。亦即，設置有6個感測單元配置區域250。
在本實施形態當中，行解碼器140係集中配置於8個單元 陣列區塊B0〜B7的中央部份。亦即，設置4個單元陣列區塊 B0〜B3於行解碼器140之左侧，並設置4個單元陣列區塊 B4〜B7於行解碼器140之右側。 行解碼器140係依據行位址信號而選擇1個行位址，並將 行選擇信號（讀出行選擇信號、寫入行選擇信號、基準單元 更新行選擇信號）予以送出至行選擇線（讀出行選擇信號線 RCSL、寫入行選擇信號線WCSL、基準單元更新行信號線 87573.doc -12- 200418029 DWCSL)。該行選擇線RCSL、WCSL、DWCSL係輸入至各 感測放大器SA，並將來自行解碼器140之行選擇信號傳送至 各感測放大器S A。 感測單元配置區域250係對4個單元陣列區塊而以3個之 比例予以設置。此外，本實施形態之記憶體單元陣列100係 採用如圖5所示之雙端部型之位元線配置。 如圖14所示，本實施形態之半導體記憶裝置係配設有形 成於第1配線層210之第1位元線1BL和第1基準位元線 1RBL、形成於第2配線層220之第2位元線2BL1、2BL2以及 第2基準位无線2RBL1、2RBL2。第1配線層210係位於形成 有FBC型記憶體單元MC的半導體基板230的上方之1個層。 此外，第2配線層220係形成於第1配線層210的上方之1個 層。第1配線層210並非必須直接形成於半導體基板230上之 第1層之層，而只要是形成於半導體基板230的上方之第X層 之層即可。此外，第2配線層220並非必須直接形成於第1配 線層210上之第x+1層之層，而只要是形成於第1配線層210 的上方之第y層（但，y>x)之層即可。 此外，在本實施形態當中，係在第2配線層220形成有讀 出行選擇信號線RCSL、寫入行選擇信號線WCSL以及基準 單元更新行信號線DWCSL。 如圖13所示，在本實施形態之單元陣列100當中，係並排 地設置複數條字組線WL於各單元陣列區塊。在本實施形態 當中，係在每1個單元陣列區塊設置256條之字組線WL (WL0〜WL255)。其詳細情形容於後述，但，在存取於記憶 -13 - 87573.doc 200418029 體單元MC之際，係藉由列解碼器和字組線驅動器130，而 在每2個單元卩車列區塊予以選擇1條之字組線WL而作成活 性化狀態。 在字組線WL和第1位元線1BL的交點位置係設置有記憶 體單元MC。更具體而言，字組線WL係連接於排列於字組 線方向之記憶體單元MC之閘極電極。此外，第1位元線1BL 係連接於排列於位元線方向之記憶體單元MC之汲極。 該圖13之例係著手於1個單元陣列區塊時，在每1個感測 放大器SA設置有4條之第1位元線1BL。亦即，對右側的感 測放大器SA而設置有4條之第1位元線1BL，並對左側的感 測放大器SA而設置有4條之第1位元線1BL。此等8條之第1 位元線1BL係中介交互地設置於左右側之N型MISFET TrN 而連接於第2位元線2BL1或第2位元線2BL2。 在連接於第1位元線1BL之MISFET TrN之閘極電極係輸 入有位元線選擇信號BSL0〜BSL15，且依據此等位元線選擇 信號BSL0〜BSL15,而1條之第1位元線1BL係連接於第2位元 線2BL1，且1條之第1位元線1BL係連接於第2位元線2BL2。 具體而言，位元線選擇信號BSL0〜BSL7之中之任意1個係形 成高準位，且1條之第1位元線1BL係連接於1條之第2位元線 2BL1。此外，位元線選擇信號BSL8〜BSL15之中之任意1個 係形成高準位，且1條之第1位元線1BL係連接於1條之第2 位元線2BL2。 如圖12所示，第2位元線2BL1係輸入至左側之感測放大器 SA，而第2位元線2BL2係輸入至右侧之感測放大器SA。因 87573.doc -14- 200418029 此，流通第2位元線2BL1之單元電流係以左側的感測放大器 SA而進行感測並讀出資料，而流通第2位元線2BL2之單元 電流係以右側之感測放大器SA而進行感測並讀出資料。 如圖13所示，和字組線WL並排地各設置1條第1基準字組 線RWL0和第2基準字組線RWL1於各單元陣列區塊的右 側，且和字組線WL並排地各設置1條第1基準字組線RWL0 " 和第2基準字組線RWL1於其左側。此外，在此等第1基準字 〜 組線RWL0和第1基準位元線1RBL的交點位置以及第2基準 字組線RWL1和第1基準位元線1RBL的交點位置，係設置有 Φ 基準單元。-具體而言，在延伸於位元線方向之1條之第1基 準位元線1RBL，係連接著用以保持”0”資料之基準單元RC0 之源極和用以保持”1’’資料之基準單元RC1之源極。此外， 基準單元RC0之閘極電極係連接於第1基準字組線RWL0，而 基準單元RC1之閘極電極係連接於第2基準字組線RWL 1。 亦即，在本實施形態當中，2個基準單元RC0、RC1係連 接於1條之第1基準位元線1RBL。該基準單元RC0、RC1的構
造係和記憶體單元MC的構造相同。 此等第1基準位元線1RBL係中介N型之MISFET TrN而連 接於第2基準位元線2RBL1或第2基準位元線2RBL2。在連接 於該第1基準位元線1RBL之MISFET ΤΪΝ之閘極電極，係輸 入有基準位元線選擇信號RBSL0〜RBSL3。因此，基準位元 線選擇信號RBSL0、RBSL1之中之任意1個係形成高準位， 且1條之第1基準位元線1RBL係連接於1條之第2基準位元 線2RBL1，而基準位元線選擇信號RBSL2、RBSL3之中之任 87573.doc -15- 200418029 意1個係形成高準位，且1條之第1基準位元線1RBL係連接 於1條之第2基準位元線21161^。 如圖12所示，第2基準位元線2RBL1係輸入於左側之基準 電壓產生電路VG，而第2基準位元線2RBL2係輸入於右側之 基準電壓產生電路VG。因此，流通第2基準位元線2RBL1、 2RBL2之電流Ι0+Π，係輸入於左右之基準電壓產生電路VG 並使用於基準電壓VREF之產生。各基準電壓產生電路VG 之構成係和上述之圖8相同。 如圖12和圖13所示，讀出行選擇信號線RCSL、寫入行選 擇信號線WCSL以及基準單元更新行信號線DWCSL係自行 解碼器140而延伸於位元線方向。此等讀出行選擇信號線 RCSL·、寫入行選擇信號線WCSL·以及基準單元更新行信號 線DWCSL，係共通地輸入於各感測放大器SA。各感測放大 器SA的構成係和上述之圖7相同。 又，和圖5所示者相同地，在本實施形態當中，係以2個 感測放大器S A而共通地使用基準電壓產生電路VG而構 成。因此，實際上，在圖13中係以第1基準位元線1RBL和 第2基準位元線2RBL1、2RBL2為中心，而對稱地設置有記 憶體單元MC、第1位元線和第2位元線2BL1、2BL2、以及行 選擇信號線等之各配線。繼而，以2個感測放大器S A和1個 基準電壓產生電路VG作為1個感測單元，而該單元係在感 測單元配線區域250内，予以配置複數個於字組線方向。此 點係在後述之以下的實施形態當中亦相同。 繼之，說明有關於本實施形態之半導體記憶裝置之讀出 87573.doc -16- 200418029 動作。如圖12所示，行解碼器140係依據所輸入之行位址而 將左右一對的讀出行選擇信號線RCSL作成高準位。據此而 在左側選擇3個，且在右側選擇3個感測放大器SA。亦即， 如圖7所示，藉由使讀出行選擇信號線RCSL形成高準位， 而使位於該行之感測放大器SA之MISFET TrlOO、Trl02呈現 導通狀態。 另一方面，如圖12所示，列解碼器和字組線驅動器130係 依據所輸入之列位址而在各單元陣列區塊B0〜B7當中，在每 2個單元陣列區塊中各選擇1條字組線WL而作成高準位。亦 即，如圖13所示，自2個單元陣列區塊之字組線WL之中， 將1條字組線WL作成高準位。例如在圖13中，在單元陣列 區塊BO、B1當中，形成高準位之字組線WL係1條。 此外，與此同時，位元線選擇器200係在2個單元陣列區 塊當中，將1條之第1位元線1BL連接於第2位元線2BL1，且 將1條之第1位元線1BL連接於第2位元線2BL2。據此，因應 於形成高準位之字組線WL和2條之第1位元線1BL、1BL的 交點位置之記憶體單元MC所保持的資料之讀出電流10或 II，係流通於第2位元線2BL1、2BL2。該讀出電流係分別輸 入至感測放大器SA。 進而列解碼器和字組線驅動器130係和字組線WL同時 地，將存在有形成高準位的字組線WL的單元陣列區塊内之 2條基準字組線RWL0和2條之RWL1予以作成高準位。此 外，位元線選擇器200係將存在有形成高準位之字組線WL 的單元陣列區塊内之第1基準位元線1RBL，分別連接於第2 87573.doc -17- 200418029 基準位元線2RBL1、2RBL2。因此，構成基準之電流IO + 11 係輸入至經活性化之感測放大器SA之感測單元之基準電壓 產生電路VG。 如圖8所示，基準電壓產生電路VG係具備運算放大器 OP卜 N型之 MISFET TrllO、Trll2以及 P型之 MISFET ΊΪ120、 Trl22、Tr 124而構成。由該圖8和圖10而得知，構成基準之 電流10+11係通過MISFET Trl22、TrllO而流通基準單元 尺0：0、11(：1。該基準電流10+11係流通以13卩£丁1>122和電流反 射所連接之Trl20，並藉由中介MISFET Trl 12，而作為基準 電壓VREF而予以輸出。 如圖7所示，自基準電壓產生電路VG而輸出之基準電壓 VREF係輸入於感測放大器S A之運算放大器OP2 〇此外，該 感測放大器SA其因應於所選擇之記憶體單元MC所保持的 資料之電流10或II，係通過N型之MISFET Trl30和P型之 MISFET Trl32而流通。MISFET Trl32係以2倍之反射比而以 電流反射連接於P型之MISFET Trl 34。因此，讀出電流的2 倍之電流係流通於MISFET Tr 134。該讀出電流係藉由中介 MISFET Trl36而开j成讀出電壓VREF±a，並輸入至運算放大 器OP2。運算放大器OP2係比較基準電壓VREF和讀出電壓 VREF土α而判定資料。該判定的資料係中介閂鎖電路LT、並 中介資料線Q、B Q而予以輸出。 又，在寫入動作之際係如圖7所示，寫入行選擇信號線 WCSL係形成高準位，且MISFET Trl04係呈現導通狀態。因 此，資料線D之資料係寫入至所選擇之記憶體單元MC。此 87573.doc -18- 200418029 外，在進行更新動作之際，寫入反向信號WB係形成高準 位，且保持於閂鎖電路LT之資料係中介]^181?]£丁 Trl〇6而反 向寫入於所選擇之記憶體單元。將基準單元RC〇、RC丨進行 更新之際，基準單兀更新行信號線1)^^(::儿係形成高準位， 且MISFET Trios係呈現導通狀態。因此，應反向寫入於基 準單元RC0的資料之”0”資料，係中介資料線D而寫入至基準 單元RC0，而應反向寫入於基準單元rc 1的資料之，，1 ”資 料，係中介資料線D而寫入至基準單元RC j。 如上述，根據本實施形態之半導體記憶裝置，由於係以2 個單兀陣列區塊而共通地使用i個感測放大器SA,故能減少 该半導體記憶裝置全體之感測放大器s A之數量，且能縮小 其占有面積。因此，在本實施形態當中，係形成連接於各 圮憶體單元MC之第1位元線1BL，並藉由位元線選擇器2〇〇 而選擇複數條之第1位元線1BL之中之丨條，並連接於丨條之 第2位TG線2BL1、2BL2。繼而，分別將該第2位元線2BL1、 2BL2連接於感測放大器s A。因此，例如在圖丨3當中，能將 單儿卩車列區塊B0和單元陣列區塊B1之感測放大器sa作成 共通化，且能將單元陣列區塊B2和單元陣列區塊B3之感測 放大器SA作成共通化。 同樣地’由於係以2個單元陣列區塊而共通地使用1個基 準電壓產生電路VG，故能減少該半導體記憶裝置全體之基 準電壓產生電路VG之數量，且能縮小其占有面積。因此， 在本貫施形悲當中，係形成連接於各基準單元RC〇、RC丨之 第1基率位元線IRBL，並藉由位元線選擇器2〇〇而選擇複數 87573.doc -19- 200418029 條第1基準位元線1RBL之中之1條，並連接於i條之第2基準 位元線2RBL1、2RBL2。例如在圖12當中，能將單元陣列區 塊B0和單元陣列區塊⑴之基準電壓產生電路vg作成共通 化’且也將單元陣列區塊B2和單元陣列區塊B3的基準電壓 產生電路VG作成共通化。 而且，由於形成第1位元線1BL於第1配線層21〇，並形成 第2位元線2BL1、2BL2於第2配線層220，故將第2位元線 2BL1、2BL2予以配線至感測放大器sa時，即能防止單元面 積之增大。此外，由於形成第1基準位元線1RBL於第1配線 層210’並形成第2基準位元線2RBL1、2RBL2於第2配線層 220,故將第2基準位元線2RBU、2RBL2予以配線至基準電 壓產生電路V G時，即能防止單元面積之增大。 此外，由於此等第2位元線2BL1、2BL2、第2基準位元線 2HBL1 ' 2RBL2 ’均形成行選擇線（讀出行選擇信號線 RCSL、寫入行選擇信號線WCSL、基準單元更新行信號線 DWCSL)於第2配線層220，故亦能迴避配線層的數量之增 加0 圖15係表示本實施形態之位元線選擇器2〇〇的變形例之 圖示，且為對應於上述的圖13之圖示。如圖15所示，在該 變形例當中，係使用轉換閘極TG而作為構成位元線選擇器 200之各切換電路，以取代圖13之N型之MISFET TrN。該轉 換閘極TG係N型之MISFET和P型之MISFET為互補地並排連 接而構成。N型之MISFET係和圖13相同地，其位元線選擇 信號BSL0〜BSL15以及基準位元線選擇信號RBSL0〜RBSL3 87573.doc -20- 200418029 雖輸入至其閘極電極，但，在P型之MISFET則輸入將此等 施以反轉之位元線選擇信號/BSL0〜/BSL15以及基準位元線 選擇信號/RBSL0〜/RBSL3。 上述之圖13係作成輸入位元線選擇信號BSL0〜BSL14以 及基準位元線選擇信號RBSL0〜RBSL3至N型之MISFET TrN 之閘極電極之狀態，但，由於該切換電路係N型之MISFET， 故必須較應供應於第1位元線1BL和第1基準位元線1RBL的 電壓更高出臨界值電壓Vth以上。 相對於此，圖15的位元線選擇器200係由於其切換電路為 由轉換閘極TG而構成，故位元線選擇信號BSL0〜BSL15和基 準位元線選擇信號RBSL0〜RBSL3之高準位的電壓以及位元 線選擇信號/BSL0〜/BSL15和基準位元線選擇信號 /RBSL0〜/RBSL3之高準位的電壓，係能作成和應供應於第1 位元線1BL和第1基準位元線1RBL的電壓相同的電壓。因 此，能有助於在半導體記憶裝置内所使用之電壓的低電壓 化。據此，即能減輕半導體記憶裝置内之週邊電路的耐壓 的問題，同時該半導體記憶裝置的消費電力亦能下降。 [第2實施形態] 第2實施形態係將第2位元線2BL1、2BL2以及第2基準位 元線2RBL1、2RBL2作成較第1實施形態更長，而能進一步 減少感測放大器SA的數量和基準電壓產生電路VG的數量 者。 圖16係表示第2實施形態之單元陣列100的全體佈局之圖 示。圖17係表示對應於左右2個感測放大器SA和左右2個基 87573.doc -21 - 200418029 準電壓產生電路VG之位元線選擇器300的構成之圖示，且 為表示單元陣列區塊B0〜B3之位元線選擇器300的構成之圖 示。又，本實施形態之第1配線層210和第2配線層220之截 面圖，係和上述之圖14相同。 如圖16所示，本實施形態之單元陣列100亦區分成8個單 元陣列區塊B0〜B7。此外，單元陣列100係具備1個之行解碼 器140、4系統之感測放大器SA以及基準電壓產生電路VG而 構成。亦即，在本實施形態之單元陣列100係設置有4個感 測單元配置區域350。 在本實施形態當中，感測單元配置區域350係對4個單元 陣列區塊以2個之比例而設置。此外，本實施形態之記憶體 單元陣列100，亦採用如圖5所示之雙端部型之位元線配置。 如圖17所示，第1位元線1BL係在各單元陣列區塊内，連 接於排列於位元線方向之記憶體單元MC之汲極。此等第1 位元線1BL係中介交互地設置於左右之N型MISFET TrN而 連接於第2位元線2BL1或第2位元線2BL2。 在連接於第1位元線1BL之MISFET TrN之閘極電極係輸 入有位元線選擇信號BSL0〜BSL31，且依據此等位元線選擇 信號BSL0〜BSL31，而1條之第1位元線1BL係連接於第2位元 線2BL1，且1條之第1位元線1BL係連接於第2位元線2BL2。 具體而言，位元線選擇信號BSL0〜BSL15之中之任意1個係 形成高準位，且1條之第1位元線1BL係連接於1條之第2位元 線2BL卜此夕卜，位元線選擇信號BSL16〜BSL31之中之任意1 個係形成高準位，且1條之第1位元線1BL係連接於1條之第2 -22- 87573.doc 200418029 位元線2BL2。 如圖16所示，第2位元線2BL1係跨越4個感測陣列區塊而 形成，並輸入至左側的感測放大器SA。此外，第2位元線 2BL2亦跨越4個單元陣列區塊而形成，並輸入至右側的感測 放大器SA。因此，流通第2位元線2BL1、2BL2之單元電流， 係以左右的感測放大器SA而進行感測，並讀出資料。 如圖17所示，將各單元陣列區塊内延伸於位元線方向的 第1基準位元線1RBL，係中介N型之MISFET TrN而連接於第 2基準位元線2RBL1或第2基準位元線2RBL2。在連接於該第 1基準位元線1RBL之MISFET TrN之閘極電極係輸入有基準 位元線選擇信號RBSL0〜RBSL7。因此，基準位元線選擇信 號RBSL0〜RBSL3之中之任意1個係形成高準位，且1條之第1 基準位元線1RBL係連接於1條之第2基準位元線2RBL1，而 基準位元線選擇信號RBSL4〜RBSL7之中之任意1個係形成 高準位，且1條之第1基準位元線1RBL係連接於1條之第2基 準位元線2RBL2。 如圖16所示，第2基準位元線2RBL1係跨越4個單元陣列 區塊而形成，並輸入至左側的基準電壓產生電路VG。此 外，第2基準位元線2RBL2亦跨越4個單元陣列區塊而形 成，並輸入至右侧的基準電壓產生電路VG。因此，流通第 2基準位元線2RBL1、2RBL2的基準電流係輸入至左右的基 準電壓產生電路VG，並使用於基準電壓VREF的產生。在本 實施形態當中，如此之單元係以4個單元陣列區塊為單位， 而配置複數個於字組線方向。各基準電壓產生電路VG的構 -23 - 87573.doc 200418029 成係和上述之圖8相同。 如圖16所示，讀出行選擇信號線RCSL、寫入行選擇信號 線WCSL以及基準單元更新行信號線DWCSL，係自行解碼 器140而延伸於左右側。此等讀出行選擇信號線RCSL、寫 入行選擇信號線WCSL以及基準單元更新行信號線DWCSL ，係共通地輸入至各感測放大器SA。各感測放大器SA的構 成係和上述之圖7相同。 本實施形態之半導體記憶裝置的讀出動作、寫入動作以 及更新動作，係除了以4個單元陣列區塊（B0〜B3、B4〜B7) 單位而進行之點之外，係和上述之第1實施形態相同。亦 即，在讀出動作當中，列解碼器和字組線驅動器130係以4 個單元陣列區塊（B0〜B3、B4〜B7)，將1條之字組線WL作成 高準位。位元線選擇器300係以4個單元陣列區塊（B0〜B3、 B4〜B7)而選擇1條之第1位元線1BL，而連接於第2位元線 2BL1，此外，選擇1條之第1位元線1BL，而連接於第2位元 線2BL2。 如上述，根據本實施形態之半導體記憶裝置，則能較上 述之第1實施形態更能減少該半導體記憶裝置全體之感測 放大器SA的數量和基準電壓產生電路VG的數量。因此，在 本實施形態當中，係形成跨越4個單元陣列區塊之第2位元 線2BL1、2BL2以及第2基準位元線2RBL1、2RBL2。因此， 例如在圖17當中，能將單元陣列區塊B0〜B3的感測放大器 SA作成共通化。此外，能將單元陣列區塊B0〜B3的基準電 壓產生電路VG作成共通化。 -24- 87573.doc 200418029 圖1 8係表示本實施形態之位元線選擇器300的變形例之 圖示，且為對應於上述之圖17之圖示。如該圖18所示，在 該變形例當中，係使用轉換閘極TG而作為切換電路，以取 代圖17之N型之MISFET TrN。該轉換閘極TG係其N型之 MISFET和Ρ型之MISFET為互補地並排連接而構成。Ν型之 MISFET雖係和圖17相同地，輸入位元線選擇信號 BSL0〜BSL31以及基準位元線選擇信號RBSL0〜RBSL7於該 閘極電極，但，在P型之MISFET係輸入將此等予以反轉之 位元線選擇信號/BSL0〜/BSL31以及基準位元線選擇信號 /RBSL0〜/RBSL7。 據此，即能和第1實施形態所敘述者相同地，將位元線選 擇信號BSL0〜BSL3 1和基準位元線選擇信號RBSL0〜RBSL7 之高準位的電壓以及位元線選擇信號/BSL0〜/BSL31和基準 位元線選擇信號/RBSL0〜/RBSL7之高準位的電壓，作成和 應供應於第1位元線1BL和第1基準位元線1RBL的電壓相同 之電壓。因此，能有助於在半導體記憶裝置内所使用之電 壓的低電壓化。據此，即能減輕半導體記憶裝置内之週邊 電路之耐壓的問題，同時亦能使該半導體記憶裝置之消費 電力下降。 [第3實施形態] 上述之第1實施形態，雖係在圖12所示之單元陣列100的 佈局當中，以圖5之讀出原理而讀出記憶體單元MC的資 料，但該第3實施形態係在圖12所示的單元陣列100之佈局 當中，以圖11的讀出原理而能讀出記憶體單元MC的資料。 87573.doc -25- 200418029 圖19係表示對應於本實施形態之左右2個感測放大器SA 和左右2個基準電壓產生電路VG之位元線選擇器200的構 成之圖示，圖20係本實施形態之半導體記憶裝置之部份的 截面圖。又，本實施形態之單元陣列100的全體佈局係和圖 12相同。 如圖20所示，本實施形態之半導體記憶裝置係在第1配線 層210，而添加8條之第1位元線1BL形成4條之第1基準位元 線1RBL1〜1RBL4之點，係和上述之第1實施形態相異。 此外，如圖19所示，在本實施形態之單元陣列100當中， 係在各字組線WL和第1基準位元線1RBL1〜1RBL4的交點位 置設置基準單元。亦即，在各字組線WL係連接著4個基準 單元。具體而言，係連接4個基準單元RC0、RC0、RC1、 RC1之閘極於各字組線WL。圖19雖係代表1條字組線WL而 予以表示，但，實際上該複數條字組線WL係配置於1個單 元陣列區塊内。例如在本實施形態當中係和圖11同樣地， 其256條之字組線WL係設置於1個單元陣列區塊。 當藉由設置於各單元陣列區塊的，列解碼器和字組線驅動 器130，而選擇1條字組線並予以驅動時，則4個基準單元 RC0、RC0、RC1、RC1亦被驅動。基準單元RC0、RC0係儲 存資料之單元，而基準單元RC1、RC1係儲存ΠΓ資料之 早兀。 第1基準位元線1RBL1係共通地連接於排列於設置在各 字組線的位元線方向之一方的基準單元RC0的汲極。此外， 該第1基準位元線1RBL1係中介設置於位元線選擇器200之 87573.doc -26- 200418029 MISFET TrN而連接於第2基準位元線2RBL1。第1基準位元 線1RBL2係共通地連接於排列於設置在各字組線的位元線 方向之另一方的基準單元RC0之汲極。此外，該第1基準位 元線1RBL2係中介設置於位元線選擇器· 200之MISFET TrN 而連接於第2基準位元線2RBL2。 第1基準位元線1RBL3係共通地連接於排列於設置在各 字、组線的位元線方向之一方的基準單元RC1之汲極。此外， 該第1基準位元線1RBL3係中介設置於位元線選擇器200之 MISFET TrN而連接於第2基準位元線2RBL1。第1基準位元 線1RBL4I共通地連接於排列於設置在各字組線之位元線 方向的另一方之基準單元RC1之汲極。此外，該第1基準位 元線1RBL4係中介設置於位元線選擇器200之MISFET TrN 而連接於第2基準位元線2RBL2。 在本實施形態當中，係跨越2個單元陣列區塊而形成有第 2基準位元線2RBL1、2RBL2，且第2基準位元線2RBL1係輸 入至左側的基準電壓產生電路VG，而第2基準位元線2RBL2 係輸入至右側的基準電壓產生電路VG。 在連接於該第1基準位元線1RBL1〜1RBL4之N型MISFET TrN之閘極電極，係輸入基準位元線選擇信號RBSL0〜 RBSL7。繼之，依據該基準位元線選擇信號RBSL0〜RBSL7， 而1組之第1基準位元線1RBL1、1RBL3係連接於1條之第2 基準位元線2RBL1，且1組之第1基準位元線1RBL2、1RBL4 係連接於1條之第2基準位元線2RBL2。 具體而言，1組之基準位元線選擇信號RBSLO、RBSL1或1 87573.doc -27- 200418029 組之基準位元線選擇信號RBSL2、RBSL3係形成高準位，且 併合對應於”〇ff資料的單元電流10和對應於’’ Γ’資料的單元 電流II之電流10+11，係形成能流通第2基準位元線2RBL1之 狀態。繼而，該電流II+10係輸入至左側的基準電壓產生電 路，並產生基準電壓VREF。 此外，與此同時，1組之基準位元線選擇信號RBSL4、 RBSL5或1組之基準位元線選擇信號RBSL6、RBSL7係形成 高準位，且併合對應於資料之單元電流10和對應於” Γ 資料之單元電流II之電流I0+I1，係形成流通第2基準位元線 2RBL2之狀態。繼之，該電流11+10係輸入至右側的基準電 壓產生電路VG，並產生基準電壓VREF。 又，本實施形態之半導體記憶裝置之讀出動作、寫入動 作以及更新動作，係和上述之第1實施形態相同。 如上述，在本實施形態之半導體記憶裝置當中，亦和上 述之第1實施形態同樣地，由於係以2個單元陣列區塊而共 通地使用1個之感測放大器S A和基準電壓產生電路VG，故 能減少該半導體記憶裝置全體之感測放大器SA的數量和基 準電壓產生電路VG的數量。 而且，能將讀出記憶裝單元MC和該讀出動作時所使用之 基準單元RC0、RC1之間的距離，予以限制於特定範圍内。 因此，能將起因於製造製程的單元特性之不均和因使用溫 度條件而產生的單元特性之不均，作成能達於同一傾向。 其結果，以此等之不均作為同相雜音，而能精度佳地進行 補償。此外，由於在讀出動作之際，僅將1條之一般的字組 -28- 87573.doc 200418029 線WL予以活性化即可，故能達成讀出動作時的消費電力之 減低。 圖21係表示本實施形態之位元線選擇器200的變形例之 圖示，且為對應於上述的圖19之圖示。如該圖21所示，在 該變形例當中，係使用轉換閘糨TG而作為構成位元線選擇 器200之切換電路，以取代圖19之N型MISFETTrN。該轉換 閘極TG係其N型之MISFET和P贺之MISFET為互補地並排連 接而構成。N型之MISFET雖係和圖丨9同樣地’輸入位元線 選擇信號BSL0〜BSL15和基準位元線選擇信號RBSL0〜 RBSL7至該'閘極電極，但在P型之MISFET係輸入將此等施以 反轉之位元線選擇信號/BSL0〜/BSL15和基準位元線選擇信 號/RBSL0〜/RBSL7。 據此，即能和第1實施形態所敘述者同樣地，將位元線選 擇信號BSL0〜BSL15和基準位元線選擇信號RBSL0〜RBSL7 的高準位之電壓、以及位元線選擇信號/BSL0〜/BSL15和基 準位元線選擇信號/RBSL0〜/RBSL7的高準位之電壓，作成 和應供應於第1位元線1BL和第1基準位元線1RBL1〜1RBL4 之電壓相同之電壓。因此，能有助於半導體記憶裝置内所 使用之電壓的低電壓化。據此，即能減輕半導體記憶裝置 内之週邊電路之耐壓的問題，同時亦能使該半導體記憶裝 置之消費電力下降。 [第4實施形態] 上述之第2實施形態係在圖16所示的單元陣列1〇〇之佈局 當中，以圖5之讀出原理而讀出記憶體單元MC的資料，而 87573.doc -29- 200418029 該第4實施形態係在圖16所示之單元陣列100之佈局當中， 以圖11之讀出原理而讀出記憶體單元MC的資料。 圖22係表示對應於本實施形態之左右2個感測放大器SA 和對應於左右2個基準電壓產生電路VG之位元線選擇器 300的構成之圖示。又，本實施形態之半導體記憶裝置之第 1配線層210和第2配線層220之截面圖係和圖20相同，且本 實施形態之單元陣列100之全體佈局係和圖16相同。 該第4實施形態係能將第2位元線2BL1、2BL2和第2基準 位元線2RBL1、2RBL2作成較第3實施形態更長，且能更減 少感測放犬器SA的數量和基準電壓產生電路VG的數量。 在本實施形態當中係和第2實施形態同樣地，感測放大器 S A和基準電壓產生電路VG係對4個單元陣列區塊以2個之 比例而予以設置。此外，本實施形態之記憶體單元陣列100 亦採用如圖5所示之雙端部型之位元線配置。 如圖22和圖16所示，第2位元線2BL1係跨越4個單元陣列 區塊而形成，並輸入至左側之感測放大器SA。此外，第2 位元線2BL2亦跨越4個單元陣列區塊而形成，並輸入至右側 之感測放大器SA。因此，流通第2位元線2BL1、2BL2之單 元電流，係以左右之感測放大器SA而進行感測並讀出資料。 如圖22所示，延伸各單元陣列區塊内於位元線方向之第1 基準位元線1RBL1〜1RBL4，係中介N型之MISFET TrN而連 接於第2基準位元線2RBL1或第2基準位元線2RBL2。在連接 於該第1基準位元線1RBL1〜1RBL4之MISFET TrN之閘極電 極係輸入有基準位元線選擇信號RBSL0〜RBSL15。因此，基 -30- 87573.doc 200418029
準位元線選擇信號RBSLO、RBSLl、基準位元線選擇信號 RBSL2、RBSL3、基準位元線選擇信號RBSL4、RBSL5以及 基準位元線選擇信號RBSL6、RBSL7之中之任意1組係形成 高準位，且1組之第1基準位元線（例如1RBL1、1RBL3)係連 接於1條之第2基準位元線2RBL1。此外，基準位元線選擇 信號RBSL8、RBSL9、基準位元線選擇信號RBSL10、 RBSL11、基準位元線選擇信號RBSL12、RBSL13以及基準 位元線選擇信號RBSL14、RBSL15之中之任意1組係形成高 準位，且1組之第1基準位元線（例如1RBL2、1RBL4)係連接 於1條之第2基準位元線2RBL2。
第2基準位元線2RBL1係跨越4個單元陣列區塊而形成， 並輸入至左侧之基準電壓產生電路VG。此外，第2基準位 元線2RBL2亦跨越4個單元陣列區塊而形成，並輸入至右側 之基準電壓產生電路VG。因此，流通第2基準位元線 2RBL1、2RBL2之電流10+11係輸入至左右的基準電壓產生 電路VG，並使用於基準電壓VREF之產生。在本實施形態當 中，如此之單元係以4個單元陣列區塊為單位，而配置複數 個於字組線方向。 又，本實施形態之半導體記憶裝置的讀出動作、寫入動 作以及更新動作係和上述之第2實施形態相同。 如上述，根據本實施形態之半導體記憶裝置，即能較上 述之第3實施形態更能減少該半導體記憶裝置全體之感測 放大器SA的數量和基準電壓產生電路VG的數量。 圖23係表示本實施形態之位元線選擇器300的變形例之 87573.doc -31- 200418029 圖示，且為對應於上述之圖22之圖示。如該圖23所示，在 該變形例當中，係使用轉換閘極TG而作為構成位元線選擇 器300之各切換電路，以取代圖22之N型之MISFETTrN。該 轉換閘極TG係其N型之MISFET和P型之MISFET為互補性地 並排連接而構成。在N型之MISFET係和圖22相同地，輸入 位元線選擇信號BSL0〜BSL31和基準位元線選擇信號 RBSL0〜RBSL15至該閘極電極，而在P型之MISFET，係輸入 將此等施以反轉之位元線選擇信號/BSL0〜/BSL31以及基準 位元線選擇信號/RBSL0〜/RBSL15。 據此，和r第1實施形態所敘述者同樣地，能將位元線選擇 信號BSL0〜BSL31和基準位元線選擇信號RBSL0〜RBSL15之 高準位的電壓以及位元線選擇信號/BSL0〜/BSL3 1和基準位 元線選擇信號/RBSL0〜/RBSL15之高準位的電壓，作成和應 供應於第1位元線1BL和第1基準位元線1RBL1〜1RBL4之電 壓相同的電壓。因此，能有助於半導體記憶裝置内所使用 之電壓的低電壓化。據此，即能減輕半導體記憶裝置内之 週邊電路的耐壓之問題，同時亦能使該半導體記憶裝置之 消費電力下降。 [第5實施形態] 在上述之第1至第4實施形態當中，係如圖12和圖16所 示，將行解碼器140予以配置於單元陣列100的中央部份， 且在以行解碼器140分割成2部份之單元陣列100之單侧當 中，至少將感測單元配置區域250、350配置於其兩側。因 此，在單元陣列100的左右兩側配置有感測放大器SA和基準 -32- 87573.doc 200418029 電壓產生電路VG，且有必要將來自行解碼器140之行選擇 線（讀出行選擇信號線RCSL、寫入行選擇信號線WCSL以及 基準單元更新行信號線DWCSL)連接於感測放大器SA，故 必須將該行選擇線設置於單元陣列100的位元線方向。 因此，在第5實施形態當中，係藉由採用能在同一處所將 感測單元配置區塊予以單一化之配置，而作成無須使行選 ^ 擇線佈走於單元陣列100上之狀態。更詳細說明如下。 ％ 圖24係表示第5實施形態之單元陣列100的全體佈局之圖 示，圖25係表示對應於圖24之單元陣列100之1個感測放大# 器S A和1個-基準電壓產生電路VG之位元線選擇器400的構 成之圖示，圖26係本實施形態之半導體記憶裝置之部份的 截面圖。
由此等之圖示而得知，在本實施形態當中，並未設置佈 走於單元陣列100上之行選擇線RCSL、WCSL、DWCSL。此 外，如圖24所示，設置有感測單元配置區塊450，其係鄰接 於行解碼器140的兩侧，並配置有感測放大器SA和基準電壓 產生電路VG之區塊。因此，來自行解碼器140之讀出行選 擇信號線RCSL、寫入行選擇信號線WCSL以及基準單元更 新行信號線DWCSL，係直接輸入至所鄰接之感測單元配置 區塊450之感測放大器SA。因此，本實施形態之單元陣列100 係單端部型，且感測放大器S A和基準電壓產生電路VG，係 對4個單元陣列區塊而以1個之比例予以設置。 因此，如圖26所示，在第2配線層220並未形成讀出行選 擇信號RCSL、寫入行選擇信號線WCSL以及基準單元更新 87573.doc -33- 200418029 行信號線DWCSL，而僅形成有第2位元線2BL和第2基準位 元線2RBL。 如圖25所示，本實施形態之記憶體單元MC和基準單元 RC0、RC1之配置，係和上述之第3實施形態和第4實施形態 相同。亦即，以圖11所示之讀出原理而讀出記憶體單元MC 的資料。 此外，如圖25所示，形成於第1配線層210之第1位元線 1BL，係每隔1條而交互地輸入至左右之位元線選擇器400。 另一方面，形成於第2配線層220之第2位元線2BL係輸入至 設於單側之感測放大器SA。同樣地，形成於第1配線層210 之第1基準位元線1RBL1〜1RBL4，係每隔1條而輸入至左右 之位元線選擇器400。另一方面，形成於第2配線層220之第 2基準位元線2RBL係輸入至設於單側之基準電壓產生電路 VG。 延伸各單元陣列區塊内於位元線方向之各第1位元線 1BL，係中介N型之MISFET而連接於第2位元線2BL。在連 接於該第2位元線2BL之切換電路之MISFET的閘極電極，係 輸入有位元線選擇信號BSL0〜BSL31，且藉由使此等位元線 選擇信號BSL0〜BSL31之中之任意1個形成高準位之措施， 而1條之第1位元線1BL即連接於1條之第2位元線2BL。 第2位元線2BL係跨越4個單元陣列區塊而形成，並輸入至 鄰接於行解碼器140而設置之感測放大器SA。因此，流通第 2位元線2BL之單元電流，係以感測放大器S A而進行感測並 讀出資料。 -34- 87573.doc 200418029 延伸各單元陣列區塊内於位元線方向之第1基準位元線 1RBL1〜1RBL4，係中介N型之MISFET TrN而連接於第2基準 位元線2RBL。在連接於該第1基準位元線1RBL1〜1RBL4之 MISFET TrN的閘極電極，係連入有基準位元線選擇信號 RBSL0〜RBSL15。因此，基準位元線選擇信號RBSL0、 RBSU、基準位元線選擇信號RBSL2、RBSL3、基準位元線 選擇信號RBSL4、RBSL5、基準位元線選擇信號RBSL6、 RBSL7、基準位元線選擇信號RBSL8、RBSL9、基準位元線 選擇信號RBSL10、RBSL1卜基準位元線選擇信號RBSL12、 RBSL13以及基準位元線選擇信號RBSL14、RBSL15之中之 任意1組係形成高準位，且1組之第1基準位元線（例如 1RBL2、1RBL4)係連接於1條之第2基準位元線2RBL。 在本實施形態之位元線選擇器400當中，係將和用以讀出 一般的記憶體單元MC而作成導通狀態之MISFET TrN相同 部位之MISFET TrN作成導通狀態。例如，當位元線選擇信 號BSL0形成高準位時，則基準位元線選擇信號RBSL0和 RBSL1係形成高準位。另一方面，當位元線選擇信號BSL16 形成高準位時，則基準位元線選擇信號RBSL8和RBSL9係形 成南準位。 藉由如此之措施，即能使記憶體單元MC的位元線電阻和 基準單元RC0、RC1之基準位元線電阻相一致。亦即，若將 和用以讀出一般之記憶體單元MC而作成導通狀態之 MISFET TrN相同部位之MISFET Τι*Ν作成導通狀態時，則能 使自能讀出資料的記憶體單元MC至感測放大器SA之位元 87573.doc -35- 200418029 線（1BL+2BL)的長度和自所使用之基準單元RCO、RC1至基 準電壓產生電路VG之基準位元線（1RBL+2RBL)的長度’大 約作成相等。因此，記憶體單元MC之位元線電阻和基準單 元RCO、RC1之基準位元線電阻係大約形成相等，且能進行 精度更高之同相雜音補償。 第2基準位元線2RBL係跨越4個單元陣列區塊而形成，ϋ 輸入至鄰接於行解碼器14〇而設置之基準電壓產生電路 VG。因此，流通第2基準位元線2RBL之電流10+11係輸入至 基準電壓產生電路VG，並使用於基準電壓VREF之產生。本 實施形態之感測單元配置區域係對2個感測放大器S A而設 置1個基準電壓產生電路VG，並構成1個感測單元，且該感 測單元係配置複數個於字組線方向。 在本實施形態之半導體記憶裝置之讀出動作當中，列解 碼器和字組線驅動器13〇係自4個單元陣列區塊（B0〜B3、 B4〜B7)之中，選擇1條字組線WL並作成高準位。此外，藉 由使該字組線WL形成高準位之措施，而選擇1個基準單元 RC0和1個基準單元RC1，且構成基準之電流10+11係輸入至 基準電壓產生電路VG。繼而，使用該基準電壓產生電路VG 所產生之基準電壓VREF，自4個單元陣列區塊之中，以1個 感測放大器SA而讀出1個記憶體單元MC的資料。寫入動作 或更新動作亦和此同樣地，係進行每1個感測放大器S A選擇 其4個單元陣列區塊中之1個記憶體單元MC。 如上述，根據本實施形態之半導體記憶裝置，亦能減少 該半導體記憶裝置全體之感測放大器SA的數量和基準電壓 87573.doc -36- 200418029 產生電路VG的數量。 此外，由於將感測放大器SA和基準電壓產生電路VG鄰接 於行解碼器140而集中配置，故無須形成跨越複數個單元陣 列區塊的行選擇線RCSL、WCSL、DWCSL於單元陣列100 上。因此，能增大形成於第2配線層220的第2位元線2BL之 配線間距。因此，如圖27所示，增加該第2位元線2BL之外， 並能形成電源配線PW或另外的配線WR於第2配線層220。 圖28係表示本實施形態之位元線選擇器400的變形例之 圖示，且為對應於上述之圖25之圖示。如該圖28所示，在 該變形例會中，係使用轉換閘極TG而作為構成位元線選擇 器400之各切換電路，以取代圖25之N型之MISFETTrN。該 轉換閘極TG係其N型之MISFET和P型之MISFET為互補地並 排連接而構成。在N型之MISFET係和圖25同樣地，輸入有 位元線選擇信號BSL0〜BSL31和基準位元線選擇信號 RBSL0〜RBSL15至該閘極電極，而在P型之MISFET係輸入將 此等施以反轉之位元線選擇信號/BSL0〜/BSL3 1和基準位元 線選擇信號/RBSL0〜/RBSL15。 據此，能將位元線選擇信號BSL0〜BSL31和基準位元線選 擇信號RBSL0〜RBSL15之高準位的電壓以及位元線選擇信 號/BSL0〜/BSL31和基準位元線選擇信號/RBSL0〜/RBSL15 之高準位的電壓，作成和應供應於第1位元線1BL和第1基準 位元線1RBL1〜1RBL4的電壓相同之電壓。因此，能有助於 半導體記憶裝置内所使用之電壓的低電壓化。據此，即能 減輕半導體記憶裝置内之週邊電路之耐壓的問題，同時亦 87573.doc -37- 200418029 能使該半導體記憶裝置之消費電力下降。 [第6實施形態] 第6實施形態係將上述之第5實施形態施以變形，連接1個 基準單元RC0和1個基準單元RC1於各字組線WL，同時亦中 介1個MISFET而將連接基準單元RC0之第1基準位元線予以 連接於第2基準位元線2RBL，並中介1個MISFET而將連接基 準單元RC1之第1基準位元線予以連接於第2基準位元線 2RBL。更詳細說明如下。 圖29係表示對應於本實施形態之1個感測放大器SA和1個 基準電壓產生電路VG之位元線選擇器400的構成之圖示， 圖30係本實施形態之半導體記憶裝置之第1配線層210和第 2配線層220截面圖。又，本實施形態之單元陣列100之全體 佈局係和圖24相同。 如圖29所示，在本實施形態當中，係對1個基準電壓產生 電路VG而連接1個基準單元RC0之閘極電極和1個基準單元 RC1之閘極電極於1條字組線WL。因此，如圖30所示，形成 於第1配線層210之第1基準位元線係1RBL1、1RBL2等2條。 此外，如圖29所示，由第1基準位元線1RBL1和第1基準 位元線1RBL2而構成雙端部型之位元線配置。亦即，排列 於位元線方向之基準單元RC0之汲極係連接於第1基準位元 線1RBL1，且該第1基準位元線1RBL1係中介設置於一方側 之MISFET TrN而連接於第2基準位元線2RBL。同樣地，排 列於位元線方向之基準單元RC1之汲極係連接於第1基準位 元線1RBL2，且該第1基準位元線1RBL2係中介設置於另一 -38- 87573.doc 200418029 方侧之MISFET TrN而連接於第2基準位元線2RBL。 由於配置如此之第1基準位元線1RBL1、1RBL2，而本實 施形態之第1基準位元線1RBL1、1RBL2之用法係和上述之 第5實施形態不同。亦即，連接於基準位元線1RBL1、1RBL2 之Ν型之MISFET TrN之閘極電極係輸入基準位元線選擇信 號RBSL0〜RBSL7。此夕卜，此等基準位元線選擇信號RBSL0〜 RBSL7之中，基準位元線選擇信號RBSL0、RBSL1、基準位 元線選擇信號RBSL2、RBSL3、基準位元線選擇信號 RBSL4、RBSL5以及基準位元線選擇信號RBSL6、RBSL7之 中之任意Γ組係形成高準位，並連接1條基準位元線1RBL1 和1條基準位元線1RBL2於1條第2基準位元線2RBL。 例如，選擇單元陣列區塊B0之字組線WL而形成高準位 時，而且在位元線選擇器400當中，例如位元線選擇信號 BSL0為形成高準位時，則基準位元線選擇信號RBSL0和基 準位元線選擇信號RBSL1係形成高準位。 此外，選擇單元陣列區塊B0之字組線WL而形成高準位 時，而且在位元線選擇信號BSL16形成高準位時，則基準位 元線選擇信號RBSL0和基準位元線選擇信號RBSL1亦形成 高準位。如此處理，電流10+11即流通第2基準位元線2RBL 並輸入至基準電壓產生電路VG。 本實施形態之半導體記憶裝置其除此以外之點，係和上 述之第5實施形態之半導體記憶裝置相同。 如上述，根據本實施形態之半導體記憶裝置，亦能減少 該半導體記憶裝置全體之感測放大器SA的數量和基準電壓 -39- 87573.doc 200418029 產生電路VG的數量。 此外，由於將感測放大器S A和基準電壓產生電路VG予以 鄰接於行解碼器140而集中配置，故無須形成跨越複數個單 元陣列區塊之行選擇線RCSL、WCSL、DWCSL於單元陣列 100 上。 圖3 1係表示本實施形態之位元線選擇器400的變形例之 圖示，且為對應於上述之圖29之圖示。如該圖3 1所示，在 該變形例當中，係使用轉換閘極TG而作為切換電路，以取 代圖29之N型之MISFET TrN。該轉換閘極TG其N型之 MISFET和P型之MISFET為互補地並排連接而構成。在N型 之MISFET雖係和圖29相同地，輸入有位元線選擇信號 BSL0〜BSL31和基準位元線選擇信號RBSL0〜RBSL7至該閘 極電極，而P型之MISFET係輸入將此等施以反轉之位元線 選擇信號/BSL0〜/BSL31和基準位元線選擇信號/RBSL0〜 /RBSL7。 據此，和第1實施形態所敘述者同樣地，能將位元線選擇 信號BSL0〜BSL31和基準位元線選擇信號RBSL0〜RBSL7之 高準位的電壓以及位元線選擇信號/BSL0〜/BSL31和基準位 元線選擇信號/RBSL0〜/RBSL7之高準位的電壓，作成和應 供應於第1位元線1BL和第1基準位元線1RBL1、1RBL2之電 壓相同的電壓。因此，能有助於在半導體記憶裝置内所使 用之電壓的低電壓化。據此，即能減輕半導體記憶裝置内 之週邊電路的耐壓之問題，同時亦能使該半導體記憶裝置 之消費電力下降。 -40- 87573.doc 200418029 [第7實施形態] 第7實施形態係將上述之第6實施形態施以變形，並設置 切換電路於第1基準位元線1RBL1、1RBL2的兩側，且自第1 基準位元線1RBL1、1RBL2的兩側而連接於第2基準位元線 2RBL。並藉由如此處理而能迴避基準單元RC0之基準位元 線電阻和基準單元RC1之基準位元線電阻之形成非對稱之 狀態。更詳細說明如下。 圖32係表示本實施形態之1個單位單元之位元線選擇器 400的構成之圖示。又，本實施形態之半導體記憶裝置之第 1配線層21Ό和第2配線層220之截面係和圖30相同，而本實 施形態之單元陣列1 〇〇之全體佈局係和圖24相同。 如該圖32所示，在本實施形態當中，在各單元陣列區塊 内延伸於位元線方向之第1基準位元線1RBL1、1RBL2的兩 端連接有 MISFET TrN、TrN，並中介該 MISFET TrN、TrN 而連接於第2基準位元線2RBL。在連接於第1基準位元線 1RBL1、1RBL2之MISFET之閘極電極係輸入有基準位元線 選擇信號RBSL0〜RBSL15。繼而，基準位元線選擇信號 RBSL0〜RBSL3、基準位元線選擇信號RBSL4〜RBSL7、基準 位元線選擇信號RBSL8〜RBSL11以及基準位元線選擇信號 RBSL12〜RBSL15之中之任意1對係形成高準位，而1條之基 準位元線1RBL1和1條之第1基準位元線1RBL2係連接於1條 之第2基準位元線2RBL。 例如，在位元線選擇器400當中，當位元線選擇信號BSL0 形成高準位時，基準位元線選擇信號RBSL0〜RBSL3之4個之 -41 - 87573.doc 200418029 中，RBSL0和RBSL1即形成高準位。此外，當位元線選擇信 號BSL16形成高準位時，基準位元線選擇信號〜 RBSL3之4個之中，RBSL2、RBSL3亦形成高準位。如此處 理，電流10 + 11即流通第2基準位元線2RBL，並輸入至基準 電壓產生電路VG。 本實施形態之半導體記憶裝置其除此以外之點，係和上 述之第6實施形態之半導體記憶裝置相同。 如上述，根據本實施形態之半導體記憶裝置，亦能減少 該半導體記憶裝置全體之感測放大器S A的數量和基準電壓： 產生電路VG的數量。 此外，由於將感測放大器SA和基準電壓產生電路VG予以 鄰接於行解碼器140而集中配置，故無須形成跨越複數個單 元陣列區塊之行選擇線RCSL、WCSL、DWCSL於單元陣列 100 上。 圖33係表示本實施形態之位元線選擇器400的變形例之 圖示，且為對應於上述之圖32之圖示。如該圖33所示，在 該變形例當中，係使用轉換閘極TG而作為構成位元線選擇 器400之各切換電路，以取代圖32之N型之MISFETTrN。該 轉換閘極TG係其N型之MISFET和P型之MISFET為互補地並 排連接而構成。N型之MISFET係和圖32相同地，雖係輸入 位元線選擇信號BSL0〜BSL31和基準位元線選擇信號 RBSL0〜RBSL15至該閘極電極，而P型之MISFET係輸入將此 等施以反轉之位元線選擇信號/BSL0〜/BSL3 1和基準位元線 選擇信號/RBSL0〜/RBSL15。 -42- 87573.doc 200418029 據此，能將位元線選擇信號BSL0〜BSL31和基準位元線選 擇信號RBSL0〜RBSL15之高準位的電壓以及位元線選擇信 號/BSL0〜/BSL31和基準位元線選擇信號/RBSL0〜/RBSL15 的高準位的電壓，作成和應供應於第1位元線1BL和第1基準 位元線1RBL1、1RBL2的電壓相同之電壓。因此，能有助於 半導體記憶裝置内所使用的電壓之低電壓化。據此，即能 減輕半導體記憶裝置内之週邊電路之耐壓的問題，同時亦 能使該半導體記憶裝置之消費電力下降。 [第8實施形態] 第8實施为態係在上述之第5至第7實施形態當中，能達成 更為減少感測放大器SA的數量和基準電壓產生電路VG的 數量。圖34係表示本實施形態之單元陣列100的全體佈局之 圖示。如該圖34所示，在本實施形態之單元陣列100當中， 係設置有行解碼器140於該中央部份。亦即，和至此為止之 實施形態同樣地，夾住行解碼器140而設置4個單元陣列區 塊B0〜B3於一方侧，並設置4個單元陣列區塊B4〜B7於另一 方側。 設置形成感測放大器SA和基準電壓產生電路VG的區域 之感測單元配置區域460於行解碼器140之一方側。亦即， 在本實施形態當中，係和上述之第5至第7實施形態相異， 係集中配置複數個感測放大器S A和複數個基準電壓產生電 路VG於設置於行解碼器140的一方側之感測單元配置區域 460。因此，在本實施形態當中，係對8個單元陣列區塊B0〜B7 而共通地設置有感測放大器S A和基準電壓產生電路VG。因 -43 - 87573.doc 200418029 此，對記憶體單元MC而進行讀出動作、寫入動作以及更新 動作之際，即產生如下之限制。 亦即，對各設置1組於其左右之第2位元線2BL和第2基準 位元線2RBL，僅設置1個感測放大器S A和1個基準電壓產生 電路VG。因此，例如在選擇跨越陣列區塊B0〜B3之1組的第 2位元線2BL和第2基準位元線2RBL時，則跨越於連接於與 此相同的感測放大器SA和基準電壓產生電路VG之陣列區 塊B4〜B7之1組的第2位元線2BL和第2基準位元線2RBL係無 法進行選擇。因此，列解碼器和字組線驅動器130係使能滿 足如此的條件之狀態，而有必要控制字組線。亦即，字組 線係僅成立1條於單元陣列100全體。 又，本實施形態之半導體記憶裝置其除此以外之點，係 和上述之第5至第7實施形態的半導體記憶裝置相同。 如上述，根據本實施形態之半導體記憶裝置，由於能以 該單元陣列1〇〇之全體的單元陣列區塊而共通地使用1個感 測放大器S A和基準電壓產生電路VG，故能將該半導體記憶 裝置全體之感測放大器SA的數量和基準電壓產生電路VG 的數量，予以抑制於最小限度。 [第9實施形態] 第9實施形態係設置N型之MISFET於延伸各單元陣列區 塊内之第1位元線各1BL的一端，而連接於第2位元線2BL， 並且亦設置P型之MISFET於各第1位元線1BL的另一端，而 連接於第2位元線2BL，據此，而使各記憶體單元的位元線 電阻能形成均勻之狀態。更詳細說明如下。 -44 - 87573.doc 200418029 圖35係表示第9實施形態之單元陣列ι〇〇之全體佈局之圖 示，圖36係表示對應於圖35的單元陣列1〇〇之1個感測放大 器SA和1個基準電壓產生電路vg之位元線選擇器5〇〇、51〇 的構成之圖示，並表示單元陣列區塊B〇、B丨之單位單元的 構成。圖37係表示單元陣列區塊B2〜B5部份之第1配線層210 和第2配線層220之構成之截面圖，圖38係表示單元陣列區 塊BO、Bl、B6、B7部份之第1配線層21〇和第2配線層220之 構成之截面圖。 如圖35所示’本實施形態之單元陣列1 〇〇係配置有行解碼 器140於中央部份。此外，在單元陣列區塊B1和單元陣列區 塊B2之間，設置有配置複數個感測放大器s a和複數個基準 電壓產生電路VG的區域之感測單元配置區域55〇，且在單 元陣列區塊B5和單元陣列區塊b6之間，亦設置有感測單元 配置區域550。在本實施形態之感測單元配置區域55〇當 中’單元陣列區塊BO ' B1用之感測放大器SA和單元陣列區 塊B2、B3用之感測放大器sA，係設置於1個感測單元配置 區域550内，且單元陣列區塊B4、…用之感測放大器sa和 單元陣列區塊B6、B7用之感測放大器s A，係設置於1個感 測單元配置區域550内。亦即，在本實施形態之單元陣列1 〇〇 係設置有1個行解碼器140、2系統之感測放大器s A以及基準 電壓產生電路VG。 第2位元線2BL和第2基準位元線2RBL，係施以單端部型 之位元線配置。該圖之例係例如單元陣列區塊B〇、B1之第2 位元線2BL和第2基準位元線2RBL，係分別輸入至設置於右 87573.doc -45- 200418029 側之感測單元配置區域550之感測放大器SA和基準電壓產 生電路VG，而單元陣列區塊B2、B3之第2位元線2BL和第2 基準位元線2RBL，亦分別輸入至與此相同之感測單元配置 區域550的感測放大器SA和基準電壓產生電路VG。 行選擇線（讀出行選擇信號線RCSL、寫入行選擇信號線 WCSL以及基準單元更新行信號線DWCSL)係自行解碼嗎 140而輸入至感測放大器SA。因此，在單元陣列區塊B2〜B5 上’雖如圖3 7所示之形成有該行選擇線，而在單元陣列區 塊BO、B卜Βό、B7上，貝，J如圖38所示之未形成該行選擇線。 進而在本實施形態當中，在各單元陣列區塊的一方側係 設置由Ν型之MISFETTrN所構成之位元線選擇器500，而在 另一方側係設置由P型之MISFET TrP所構成之位元線選擇 器 5 10。 如圖3 6所示，在延伸各單元陣列區塊内於位元線方向之 各第1位元線1BL的一端側，係連接構成位元線選擇器500 之N型之MISFET TrN，並中介該MISFET TrN而連接於第2 位元線2BL。此外，在各第1位元線1BL的另一端側，係連 接構成位元線選擇器510之P型之MISFET TrP，並中介該 MISFET TrP而連接於第2位元線2BL。 同樣地，在延伸各單元陣列區塊内於位元線方向之各第1 基準位元線1RBL的一端側，係連接構成位元線選擇器500 之N型之MISFET TrN，並中介該MISFET TrN而連接於第2 基準位元線2RBL。此外，在各第1基準位元線1RBL的另一 端側，係連接構成位元線選擇器510之P型之MISFET TrP， -46- 87573.doc 200418029 並中介該MISFET TrP而連接於第2基準位元線2RBL。 在連接於第1位元線1BL之MISFET TrN、TrP的閘極電 極，係輸入有位元線選擇信號BSL0〜BSL31，且在此等位元 線選擇信號BSL0〜BSL3 1之中，其連接於相同的第1位元線 1BL之MISFET TrN、TrP係呈現導通狀態，並連接1條之第1 位元線1BL於第2位元線2BL。例如，位元線選擇信號BSL0 係形成高準位，位元線選擇信號BSL1則形成低準位，而1 條之第1位元線1BL係連接於第2位元線2BL。 在圖36當中，第2位元線2BL係輸入至右側的感測放大器 S A，且流通第2位元線2BL之單元電流，係以右側之感測放 大器SA而進行感測，並讀出資料。 在連接於第1基準位元線1RBL之MISFET TrN、TrP的閘極 電極，係輸入有基準位元線選擇信號RBSL0〜RBSL7，且連 接於此等位元線選擇信號RBSL0〜RBSL7之中，相同的第1 基準位元線1RBL之MISFET Ti*N、TrP係呈現導通狀態，並 連接1條之第1基準位元線1RBL於第2基準位元線2RBL。例 如，當單元陣列區塊B0之字組線WL形成高準位時，則和形 成該高準位之字組線WL之單元陣列區塊相同的單元陣列 區塊B0之第1基準位元線1RBL1、1RBL2係連接於第2基準位 元線2RBL。因此，基準位元線選擇信號RBSL0和RBSL2係 形成高準位，基準位元線選擇信號RBSL1和RBSL3則形成高 準位，而1條之第1基準位元線1RBL1和1條之第1基準位元線 1RBL2係連接於第2基準位元線2RBL。 在圖36當中，第2基準位元線2RBL係輸入至右側的基準 87573.doc -47- 200418029 電壓產生電路VG，且流通第2基準位元線2RBL之電流 10+11，係輸入至右側的基準電壓產生電路VG，並產生基準 電壓VREF。 如圖35所示，在本實施形態之半導體記憶裝置當中，進 行該讀出動作時，在4個單元陣列區塊（例如BO、B1、B2、 B3)l條之字組線WL係形成高準位。繼之，連接1條之第1位 元線1BL於第2位元線2BL之中之任意1條，並以各感測放大 器S A而進行資料之讀出。此點在寫入動作和更新動作當中 亦相同。 如上述「根據本實施形態之半導體記憶裝置，則基準單 元RCO、RC1之基準位元線電阻係形成均勻狀態，並且亦能 使記憶體單元MC的位元線電阻形成均勻之狀態。 [第10實施形態] 第10實施形態係將上述之第9實施形態施以變形，且在行 解碼器140的兩側，設置配置有感測放大器SA和基準電壓產 生電路VG的區域之感測單元配置區域560，據此，即無須 形成行選擇線於各單元陣列區塊上。 圖39係表示第10實施形態之單元陣列100之全體佈局之 圖示，圖40係表示對應於圖39之單元陣列100之1個感測放 大器SA和基準電壓產生電路VG的位元線選擇器500、5 10之 構成之圖示。又，本實施形態之第1配線層210和第2配線層 220之截面圖係和上述之圖38相同。 如圖39所示，在本實施形態當中，在設置於單元陣列100 的中央部份之行解碼器140的兩側，設置有配置複數個感測 -48- 87573.doc 200418029 放大器SA和複數個基準電壓產生電路VG之感測單元配置 區域560。因此，無須形成來自行解碼器M〇之行選擇線（讀 出行選擇#號線RCSL、舄入行選擇信號線wcsl以及基準 單元更新行信號線DWCSL)於單元陣列區塊上。 此外，在本實施形態當中，係跨越4個單元陣列區塊而形 成有第2位元線2BL和第2基準位元線2RBL，且此等第2位元 線2BL的一端係輸入至感測放大器sA，而第2基準位元線 2RBL的一端係輸入至基準電壓產生電路vg。因此，共通地 設置1個感測單元於4個單元陣列區塊。因此，在1個感測單 元當中，係自4個單元陣列區塊之中而讀出1個記憶體單元 MC的資料。 如圖40所示，在本實施形態之單元陣列1 〇〇當中，亦設置 有由N型之MISFET TrN所構成之位元線選擇器5〇〇以及由p 型之MISFET TrP所構成之位元線選擇器510。和上述之第9 實施形態相同地，各第1位元線1BL係中介設置於一端側的 MISFET TrN和設置於另一端側的MISFET TrP而連接於1條 之第2位元線2BL。此外，各第1基準位元線1RBL係中介設 置於一端側的MISFET TrN和設置於另一端側的MISFET TrP 而連接於1條之第2基準位元線2RBL。 在連接於第1位元線1BL之MISFET TrN、TrP之閘極電 極，係輸入有位元線選擇信號BSL0〜BSL63，且此等位元線 選擇信號BSL0〜BSL63之中，連接於相同的第1位元線1BL 之MISFET TrN、TrP係呈現導通狀態，並連接1條之第1位元 線1BL於第2位元線2BL。例如，位元線選擇信號BSL0係形 -49- 87573.doc 200418029 成高準位，位元線選擇信號BSL1係形成低準位，而1條之第 1位元線1BL係連接於第2位元線2BL。 在圖40當中，第2位元線2BL係輸入至右側之感測放大器 S A，且流通第2位元線2BL之單元電流係以右側之感測放大 器SA而進行感測並讀出資料。 在連接於第1基準位元線1RBL之MISFETTrN、TrP之閘極 電極，係輸入有基準位元線選擇信號RBSL0〜RBSL15,且此 等基準位元線選擇信號RBSL0〜RBSL15之中，連接於相同的 第1基準位元線1RBL之MISFET TrN、ΊΥΡ係呈現導通狀態， 並連接1條之第1基準位元線1RBL於第2基準位元線2RBL。 例如，單元陣列區塊B0之字組線WL係形成高準位時，則基 準位元線選擇信號RBSL0和RBSL2即形成高準位，且基準位 元線選擇信號RBSL1和RBSL3係形成高準位，而1條之第1 基準位元線1RBL1和1條之第1基準位元線1RBL2係連接於 第2基準位元線2RBL。 在圖40當中，第2基準位元線2RBL係輸入至右側之基準 電壓產生電路VG，且流通第2基準位元線2RBL之電流10 + 11 係輸入至右側之基準電壓產生電路VG，並產生基準電壓 VREF。 在本實施形態之半導體記憶裝置之讀出動作當中，列解 碼器和字組線驅動器130係自4個單元陣列區塊（B0〜B3、 B4〜B7)之中而選擇1條之字組線WL，並作成高準位。此夕卜， 藉由使該字組線WL形成高準位之措施，而選擇1個基準單 元RC0和1個基準單元RC1，且構成基準之電流10 + 11係輸入 87573.doc -50- 200418029 至基準電壓產生電路VG。繼而，使用該基準電壓產生電路 VG所產生之基準電壓VREF，並以1個感測放大器SA而自4 個單元陣列區塊之中讀出1個記憶體單元MC的資料。寫入 動作或更新動作亦和此同樣地，在每1個感測放大器S A，選 擇4個單元陣列區塊之中之1個記憶體單元MC而進行。 如上述，根據本實施形態之半導體記憶裝置，則基準單 元RC0、RC1之基準位元線電阻係形成均勻狀態，並且記憶 體單元MC之位元線電阻亦能形成均勻之狀態。此外，由於 將配置有感測放大器SA和基準電壓產生電路VG之感測單 元配置區域560，予以鄰接於行解碼器140的兩側而設置， 故無須使行選擇線佈走於各單元陣列區塊上。 圖41係表示本實施形態之單元陣列100的變形例之圖 示。在該圖41之單元陣列100當中，係將配置有複數個感測 放大器SA和複數個基準電壓產生電路VG之感測單元配置 區域560予以設置於行解碼器140的單側。該例係對8個單元 陣列區塊而設置1個感測單元。因此，例如進行單元陣列區 塊B0〜B3之記憶體單元MC的資料讀出之感測單元，係無法 進行單元陣列區塊B4〜B7之記憶體單元MC的資料讀出。此 係因為以單元陣列區塊B0〜B3和單元陣列區塊B4〜B7而 言，其感測放大器S A和基準電壓產生電路VG係共通之故。 又，本發明並不限定於上述實施形態，而能作各種變形。 例如，在上述之第1和第2實施形態當中，連接於1條之第1 基準位元線1RBL之基準單元RC0、RC1雖係2個，但，該基 準單元之數量係2N(N係自然數）個即可。該情形時，基準字 -51 - 87573.doc 200418029 組線RWLO、RWL1之數量亦成為2N條。例如，在上述之第1 實施形態當中，設置4個基準單元RC0、RC0、RC1、RC1於 1條之基準位元線1RBL時，單元陣列100之構成即如圖42所 示。 同樣地，在上述之第3至第10實施形態當中，對1條之第2 基準位元線，雖係每1個單元陣列區塊而設置2條第1基準位 元線，但，該第1基準位元線之數量係2N (N係自然數）條亦 可。例如，在上述之第3實施形態當中，對1條之第2基準位 元線，而每1個單元陣列區塊設置4條之第1基準位元線時， 則如圖43所示。繼而，使用基準單元而產生構成基準之電 流時，係對1條之第2基準位元線而選擇4條之第1基準位元 線，並使用4個基準單元而取得構成基準之電流2X(I0+I1)。 此外，在上述之各實施形態當中，雖以2個感測放大器S A 而共通地使用1個基準電壓產生電路VG，但，亦能以更多 數的感測放大器S A而共通地使用1個基準電壓產生電路 VG。另一方面，與此相反地，亦可作成能以1個感測放大 器SA而使用1個基準電壓產生電路VG。 【圖式簡單說明】 [圖1] 說明在FBC型之記憶體單元當中，寫入π Γ資料的原理之 記憶體單元之截面圖。 [圖2] 說明在FBC型之記憶體單元當中，寫入”0”資料的原理之 記憶體單元之截面圖。 -52- 87573.doc 200418029 [圖3] 說明在FBC型之記憶體單元當中，讀出資料的原理之記 憶體單元之截面圖。 [圖4] 說明使閘極·源極間電壓產生變化時，流通保持，，〇，，資料 之記憶體單元之沒極·源極間的電流和流通保持，，丨"資料之 記憶體單7G之沒極·源極間的電流之差的曲線圖。 [圖5] 表示具有在鄰接的單元陣列區塊之間而共有感測放大器 之雙端邵型之位元線構造的單元陣列之記憶體單元的配置 之圖示。 [圖6] 表示對應於圖5之單元陣列全體之佈局之圖示。 [圖7] 表示圖5之感測放大器的構成之圖示。 [圖8] 表示圖5之基準電壓產生電路的構成之圖示。 [圖9] 表示圖5之位元線選擇器的構成之圖示。 [圖 10] 說明圖5之單元陣列之資铒a t 干J具针碩出原理之圖示。 [圖 11] 表π另外的構造之單元陣列之記憶體單元的配置之圖 示。 87573.doc -53 - 200418029 [圖 12] 表示第1實施形態之單元陣列全體的佈局之圖示。 [圖 13] 說明第1實施形態之各記憶體單元、各字組線、各第1位 元線、各第2位元線、各第1基準位元線、各第2基準位元線、 行選擇線以及位元線選擇器的配置之圖示。 [圖 14] 說明對應於第1實施形態之左右2個感測放大器和左右2 個基準電壓產生電路之第1配線層和第2配線層的構造之截 面圖。 一 [圖 15] 表示第1實施形態之位元線選擇器的變形例之圖示，且為 對應於圖13之圖示。 [圖 16] 表示第2實施形態之單元陣列全體的佈局之圖示。 [圖Π] 說明第2實施形態之各記憶體單元、各字組線、各第1位 元線、各第2位元線、各第1基準位元線、各第2基準位元線、 行選擇線以及位元線選擇器的配置之圖示。 [圖 18] 表示第2實施形態之位元線選擇器的變形例之圖示，且為 對應於圖17之圖示。 [圖 19] 說明第3實施形態之各記憶體單元、各字組線、各第1位 -54- 87573.doc 200418029 元線、各第2位元線、各第1基準位元線、各第2基準位元線、 行選擇線以及位元線選擇器的配置之圖示。 [圖 20] 說明對應於第3實施形態之左右2個感測放大器和左右2 個基準電壓產生電路之第1配線層和第2配線層的構造之截 面圖。 [圖 21] 表示第3實施形態之位元線選擇器的變形例之圖示，且為 對應於圖2 0之圖示。 [圖 22] ’ 說明第4實施形態之各記憶體單元、各字組線、各第1位 元線、各第2位元線、各第1基準位元線、各第2基準位元線、 行選擇線以及位元線選擇器的配置之圖示。 [圖 23] 表示第4實施形態之位元線選擇器的變形例之圖示，且為 對應於圖22之圖示。 [圖 24] 表示第5實施形態之單元陣列全體的佈局之圖示。 [圖 25] 說明第5實施形態之各記憶體單元、各字組線、各第1位 元線、第2位元線、各第1基準位元線、各第2基準位元線以 及位元線選擇器的配置之圖示。 [圖 26] 說明對應於第5實施形態之1個感測放大器和1個基準電 -55- 87573.doc 200418029 壓產生電路之第1配線層和第2配線層的構造之截面圖。 [圖 27] 在第5實施形態當中，形成另外的配線於第2配線層時之 截面圖。 [圖 28] 表示第5實施形態之位元線選擇器的變形例之圖示，且為 對應於圖25之圖示。 [圖 29] 說明第6實施形態之各記憶體單元、各字組線、各第1位 元線、第2位元線、各第1基準位元線、第2基準位元線以及 位元線選擇器的配置之圖示。 [圖 30] 說明對應於第6實施形態之1個感測放大器和1個基準電 壓產生電路之第1配線層和第2配線層的構造之截面圖。 [圖 31] 表示第6實施形態之位元線選擇器的變形例之圖示，且為 對應於圖29之圖示。 [圖 32] 說明第7實施形態之各記憶體單元、各字組線、各第1位 元線、第2位元線、各第1基準位元線、第2基準位元線以及 位元線選擇器的配置之圖示。 [圖 33] 表示第7實施形態之位元線選擇器的變形例之圖示，且為 對應於圖32之圖示。 -56- 87573.doc 200418029 [圖 34] 表示第8實施形態之單元陣列全體的佈局之圖示。 [圖 35] 表示第9實施形態之單元陣列全體的佈局之圖示。 [圖 36] 說明第9實施形態之各記憶體單元、各字組線、各第1位 元線、第2位元線、各第1基準位元線、第2基準位元線以及 位元線選擇器的配置之圖示。 [圖 37] 用以說明對應於第9實施形態之1個感測放大器和1個基 準電壓產生電路之第1配線層和第2配線層的構造之單元陣 列區塊B2〜B5之截面圖。 [圖 38] 用以說明對應於第9實施形態之1個感測放大器和1個基 準電壓產生電路之第1配線層和第2配線層的構造之單元陣 列區塊BO、Bl、B6、B7之截面圖。 [圖 39] 表示第10實施形態之單元陣列全體的佈局之圖示。 [圖 40] 說明第10實施形態之各記憶體單元、各字組線、各第1位 元線、第2位元線、各第1基準位元線、第2基準位元線以及 位元線選擇器的配置之圖示。 [圖 41] 表示用以說明第10實施形態的變形例之單元陣列全體的 87573.doc -57- 200418029 佈局之圖示。 [圖 42] 表示在第1實施形態當中，設置4個基準單元於1條基準位 元線時之單元陣列的構成之圖示。 [圖 43] 表示在第3實施形態當中，設置8個基準單元於各字組線 時之單元陣列的構成之圖示。 【圖式代表符號說明】 10 P型半導體基板 14 ’ 絕緣膜 16 半導體層 20 汲極 22 24 26 28 100
100B 120 122 、 250 、 350 、 450 、 460 、 550 、 560 130 140 200 、 300 、 400 、 源極 閘極電極 閘極絕緣膜 通道體 單元陣列 單元陣列區塊 位元線選擇器配置區域 感測單元配置區域 字組線驅動器 行解碼器 位元線選擇器 -58- 87573.doc 200418029 500 、 510 210 第1配線層 220 第2配線層 230 半導體基板 SA 感測放大器 BO 〜B7 單元陣列區塊 WL 字組線 1BL 第1位元線 2BL1、2BL2 第2位元線 MC ^ 記憶體單元 BL 位元線 SL 源極線 OP1、OP2 運算放大器 RWLO 第1基準字組線 RWL1 第2基準字組線 BSLO〜BSL15 位元線選擇信號 RCO、RC1 基準單元 LT 閂鎖電路 VG 基準電壓產生電路 RBL 基準位元線 BSTR 位元線選擇器 RCSL 讀出行選擇信號線 WCSL 寫入行選擇信號線 DWCSL 基準單元更新行信號線 87573.doc -59- 200418029
RWL
Vth
VREF
TG 1RBL 2RBL1、2RBL2 基準字組線 臨界值電壓 基準電壓 轉換閘極 第1基準位元線 第2基準位元線 -60- 87573.doc

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  1. 200418029 拾、申請專利範園·· L 一種半導體記憶裝置，其特徵在於具備： 記憶體單元，其係在半導體基板上配置成陣列狀之複 數個記憶體單元，其係由具有汲極、源極、位於前述汲 極和前述源椏之間之電氣性地呈浮動狀態之通道體、以 7成万；㈤述通道體上的閘極電極之misfet所構成，並 具有蓄積多數載體於前述通道體之第m態以及自前述 通道體而釋出多數載體之第2狀態； :複數條字組線，其係連接於沿著第i方向而配置之前述 力憶體單-元之前述閘極電極； 、罘1位元線，其係連接於沿著和前述第1方向相交叉的 万向之第2方向而配置之前述記憶體單元之前述沒極，並 形成於前述半導體基板的上方之第丨配線層；以及 第2位元線，其係形成於前述第1配線層的上方之第派 線層，並中介位元線開關而連接於複數條之前述第丄位元 線。 2·如申請專利範圍第丨項之半導體記憶裝置，其中 更具備： Λ MM係自然數）條之第！基準字組線，其係延伸於前述第 1方向； N條 < 第2基準字組線，其係延伸於前述第1方向； 複數條之第1基準位元線，並係 ’ /、你升y成於W述第1配線 層，並延伸於前述第2方向； 第2基準位元線，其係形成於前述第2配線層，且中介 87573.doc 200418029 基準位元線開關而連接於複數條之前述第1基準位元 線，並延伸於前述第2方向；以及 基準單元，其係自前述記憶體單元讀出資料時，用於 產生構成基準之電流，且對1條之前述第1基準位元線設 置2N個，而其汲極係連接於1條之第1基準位元線，2N個 之中之N個基準單元之閘極電極係連接於前述第1基準字 組線而設定成第1狀態，且2N個之中之殘留的N個基準單 元之閘極電極係連接於前述第2基準字組線而設定成第2 狀態。 3. 如申請拿利範圍第2項之半導體記憶裝置，其中 更具備： 基準電壓產生電路，其係連接於前述第2基準位元線， 並使用構成前述基準單元所產生的基準之電流而產生基 準電壓；以及 感測放大器，其係連接於前述第2位元線，並感測所選 擇之記憶體單元的單元電流，並且使用前述基準電壓產 生電路所產生之前述基準電壓，讀出前述所選擇之記憶 體單元的資料； 前述基準單元的構造係和前述記憶體單元的構造相 同。 4. 如申請專利範圍第3項之半導體記憶裝置，其中 前述位元線開關係設置於前述第1位元線的單側， 前述基準位元線開關亦設置於前述第1基準位元線的 單側。 87573.doc 200418029 5·如申請專利範圍第3項之半導體記憶裝置，其中 W述位元線開關係設置於前述第1位元線的單側， 前述基準位元線開關係設置於前述第1基準位元線的 兩側。 6·如申請專利範圍第4項之半導體記憶裝置，其中 可述位元線開關和前述基準位元線開關係由Ν型之 MISFET所構成。 7*如申請專利範圍第4項之半導體記憶裝置，其中 則述位兀線開關和前述基準位元線開關，係由並排連 接Ν型MtSFET和Ρ型之MISFET的轉換閘極所構成。 8·如申明專利範圍第5項之半導體記憶裝置，其中 丽述位元線開關和前述基準位元線開關，係由n型之 MISFET所構成。 9. 10. 如申印專利|巳圍第5’之半導體記憶裝置，其中 則述位兀線開關和前述基準位元線開關，係由並排連 接N型MISFET和P型之MISFET之轉換閘極所構成。 如申請料範圍第巧之半導體記憶裝置，其中 叫由1個前述基準電壓產生電路和至^個前述感測放大 叩而構成1個感測單元，且該感測單元係沿著前述第1方 向而配置複數個。 11·如申請專利範園第叫之半導體記憶裝置，其中 更具備行解碼器，龙乂 具係產生用以選擇1或複數個前域 測放大器之行選擇信號， 由配置成陣列般 狀< W述記憶體單元而構成1個單元 87573.doc 列’而Η, 一月I广t/ff + # 凡陣列係區分成複數個單元陣列E妙 傳達前述行撰遲产降、 平几平幻£塊， 連接於各咸、 《行選擇線’係自前述行解碼哭 連接於各感測單元，且 听，卯 F.. 邊仃選擇線係跨越複數個單元_ 列£塊而形成於前述第2配線層。 早兀陣 12·如申請專利範圍第10項之半導體記憶裝置，其中 解::二:::：::：器㈣接而設置㈣述行 乃例 < 區域或兩側之區域， _傳達貧述行選擇信號之㈣擇線，係並㈣成於 列區塊上，而自前述行解碼器而連接於前迷感測 A如申請專利範圍第1項之半導體記憶裝置，其中 更具備： ^ 2N (N係自然數）條之第i基準位元線，其係形成於前述 第1配線層，並延伸於前述第2方向； ^ 複數個基準單元，其係自前述記憶體單元而讀出資科 之際，用於產生構成基準之電流，且設置於前述第1美= 位元線和字組線的交點位置，汲極係連接於丨條之前 1基準位元線，且閘極電極係連接於前述字組線，而且、奉 接於2N條之中之N條之第1基準位元線之基準單元係〜A 成第1狀態，而連接於2N條之中之殘留之n條之第丨爲、、佳上 元線之基準單元係設定成第2狀態；以及 第2基準位元線，其係形成於前述第2配線層，且中介 87573.doc 200418029 基準位元線開關&m、> , 、 &用關而連接於複數條之前述第丨基準位元 線，並延伸於前述第2方向。 14·如申請專利範圍第13項之半導體記憶裝置，其中 更具備： 基率電壓產生電路，其係連接於前述第2基準位元線， 並使用構成前述基準單元所產生的基準之電流而產^ 準電壓；以及 感測放大器，其係連接於前述第2位元線，並感剛戶^ 擇之记憶體單元的單元電流，而且使用前述基準電茂k 生私路所-產生之前述基準電壓，而讀出前述所選擇^產 憶體單元的資料， 之呑己 W述基準單元的構造係和前述記憶體單元的 & 同。 &相 15. 如申請專利範圍第14項之半導體記憶裝置，其中 别述仅元線開關係設置於前述第1位元線的單側， 前述基準位元線開關亦設置於前述第丨基準位 單側。 、'泉的 16. 如申請專利範圍第14項之半導體記憶裝置，其中 前述位元線開關係設置於前述第1位元線的單側， 前述基準位元線開關亦設置於前述第1基準位 、、展的 兩側。 17·如申請專利範圍第15項之半導體記憶裝置，其中 前述位元線開關和前述基準位元線開關，係由〜裂< MISFET所構成。 之又 87573.doc 200418029 18·如申請專利範圍第15項之半導體記憶裝置，其中 前述位元線開關和前述基準位元線開關，係由並排連 接Ν型MISFET和Ρ型之MISFET之轉換閘極所構成。 19.如申請專利範圍第16項之半導體記憶裝置，其中 前述位元線開關和前述基準位元線開關，係由Ν型之 MISFET所構成。 20·如申請專利範圍第16項之半導體記憶裝置，其中 前述位元線開關和前述基準位元線開關，係由並排連 接N型MISFET和P型之MISFET之轉換閘極所構成。 21·如申請專,範圍第14項之半導體記憶裝置，其中 岫述位元線開關係設置於前述第1位元線的兩側，且其 方係N型之MISFET，而其另一方係ρ型之MISFET， 月：i述基準位元線開關亦設置於前述第1基準位元線的 兩側，且其一方係N型之MISFET，而其另一方係p型 MISFET。 22_如申請專利範圍第14項之半導體記憶裝置，其中 由1個前述基準電壓產生電路和至少丨個前述感測放大 器而構成1個感測單元，且該感測單元係沿著前述第1方 向而配置複數個。 23.如申請專利範圍第22項之半導體記憶裝置，其中 更具備行解碼器，其係產生用以選擇丨或複數個前述感 測放大器之行選擇信號， 由配置成陣列狀之前述記憶體單元構成丨個單元陣 列，而且前述單元陣列係區分成複數個單元陣列區塊， 87573.doc 200418029 傳達前述行選擇信號之行選擇線，係自前述行解碼器 而連接於各感測單元，且該行選擇線係跨越複數個單= 陣列區塊而形成於前述第2配線層。 24.如申請專利範圍第22項之半導體記憶裝置，其中 更具備行解碼器，並你念. ，、係產生用以選擇1或複數個前 測放大器之行選擇信號， 、心 前述感測單元伤1^ 1 解碼器之-方側的區二了 ”碼器相鄰接而設置於前述行 傳達w 或兩側的區域， 得運則述行選擇 單元陣列_區塊上，而自：:丁璉擇線’係並未形成於前述 放大器。 則迷行解碼器而連接於前述感測 87573-doc
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