TW200414325A - Method of forming a self-aligned, selectively etched, double recess high electron mobility transistor - Google Patents
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200414325 (1) 玖、發明說明 【發明所屬之技術領域】 本發明與高電子移動率電晶體（HEMT )有 其是與自動對準，雙凹部閘極之HEMT有關。 【先前技術】 如本技術之所知，有數種型式之主動式裝置 及釐米頻率，提供射頻訊號之放大。通常，使用 之更普通半導體裝置之一爲高電子移動率電晶| )。HEMT —向由如砷化鎵（GaAs )或磷化銦 III 一 V族材料所形成。在HEMT中，有一種材 施體/未摻雜邊襯層及一不同材料之未摻雜通道 質接面是形成在摻雜施體/未摻雜邊襯層與未摻 之間。由於在異質接面之傳導帶不連續性，而從 /未摻雜邊襯層將電子注入未摻雜之通道層。因 自大帶間隙施體層之電子移轉至被受限，只能在 質接面平面中移動之窄帶間隙通道層。結果，在 之施體原子與通道層中之電子之間有空間隔離， 質散佈及良好電子移動率。 已被發現提供如崩潰電壓，輸出電流，及截 良好裝置特性之一裝置爲一雙凹部HEMT。這種 當中形成閘極之兩對準凹部所製成。凹部一向是 濕式蝕刻法所形成。週期性地中斷蝕刻製程並測 某種特性，例如，電流。如特性符合預期準則， 關且更尤 使用微波 這些頻率 | (HEMT (InP )之 料之摻雜 層。一異 雜通道層 摻雜施體 此，將來 平行於異 施體層中 造成低雜 止電壓之 裝置是以 以裝置之 試裝置之 則終止那 -4- (2) (2)200414325 凹部之蝕刻。否則’繼續蝕刻。這製程繼續，直到兩凹部 符合所建立之準則。這製程要花時及花錢加以重複停止蝕 刻並測S式裝置。而且，餓刻從晶圓~*邊至另一^邊是不均句 的，造成從晶圓一邊至另一邊之裝置特性不一致且晶圓上 可接受裝置之良率爲低。 目前，有其它主要問題，妨礙雙凹部高電子移動率電 晶體（HEMT )之製造。爲增進效能，當技術移向更小尺 寸時，由於某種電子束軸刻工具之對準能力，如可能的話 ，在0.6微米第一凹部圖案內安置〇·ΐ5微米閘極凹部圖 案之能力變成極爲困難。如工具之對準準確度爲0.15微 米，則在彼此頂部上之兩層膜（第一凹部圖案及閘極圖案 )之覆蓋準確度爲根號（〇·15 2 + 0.152) =0.21微米。另一 電子束蝕刻術系統具較佳之覆蓋準確度爲根據10.12 +0.12 )=0 14微米。0.6微米第一凹部之這些失準〇.15微米閘 極凹部圖案，常造成在第一凹部所界定之0.015—0.085 微米之高度摻雜頂蓋層內安置閘極緣。由於短路，這造成 非常低之裝置及電路良率。一種解決之道會使用極昂貴之 光學步進器，該步進器可能使閘極圖案之最大失準爲0.4 微米。第二，因這些爲整個製程最昂貴與耗時步驟，故兩 各別電子束之寫入（第一凹部及閘極）成本造成昂貴產品 。最後，當下之閘極蝕刻技術爲非選擇性。這裝置對閘極 蝕刻並重複加以蝕刻，直到符合預期電流，造成從晶圓一 邊至另一邊之不均。 1 997年十二用由IEEE電子裝置中，44冊，12號， (3) (3)200414325 2 1 3 6 — 2 1 42頁所公開之格蘭巴契（Grundbacher)等人文 章中說明一單束之寫入程序。這程序提供具單電束寫入之 兩凹部。然而，這程序使用四層多甲基丙嫌酸（DMMA) 抗蝕程序，該程序以電子束在彼此（即第一凹部及閘極） 頂部上寫入兩種圖案。這程序難以從一 4吋晶圓一邊至另 一邊加以複製且爲了使寬第一凹部體積形成圖案，將需相 當長一段寫入時間。首先，這程序需要一高密度，低偏壓 蝕刻劑（E C R，T C P，I C P )，以在蝕刻製程中所使用之加 速離子使蕭特基（Schottky )層之損害降至最小。第二， 這程序之缺點爲必須關切的是在其抗蝕結構’防止離子衝 擊中所使用之PMMA薄層之腐鈾。最後，PMMA已在高 溫電漿中硬化後，其剝落（且因此，抗蝕劑上之閘極金屬 )相當困難。 美國專利案號4616400， 5364816和5556797中說明 其它製程，三專利全部說明一單或多層抗蝕劑形成一第一 濕式圖案或使用乾式化學蝕刻劑之製程。然後經由非方向 性電漿鈾刻劑或抗蝕劑之重新顯影’’拉回”抗蝕層，增加其 原先尺寸。於是需要第二蝕刻劑。 【發明內容】 根據本發明，提供一種方法供形成一雙凹部高電子移 動率電晶體。這方法包含提供一具有ΙΠ — V族基底之半 導體結構；在遍佈於基底之上提供一第一相當寬之帶間隙 層；提供一沈積在相當寬帶間隙層上之相當小帶間隙通道 -6 - (4) (4)200414325 層；在遍佈於通道層上提供一第二相當寬帶間隙蕭特基層 ;在遍於蕭特基層上提供一蝕刻中止層；提供一沈積在蝕 刻中止層上之第三相當寬帶間隙層；以及一沈積在遍於第 三相當大寬帶間隙層上之摻雜歐姆接觸層。一罩幕設有一 閘極接觸孔，使接觸層之一閘極區曝光。使一第一濕式化 學蝕刻劑與由閘極接觸孔所曝光之接觸層部接觸。第一濕 式化學鈾刻劑選擇性地移除接觸層之曝光部位及第三相當 寬帶間隙層之下層部位。蝕刻中止層禁止第一濕式化學蝕 刻劑移除這種蝕刻中止層部位。接著，使第二濕式化學蝕 刻劑與由第一濕式化學鈾刻劑所鈾刻之結構接觸。第二濕 式化學蝕刻劑選擇性地移除接觸層之曝光部位而留下實質 上未被蝕刻之第三相當寬帶間隙層之曝光部位，及蝕刻中 止層。第三濕式化學劑選擇性地移除蝕刻中止層而留下未 被蝕刻之施體層及歐姆接觸層。將金屬沈積遍佈在罩幕之 上並經由其間之閘極孔沈積在蕭特基層上，並與蕭特基層 作蕭特基接觸。 在一實施例中，鈾刻中止層包含A1 As。 在一實施例中，通道層包含InxGai — xAs ( 0<X<25% ) 或 InxGaAs ( 30>x<70%)。 在一實施例中，第三相當寬帶間隙層包含AlGaAs、 InAlGaAs、或 AlAs。 在一實施例中，蕭特基接觸層包含InAlAs、AlGaAs 或 InAlGaAs 〇 在一實施例中，歐姆接觸層包含摻雜之InGaAs或 (5) (5)200414325 G a A s。 在一實施例中，第一濕式化學蝕刻實質上爲2· 5PH檸 檬酸：Η 2 Ο 2。 在一實施例中，第一濕式化學鈾刻劑實質上爲4.2ρ Η 號拍酸：Η 2 〇 2。 在一實施例中，第二濕式化學鈾刻劑實質上爲5·3ΡΗ 號拍酸：Η2〇2。 在一實施例中，第二濕式化學蝕刻劑實質上爲6.4ρ Η 檸檬酸：Η202。 藉選擇性地蝕刻閘極和第一凹部圖案，使非均勻性大 大縮小。只使用形成罩幕之電子束圖案加以形成第一凹部 及閘極凹部蝕刻，因此，顯著降低產品成本及製造時間。 最後，因使用罩幕中所提供之一單抗蝕劑圖案，實施兩種 蝕刻，閘極凹部在第一凹部中心內即對準（即自動對準） 得很完美。 隨圖中說明本發明一或更多實施例之細節如下。從說 明和圖式，及從申請項目，本發明之其他特性，目的，與 優點將顯而易見。 【實施方式】 現在參考第1 Α圖，半導體結構1 〇具有一底部，基 底12此處爲III — V族之砷化鎵。此處爲AlGaAs之第一 相當寬帶間隙層1 4是在基底1 2上。此處，一超薄矽摻雜 (脈衝）層16是形成在層膜14上。一 1 〇 一 2 5埃（A ) (6) (6)200414325 厚之AlGaAs還襯層18是在層膜16上。一 7 5 — 400埃厚 之I n G a A s ( 0 < X < 2 5 % )相當小帶間隙通道層2 0是在層膜 18上。一 10— 25埃厚之AlGaAs邊襯層22是在層膜20 上。此處，一超薄矽摻雜（脈衝）層24是形成在層膜22 上。_* ιοο— 300埃厚之AlGaAs相當寬帶間隙蕭特基層 25是在層膜24上。一 10— 30埃厚之A1As鈾刻中止層26 是在層膜25上。一 1〇0 — 500埃厚之AlGaAs相當寬帶間 隙層2 8是在鈾刻中止層2 6上。一 1 0 0 — 5 0 0埃厚，n +摻 雜，（此處爲每cm3l〇17至8χ1019)之GaAs歐姆接觸層 3 〇是在層2 8上。一異質接面是形成在寬帶間隙蕭特基層 25與小帶間隙未摻雜通道層20之間。由於在異質接面處 之導電帶不連續性，使電子從蕭特基/未摻雜邊襯層25/22 注入未摻雜通道層20。 接著，參考第1B圖，層膜33表面（第1A圖）有塗 上一犧牲罩幕層34，此處爲一三層膜PMMA抗蝕劑或多 重光阻層。光阻層3 4有一具有閘極接觸孔3 8之下層部 36，使歐姆接觸層30之閘極區40曝光。層膜34之上層 部42與下層部3 6垂直隔開並具一閘極電極金屬代孔44 。閘極電極金屬化孔44之側緣46，48終止於懸垂部50 ，5 2，該懸垂部使閘極接觸孔3 8及毗鄰閘極接觸孔3 8之 光阻層34下層部36之表面部54，56曝光，使其爲一金 屬射出外形。此處之閘極接觸孔3 8小於閘極電極金屬化 孔44 ’故可將一大，低阻抗之金屬層加入要形成之小， 較局阻ί几之金屬聞極柄。 -9- (7) (7)200414325 層膜3 4之形狀由以下兩種方式之一形成：（1 )當使 用三層膜之PMMA抗蝕刻（即一三階電子束抗蝕劑）時 ，將這加以曝光和顯影，產生第1 B圖中所示之形狀·，或 (2 )當使用多重光阻劑時，另一薄單層之電子束抗蝕劑 ，接著在頂層塗覆一光阻劑並使其曝光，顯影。使用電子 束蝕刻術或光蝕刻工具使層膜曝光。使曝光之抗蝕劑顯影 ，形成一〜〇 · 1 5微米之閘極接觸孔3 8。見，例如，2 0 0 1年 5 月在 GaAs 技術人文摘（MANTECH Technical Digest) 105 — 107 頁中，由亞拉維（Κ· Alavi)，蕭（D. Shaw) ，布雷兹卡（A. Platzker)，瑞奇（B. Rizzi)，奧加特 (S. Ogut)，及布安特（R. Puente)所發表之”一種非常 高效能，高良率，及高總處理量釐米波功率ρ Η Ε Μ T製程 技術’’。 如第1Β圖中所示，完成層膜34後，在第1Β圖中所 示之結構表面塗上一選擇性濕式化學閘極蝕刻劑。此處， 濕式化學蝕刻劑爲2·5ρΗ之檸檬酸：H202 ( 98 : 2 )或可 另爲4·2ρΗ之琥珀酸：H202 ( 1 5 : 1 )。蝕刻劑等向性地 移除層膜32和28之曝光部位並繼續往下至A1 As蝕刻中 止層2 6。第1 C圖中表示所形成之結構。 接著，在第1 C圖中所示之結構物表面塗上一第二選 擇性濕式化學閘極蝕刻劑。此處，第二濕式閘極蝕刻劑爲 5.3pH 之琥珀酸（SA) : H202 (6: 1)或 6·4ρΗ 檸檬酸： 1〇2。這第二蝕刻劑只移除GaAs層30之曝光部位而不 蝕刻A1 GaAs層28或A1 As層26。如第1D圖中所示加以 -10- (8) 200414325 蝕刻到適當之尺寸 d (〜0 · 4 — 1 . 〇微米）。最後，使用 釋（5% )之NH4OH或HC1加以移除AlAs蝕刻中止層 之曝光部位，如第1 E圖中所示，這種濕式蝕刻留下實 上未蝕刻層2 8和3 0。 接著，沈積一金屬層毯，此處爲薄Ti/Pt且然後爲 金，在此均勻地氣化遍佈在犧牲層3 4表面，形成金屬 。注意到由於下和上層部3 6與42之垂直隔開，如第 圖中所示，從犧牲層34上層部42上之金屬部60分開 牲層34下層表面部36上之金屬部60。 在金屬沈積後，即射出設有犧牲層3 4之習知光阻 PMMA或細條片以及在上面上金屬部60，如第1F圖中 示，留下一雙可選擇性所鈾刻，只使用一抗蝕劑圖案之 動對準之雙凹部。因此，第1 F圖中所示之餘留金屬60 供一閘極電極，與蕭特基接觸層26作蕭特基接觸。在 擇性凹部製程前或後，源極與洩極電極62，64與層膜 形成歐姆接觸，完成裝置PHEMT。 要注意的是，除只使用琥珀酸外，相同製程可適用 另一層結構。例如，形成變形之高電子移動率電晶體 MHEMT)層結構或inP HEMT。因此，此處之結構，對 形HEMT而言爲具有一底層，即GaAs III— V族基底， 對InP HEMT而言爲具有InP之半導體結構。然後生長 是InAlAs或InAlGaAs之一寬帶間隙層。此處一 150埃 InxGaAs ( 30<x<70% )之一小帶間隙通道層是沈積遍佈 覓W間隱層上並加以隔開。一^ 1 0 — 3 0埃 I n A1A s 稀 26 質 厚 60 1 E 犧 劑 所 白 提 選 32 於 ( 變 或 的 厚 在 或 -11 - (9) (9)200414325
InAlGaAs邊襯層是沈積遍佈在通道層上，並加以隔開。 一矽脈衝摻雜層是沈積遍佈在這種邊襯層上。一 1 〇〇 -3 00埃厚之InA1 As或InAlGaAs之寬帶間隙蕭特基接觸層 是沈積遍佈在矽脈衝層上並加以隔開。然後，一 1 〇 - 3 0 埃厚之A1 As III— V族蝕刻中止層是沈積在蕭特基接觸層 上。一 1 00 — 3 00埃之InAl As或In AlGaAs寬帶間隙層是 沈積在蝕刻中止層上。—50— 500埃厚之n +摻雜InxGaAs 歐姆接觸層是沈積在層膜上。 再次地，在歐姆接觸層表面塗上一如第1B圖中層膜 34之犧牲罩幕層。 形成犧牲罩幕層後，將一選擇性濕式化學閘極蝕刻劑 塗在結構表面上。此處之濕式化學蝕刻劑爲4.2pH之琥珀 酸：H2〇2 ( 15 : 1 )。蝕刻劑等向性地移除inxGaAs歐姆 接觸層及InAlAs或InAlGAs層之曝光部位並繼續往下至 ，但止於，A1A s餓刻中止層。 接著’將一第二選擇性濕式化學閘極蝕刻劑塗在結構 表面上。此處之第二濕式化學蝕刻劑爲5.3 pH之琥珀酸（ SA) :Η2〇2(6:1)。這第二蝕刻劑只移除inxGaAs歐 姆接觸層之曝光部位而未蝕刻到InAlAs或InAlGaAs施體 層或蝕刻中止層。如第2D圖中所示，蝕刻到適當之尺寸 d (〜0.4— 1.0微米）。最後，以持續之NH4OH或HC1加 以移除中止層。 接著，沈積一金屬層毯。此處如第1 E圖中所示，將 金屬層毯均勻地氣化遍佈在犧牲層表面上。在金屬沈積後 -12- (10) (10)200414325 ，即射出設有犧牲層之習知光阻劑PMMA或細條片以及 在上面之金屬部，留下一雙可選擇性所蝕刻，只使用一抗 蝕劑圖案之自動對準之雙凹部。因此，餘留金屬提供一閘 極電極與InAlAs或InAlGaAs蕭特基層作蕭特基接觸。 已說明本發明之許多實施例。然後’要了解到只要不 偏離本發明之精神與範圍，可作各種之修飾。因上，其它 實施例是在以下申請專利範圍內° 【圖式簡單說明】 第1 A — 1F圖爲一自動對準，雙凹部閘極GaAs假晶 HEMT在其製造中各種階段之切面圖；以及 各種圖式中之相同參註符號表示相同元件。 元件對照表 1 0 :半導體結構 12 :基底 1 4 :寬帶間隙層 1 6 :矽摻雜層 18 :邊襯層 2〇 :小帶間隙通道層 22 :邊襯層 24 :矽摻雜層 25 :寬帶間隙蕭特基層 26 :蝕刻中止層 -13- (11) 200414325 28 ： 30 ： 33 ： 34 ： 36 ： 38 ： 40 ： 42 ： 44 ： 46， 50， 54， 30 ： 28 ： 26 ： 60 ： 34 ： 62 ： 寬帶間隙層 歐姆接觸層 層膜 光阻層 下層部 閘極接觸孔 鬧極區 上層部 閘極電極金屬化孔 48 :側緣 5 2 :懸垂部 5 6 :表面部 砷化鎵層 砷化鎵鋁層 砷化鋁層 金屬層 犧牲層 源極電極 6 4 :洩極電極
Claims (1)
- (1) (1)200414325 拾、申請專利範圍 1. 一種用以形成一雙凹部高電子移動率電晶體之方 法，包含： 提供一'具有111 - V族基底之半導體結構；一寬帶間 隙層；一小帶間隙通道層；一寬帶間隙蕭特基層；一蝕刻 中止層；一寬帶間隙層；以及一接觸層； 提供一罩幕，這種罩幕具一閘極接觸孔，使接觸層之 一閘極區曝光； 使一第一濕式化學鈾刻劑與由閘極接觸孔所曝光之接 觸層部接觸，這種蝕刻劑選擇性地移除接觸層之曝光部位 及頂寬帶間隙層之下層部位，這種蝕刻中止層禁止這種鈾 刻劑移除這種鈾刻中止層部位； 使一第二濕式化學蝕刻劑與由第一濕式蝕刻劑所蝕刻 之結構接觸，這種第二蝕刻劑選擇性地移除接觸層之曝光 部位而留下實質上未被蝕刻之寬帶間隙之曝光部位及蝕刻 中止層；以及 移除蝕刻中止層； 將一金屬層沈積遍佈在罩幕之上並經由其間之閘極孔 沈積在蕭特基層上，並與蕭特基層作蕭特基接觸。 2 .如申請專利範圍第1項之方法，其中之鈾刻中止 層包含一 A1 As。 3 ·如申請專利範圍第2項之方法，其中之通道層包 含 I n G a A s。 4·如申請專利範圍第3項之方法，其中之第三相當 -15- (2) (2)200414325 寬帶間隙層包含AlGaAs，InAlAs或InAlGaAs。 5. 如申請專利範圍第2項之方法，其中之蕭特基接 觸層包含 InAlAs，InAlGaAs 或 AlGaAs。 6. 如申請專利範圍第5項之方法，其中之歐姆接觸 層爲 InGaAs 或 GaAs。 7. 如申請專利範圍第5項之方法，其中之第一濕式 化學鈾刻劑實質上爲2.5 p Η酸：Η 2 Ο 2或4.2 p Η琥珀酸： Η 2 〇 2。 8 .如申請專利範圍第5項之方法，其中之第二濕式 化學蝕刻劑實質上爲5.3ρΗ琥珀酸：Η2〇2或6·4ρΗ檸檬 酸：Η202 。 9 · 一種用以形成一雙凹部高電子移動率電晶體之方 法，包含： 提供一具有III 一 V族基底之半導體結構；一第一相 當寬帶間隙層；一相當小帶間隙通帶層，一第二相當寬帶 間隙層，一遍佈於基底上之蝕刻中止層；一蝕刻中止層上 之III - V族蕭特基層；一在蝕刻中止層上之第三相當寬 帶間隙層；以及一在第三相當寬帶間隙層上之歐姆接觸層 在遍佈於歐姆接觸層上提供一罩幕，這種罩幕有一具 有一閘極接觸孔之下層部，使通道層之閘極區曝光；上部 層與下部層垂直隔開並具一閘極電極金屬化孔；閘極電極 金屬化孔；側緣終止於懸垂部，該懸垂部使閘極接觸孔曝 光；罩幕下層部之表面部位是沈積在接鄰閘極接觸孔處； -16- (3) (3)200414325 使一第一濕式化學蝕刻劑與由閘極接觸孔所曝光之歐 姆接觸層部接觸，這種触刻劑選擇性地移除歐姆接觸層之 曝光部位及第三相當寬帶間隙層之下層部位’這種鈾刻中 止層禁止這種蝕刻劑移除這種蝕刻中止層部位； 使一第二濕式化學蝕刻劑與由第一濕式蝕刻劑所蝕刻 之結構接觸，這種第二蝕刻劑選擇性地移除歐姆接觸層之 曝光部位而留下實質上未被蝕刻之第三寬帶間隙層之曝光 部位及蝕刻中止層； 移除鈾刻中止層； 將一金屬層沈積遍佈在罩幕之上，這種金屬是沈積在 其上層部上，經由閘極電極金屬化孔，經由閘極接觸孔， 並經由閘極孔沈積在蕭特基接觸層上並與蕭特基層作蕭特 基接觸；以及 提起罩幕部，移除沈積在罩幕上層表面上之金屬部， 而留下所沈積之金屬部加以提供電晶體之閘極電極。 10.如申請專利範圍第9項之方法，其中之蝕刻中止 層包含AlAs。 1 1 .如申請專利範圍第1 0項之方法，其中之通道層 包含 InGaAs 。 1 2 .如申請專利範圍第1 1項之方法，其中之寬帶間 隙層包含 AlGaAs’ InAlGaAs， InAlAs。 1 3 ·如申請專利範圍第1 0項之方法，其中之通道層 蕭特基接觸層包含InAlGaAs，InAlAs或AlGaAs。 1 4 ·如申請專利範圍第1 3項之方法，其中之歐姆接 -17- 200414325 (4) 觸層包含InGaAs或GaAs。 15. 如申請專利範圍第1 4項之方法，其中之第一濕 式化學蝕刻劑實質上爲2.5PH檸檬酸：H202。 16. 如申請專利範圍第1 4項之方法，其中之第二濕 式化學蝕刻劑實質上爲5.3pH琥珀酸：H202。 17. 如申請專利範圍第1 3項之方法，其中之第一濕 式化學鈾刻劑實質上爲4.2PH琥珀酸：H202。 1 8 .如申請專利範圍第1 7項之方法，其中之第二濕式 化學蝕刻劑實質上爲6.4PH檸檬酸：H202。
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| DE102006022507A1 (de) * | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
| US7534672B1 (en) | 2006-09-08 | 2009-05-19 | Hrl Laboratories, Llc | Tiered gate device with source and drain extensions |
| US7608497B1 (en) | 2006-09-08 | 2009-10-27 | Ivan Milosavljevic | Passivated tiered gate structure transistor and fabrication method |
| EP1921669B1 (en) * | 2006-11-13 | 2015-09-02 | Cree, Inc. | GaN based HEMTs with buried field plates |
| KR100853166B1 (ko) * | 2007-01-30 | 2008-08-20 | 포항공과대학교 산학협력단 | 전계효과형 화합물 반도체 소자의 제조 방법 |
| JP2010050204A (ja) * | 2008-08-20 | 2010-03-04 | Oki Semiconductor Co Ltd | 半導体素子の製造方法 |
| KR101243836B1 (ko) * | 2009-09-04 | 2013-03-20 | 한국전자통신연구원 | 반도체 소자 및 그 형성 방법 |
| JP2013131650A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR101903509B1 (ko) * | 2012-07-11 | 2018-10-05 | 한국전자통신연구원 | 전계효과형 화합물반도체소자의 제조방법 |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US9583589B1 (en) | 2015-10-14 | 2017-02-28 | Northrop Grumman Systems Corporation | Self-aligned double gate recess for semiconductor field effect transistors |
| US9461159B1 (en) | 2016-01-14 | 2016-10-04 | Northrop Grumman Systems Corporation | Self-stop gate recess etching process for semiconductor field effect transistors |
| US20190267480A1 (en) * | 2018-02-26 | 2019-08-29 | Duet Microelectronics Inc. | Anti-barrier-conduction (abc) spacers for high electron-mobility transistors (hemts) |
| US12068406B2 (en) | 2021-02-16 | 2024-08-20 | Semiconductor Components Industries, Llc | HEMT devices with reduced size and high alignment tolerance |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616400A (en) * | 1984-12-21 | 1986-10-14 | Texas Instruments Incorporated | Process for fabricating a double recess channel field effect transistor |
| US4908325A (en) * | 1985-09-15 | 1990-03-13 | Trw Inc. | Method of making heterojunction transistors with wide band-gap stop etch layer |
| US4839310A (en) * | 1988-01-27 | 1989-06-13 | Massachusetts Institute Of Technology | High mobility transistor with opposed-gates |
| JPH02148740A (ja) * | 1988-11-29 | 1990-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04260338A (ja) | 1991-02-14 | 1992-09-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
| US5364816A (en) * | 1993-01-29 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication method for III-V heterostructure field-effect transistors |
| JP2581452B2 (ja) * | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
| DE69511958T2 (de) * | 1994-06-29 | 2000-03-30 | Koninklijke Philips Electronics N.V., Eindhoven | Verfahren zum Herstellen einer Halbleitervorrichtung mit mindestens zwei feldeffekttransitoren verschiedener Abschnürspannung |
| US5556797A (en) | 1995-05-30 | 1996-09-17 | Hughes Aircraft Company | Method of fabricating a self-aligned double recess gate profile |
| JP2716015B2 (ja) | 1995-07-27 | 1998-02-18 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| JPH09321063A (ja) * | 1996-05-31 | 1997-12-12 | Nec Corp | 半導体装置およびその製造方法 |
| JP3377022B2 (ja) | 1997-01-23 | 2003-02-17 | 日本電信電話株式会社 | ヘテロ接合型電界効果トランジスタの製造方法 |
| JPH1140578A (ja) | 1997-07-18 | 1999-02-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
| US6242293B1 (en) * | 1998-06-30 | 2001-06-05 | The Whitaker Corporation | Process for fabricating double recess pseudomorphic high electron mobility transistor structures |
| US6060402A (en) * | 1998-07-23 | 2000-05-09 | The Whitaker Corporation | Process for selective recess etching of epitaxial field effect transistors with a novel etch-stop layer |
| US6258639B1 (en) * | 1999-05-21 | 2001-07-10 | Agilent Technologies, Inc. | Sintered gate schottky barrier fet passivated by a degradation-stop layer |
| JP3371871B2 (ja) * | 1999-11-16 | 2003-01-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6797994B1 (en) * | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
| US6586113B1 (en) * | 2000-07-19 | 2003-07-01 | Agilent Technologies, Inc. | Etching heterojunction interfaces |
| US6524899B1 (en) * | 2000-09-21 | 2003-02-25 | Trw Inc. | Process for forming a large area, high gate current HEMT diode |
-
2002
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