200404290 玫、發明說明 【發明所屬之技術領域】 本發明係關於半導體記憶裝置，尤其是關於在低速動作 模式中，可削減輸出入端子的半導體記憶裝置。 【先前技術】 高容量且高速的輸出入資料的半導體記憶裝置，有如 DDR-SDRAM(Double Data Rate Syncronous Dynamic Random Access Memory)已然實用化。 參照圖33所示，DDR-SDRAM200係具備有：位址緩衝器 2 1 0、時脈緩衝器2 2 0、控制信號緩衝器2 3 0、控制電路2 4 0、 狀態寄存器（Mode Register) 2 5 0、記憶單元陣列260、 DLL(Delay Locked Loop)270、I/O 緩衝器 280、QS 緩衝器 290、以及資料匯流排BS1，BS2。 位址緩衝器2 1 0係外部接收位址A0〜A 1 2與記憶組位址 BA0，1，並將此所接受到的位址A0〜A12與記憶組位址 BA0，1進行緩衝處理。然後，位址緩衝器210便將經緩衝 處理後的位址A0〜A12及記憶組位址BA0，1，在與來自時 脈緩衝器220的時脈BUFF-CLK，BUFF_/CLK爲同步的輸 出於控制電路2 4 0中。 時脈緩衝器220係從外部接收時脈CLK，/CLK與時脈致 能信號CKE，並將使所接收到的時脈CLK，/CLK與時脈致 能信號CKE，採用內部參照電壓INTVREF進行緩衝處理。 內部參照電壓INTVREF係具有與從外部接收到參照電壓 VREF爲相同電壓位準之參照電壓。時脈緩衝器220係將 312/發明說明書(補件)/92_〇7/921092〇2 200404290 經緩衝處理過的時脈BUFF_CLK，BUFF_/CLK輸出給控制 信號緩衝器23 0、控制電路240及DLL270，並將經緩衝處 理過的時脈致能信號CKE輸出給控制電路240。 控制信號緩衝器2 3 0係從外部接收：晶片選擇信號/C S、 列位址選通信號/R AS、行位址選通信號/C AS、寫入致能信 號/WE、以及資料遮罩信號DM，將此所接收到的晶片選擇 信號/CS等控制信號，採用參照電壓INTVREF進行緩衝處 理。而控制信號緩衝器23 0則將經緩衝處理過的晶片選擇 信號/CS等控制信號，在與來自時脈緩衝器220的時脈 BUFF_CLK，BUFF_/CLK爲同步的輸出給控制電路240。 控制電路240係在從時脈緩衝器220所接受到時脈 BUFF_CLK，BUFF — /CLK的某個上升中，當時脈致能信號 CKE爲Η (邏輯高）位準之時，便將時脈 BUFF_CLK，BUFF_/CLK的下一個上升視爲有效。反之，控 制電路240係在時脈BUFF_CLK，BUFF_/CLK的某個上升 中，當時脈致能信號CKE呈L (邏輯低）位準之時，便將時 脈BUFF —CLK，BUFF_/CLK的下一個上升視爲無效。 然後，控制電路240便當將時脈BUFF_CLK，BUFF_/CLK 視爲有效之時，便根據從控制信號緩衝器2 3 0所接收到的 晶片選擇信號/CS、列位址選通信號/RAS、行位址選通信 號/C AS、寫入致能信號/WE、及資料遮罩信號DM，而控 制著半導體記憶裝置200。 更具體而言，控制電路240係根據L位準的晶片選擇信 號/CS而辨識選擇到半導體記憶裝置200，並根據Η位準 6 312/發明說明書(補件)/92-07/92109202 200404290 的晶片選擇信號/cs，辨識並未選擇到半導體記憶裝置 2 00。此外，控制電路240係根據來自位址緩衝器210的記 憶組位址B A 0，1，而選擇記憶單元陣列2 6 0中所含複數個 記憶組的任何者或全部。然後，控制電路240在列位址選 通信號/RAS從Η位準切換到L位準的時序，便將從位址 緩衝器2 1 0所接收到的位址Α0〜A 1 2視爲列位址，並將此 列位址在與來自時脈緩衝器220的時脈 81^一。1^31^」。1^爲同步的輸出給記憶單元陣歹丨」 26 0 〇 再者，控制電路240在行位址選通信號/CAS從Η位準 切換到L位準的時序，便將從位址緩衝器2 1 0所接收到的 位址Α0〜A 1 2視爲行位址，並將此行位址在與來自時脈緩 衝器220的時脈BUFF_CLK，BUFF_/CLK爲同步的輸出給 記憶單元陣列2 6 0。 控制電路240根據寫入致能信號/WE而辨識寫入模式或 讀出模式。然後，控制電路240便在寫入模式時，便依將 從輸出入端子DQ0〜DQ7所輸入的寫入資料，在與來自QS 緩衝器290的內部資料選通信號INTDQS爲同步的輸出給 記憶單元陣列2 60之方式，控制著I/O緩衝器2 8 0，並依 將從外部所輸入之資料選通信號DQS，經施行緩衝處理過 的內部資料選通信號INTDQS輸出給I/O緩衝器2 8 0之方 式，控制著QS緩衝器290。此外，控制電路240在讀出模 式時，便依將從記憶單元陣列260透過資料匯流排B S 2所 讀出到的讀出資料，在與來自DLL270之週期信號 7 312/發明說明書(補件)/92-07/92109202 200404290 DLLCLK_P或DLLCLK_N爲同步的輸出給輸出入端子 DQ0〜DQ7之方式，控制著I/O緩衝器2 8 0，並依將來自 DLL270的週期信號DLLCLK_N輸出給輸出 入端子D Q S之方式，控制著Q S緩衝器2 9 0。 控制電路2 40根據資料遮罩信號DM而控制著I/O緩衝 器2 8 0。更具體而言，控制電路240係在寫入模式時，便 根據Η位準的資料遮罩信號DM，依在資料遮罩信號DM 呈Η位準期間的寫入資料，不致被寫入於記憶單元陣列 26 0中之方式，控制著I/O緩衝器280，並根據L位準的資 料遮罩信號DM，依所有的寫入資料均被寫入於記憶單元 陣列260中之方式，控制著I/O緩衝器2 8 0。控制電路240 係在讀出模式時，便根據Η位準的資料遮罩信號DM，將 I/O緩衝器2 8 0予以非激活化，並根據L位準的資料遮罩 信號DM，將I/O緩衝器2 8 0予以激活化。 控制電路2 40則控制著在根據利用狀態寄存器2 5 0所設 定的行位址選通潛伏期（C AS Latency) CL而指示資料讀出 動作起，至實際讀出資料爲止的時序，並依照來自狀態寄 存器2 5 0的指示，將D LL2 7 0進行激活化或非激活化。 狀態寄存器2 5 0係設定行位址選通潛伏期CL，並將此所 設定的行位址選通潛伏期CL輸出給控制電路240。狀態寄 存器2 5 0則將DLL2 7 0的激活化或非激活化指示著控制電 路 240 〇 記憶單元陣列260係含有複數個記憶組，並記憶著資料。 DLL2 7 0係根據來自時脈緩衝器22 0的時脈BUFF一CLK， 8 312/發明說明書(補件)/92-07/92109202 200404290 BUFF_/CLK，而產生週期信號 DLLCLK — P，DLLCLK —N，並 將此所產生的週期信號DLLCLK —P，DLLCLK_N輸出給I/O 緩衝器2 8 0與QS緩衝器290。 I/O緩衝器2 8 0係在寫入模式時，便從輸出入端子 DQ0〜DQ7所輸入的寫入資料，在與來自QS緩衝器290的 內部資料選通信號INTDQS爲同步的寫入於記憶單元陣列 260中。此外，I/O緩衝器2 8 0則在讀出模式時，便將從記 憶單元陣列2 6 0透過資料匯流排B S 2所讀出到的讀出資 料，在與來自DLL2 7 0的週期信號DLLCLK —P，DLLCLK — N 爲同步的輸出給輸出入端子DQ0〜DQ7。 QS緩衝器290係在寫入模式時，便將從外部所輸入的資 料選通信號DQS進行緩衝處理，並將此經緩衝處理過的內 部資料選通信號INTDQS輸出給I/O緩衝器280。此外， QS緩衝器2 9 0則在讀出模式時，便將從DLL270所接收到 的週期信號DLLCLK —P，DLLCLK_N輸出給輸出入端子 DQS。 資料匯流排BS1將來自控制電路240的位址A0〜A1 2與 列位址選通信號/RAS等控制信號輸入於記憶單元陣列260 中。而，資料匯流排BS2則在記憶單元陣列2 6 0與I/O緩 衝器2 8 0之間，進行寫入資料或讀出資料的處置。 參照圖34所示，針對DDR-SDRAM200中，資料對記憶 單元陣列260的寫入動作進行說明。另外，前提設定爲參 照電壓VREF從外部供應給DDR-SDRAM200，而且時脈緩 衝器2 2 0、控制信號緩衝器2 3 0及Q S緩衝器2 9 0，則接收 9 312/發明說明書(補件)/92-07/92109202 200404290 具有與參照電壓VREF爲相同電壓位準的內部參照電壓 INTVREF。 若開始進行寫入動作的話，時脈CLK，/CLK、及時脈致 能信號CKE便從外部供應給DDR-SDRAM200。然後，時 脈緩衝器2 2 0便在將時脈CLK，/CLK進行緩衝處理之後， 將此經緩衝處理過的時脈BUFF_CLK，BUFF_/CLK輸出給 位址緩衝器210、控制信號緩衝器23 0、控制電路240及 DLL270 〇時脈緩衝器220貝(J將時脈致會U言號CKE進行緩 衝處理，然後將此經緩衝處理過的時脈致能信號CKE輸出 給控制電路2 4 0。 再者，L位準的晶片選擇信號/CS從外部供應給 DDR-SDRAM2 00。控制信號緩衝器2 3 0貝IJ採用內部參照電 壓INTVREF而將L位準的晶片選擇信號/CS進行緩衝處 理，將此經緩衝處理過的L位準晶片選擇信號/C S，在與 時脈BUFF_CLK，BUFF_/CLK爲同步的輸出給控制電路 240 ° 然後，控制電路240係在時脈BUFF_CLK，BUFF_/CLK 的某個上升中，判斷時脈致能信號CKE爲Η位準或L位 準，當時脈致能信號CKE呈Η位準之時，便在時脈 BUFF_CLK，BUFF_/CLK的下一個上升中，將L位準的晶片 選擇信號/CS視爲有效，並將DDR-SDRAM2 00設定爲選擇 狀態。 然後，將L位準的寫入致能信號/WE、Η位準的列位址 選通信號/R AS、L位準的行位址選通信號/C AS，從外部供 10 312/發明說明書(補件)/92-〇7/921 〇92〇2 200404290 應給DDR-SDRAM200，控制信號緩衝器2 3 0便將L位準的 寫入致能信號/WE、Η位準的列位址選通信號/RAS、L位 準的行位址選通信號/CAS採用內部參照電壓INTVREF進 行緩衝處理。控制信號緩衝器23 0便將經緩衝處理過的L 位準寫入致能信號/WE、Η位準列位址選通信號/RAS、及 L位準行位址選通信號/CAS，輸出給控制電路240。 如此的話，控制電路240便對應著來自控制信號緩衝器 2 3 0的L位準寫入致能信號/WE、Η位準列位址選通信號 /RAS、及L位準行位址選通信號/CAS，而辨識資料的寫入 ® 模式。 此外，在寫入模式中，狀態寄存器25 0便依將DLL270 輸出進行非激活化處理之方式，指示著控制電路240，控 制電路240則對應著來自狀態寄存器2 5 0的指示，而將 DLL2 7 0的輸出進行非激活化處理。 然後，記憶組位址ΒΑ0,1便從外部供應給 DDR-SDRAM200。之後，位址緩衝器2 1 0便將記憶組位址 ΒΑ0,1進行緩衝處理，並將此經緩衝處理過的記憶組位址 BA0，1在與時脈BUFF_CLK，BUFF_/CLK爲同步的輸出給控 制電路2 4 0。 控制電路2 4 0則根據來自位址緩衝器2 1 0的記憶組位址 B A 0,1，而從記憶單元陣列260中所含的複數個記憶組中， 選擇其中一個記憶組。 然後，位址A0〜A12則從外部供應給DDR-SDRAM200， 位址緩衝器2 1 0便將位址A0〜A 1 2進行緩衝處理，並將此 11 312/發明說明書(補件V92-07/92109202 200404290 經緩衝處理過的位址AO〜A12在與時脈BUFF__CLK， BUFF —/CLK爲同步的輸出給控制電路240 〇此外，L位準 的列位址選通信號/RAS將從外部供應給DDR-SDRAM200 ，控制信號緩衝器23 0則利用上述動作，將L位準列位址 選通信號/RAS進行緩衝處理，之後再將此經緩衝處理過的 L位準列位址選通信號/RAS，在與時脈BUFF —CLK， BUFF —/CLK爲同步的輸出給控制電路240 〇 控制電路240便對應著L位準列位址選通信號/RAS，將 從位址緩衝器2 1 0所接收到的位址A0〜A 1 2視爲列位址， 並將此列位址在與時脈BUFF_CLK，BUFF_/CLK爲同步的 輸出給記憶單元陣列260。 然後，L位準的行位址選通信號/C AS便從外部輸入於 DDR-SDRAM200中，控制信號緩衝器23 0便採用內部參照 電壓INTVREF，將L位準行位址選通信號/CAS進行緩衝 處理，並將此經緩衝處理過的L位準行位址選通信號 /CAS，在與時脈BUFF_CLK，BUFF_/CLK爲同步的輸出給 控制電路2 4 0。 控制電路240便對應著L位準行位址選通信號/C AS，將 從位址緩衝器2 1 0所接收到的位址A0〜A 1 2視爲行位址， 並將此行位址在與時脈BUFF_CLK，BUFF_/CLK爲同步的 輸出給記憶單元陣列260。 再者，QS緩衝器290將從輸出入端子DQS接收資料選 通信號DQS，並將此資料選通信號DQS採用內部參照電壓 INTVREF進行緩衝處理。然後，QS緩衝器290便將經緩 12 312/發明說明書(補件)/92-07/92109202 200404290 衝過的內部資料選通信號IN TDQS輸出給I/O緩衝器2 8 0。 I/O緩衝器2 8 0在資料選通信號DQS的上升與下降之同 步’接收從輸出入端子D Q 0〜D Q 7所輸入的寫入資料 DQW。然後，I/O緩衝器280便將經緩衝過的寫入資料 DQW，在與來自QS緩衝器290的內部資料選通信號 INTDQS之上升與下降爲同步的輸出給記憶單元陣列2 60。 然後，在記憶單元陣列2 6 0中，列解碼器（未圖示）將來 自控制電路240的列位址予以解碼，並將依此經解碼過的 列位址所指定的字線進行激活化處理；行解碼器（未圖示） 將來自控制電路240的行位址予以解碼，並將依此經解碼 過的行位址所指定的位元線進行激活化處理。然後，寫入 資料DQW便被寫入於利用經激活化過之字線與位元線所 指定的記憶單元中。 依此的話，在DDR-SDRAM200中，寫入資料DQW便在 資料選通信號DQS的上升與下降爲同步的輸入給半導體 記億裝置200，並在與內部資料選通信號INTDQS的上升 與下降爲同步的寫入於記憶單元中。 其次，參照圖35所示，針對DDR-SDRAM200中，從記 憶單元進行資料讀出的動作進行說明。另外，即便在讀出 動作中，前提亦是設定爲：參照電壓VREF從外部供應給 DDR-SDRAM2 0 0，而且時脈緩衝器220、控制信號緩衝器 2 3 0及QS緩衝器290則接收具有與參照電壓VREF爲相同 電壓位準的內部參照電壓INTVREF。 在開始進行讀出動作之後，時脈CLK，/CLK、時脈致能 13 312/發明說明書(補件)/92-〇7/921 〇92〇2 200404290 信號C ΚΕ、及L位準晶片選擇信號/C S便從外部供應給 DDR-SDRAM200，控芾ij 電路 240 貝[J 截至將 DDR-SDRAM200 形成選擇狀態爲止之前的動作，均如同寫入動作的情況。 若DDR-SDRAM200呈選擇狀態的話，Η位準的寫入致能 信號/WE、Η位準的列位址選通信號/RAS、L位準的行位 址選通信號/CAS，便從外部供應給DDR-SDRAM200，控制 信號緩衝器2 3 0便將Η位準的寫入致能信號/ WE、Η位準 的列位址選通信號/RAS、及L位準的行位址選通信號 /C AS，採用內部參照電壓IN TV REF進行緩衝處理。控制 信號緩衝器2 3 0便將經緩衝處理過的Η位準寫入致能信號 /WE、Η位準列位址選通信號/RAS、及L位準行位址選通 信號/C AS，輸出給控制電路240。 如此的話，控制電路240便對應著來自控制信號緩衝器 2 3 0的Η位準寫入致能信號/ WE、Η位準列位址選通信號 /RAS、及L位準行位址選通信號/CAS，而辨識資料讀出模 式。 此外，在讀出模式中，狀態寄存器25 0便依將DLL270 的輸出進行激活化之方式，指示.著控制電路240，控制電 路24〇便對應著來自狀態寄存器25 0的指示而將DLL270 的輸出進行激活化。此外，狀態寄存器2 5 0將設定行位址 選通潛伏期CL ’控制電路240則依照利用狀態寄存器250 所指定的行位址選通潛伏期C L，將讀出資料輸出於外部的 方式，控制著I/O緩衝器2 8 0。 然後，DLLUO便根據來自時脈緩衝器220的時脈 14 312/發明說明書(補件)/92-07/92109202 200404290 BUFF_CLK，BUFF_/CLK，產生對時脈 CLK，/CLK 一 定相位 的週期信號DLLCLK_P，DLLCLK_N，並將此所產生的週期 信號DLLCLK —P，DLLCLK_N輸出給I/O緩衝器2 8 0與QS 緩衝器2 9 0。 此外，記憶組位址ΒΑ0,1將從外部供應給 DDR-SDRAM200，並根據寫入動作與相同的動作，將列位 址與行位址輸入於記憶單元陣列260中，俾使利用列位址 與行位址所指定的記憶單元被激活化。 然後，從資料已被激活化的記憶單元中所讀出，並含於 記憶單元陣列260中的感測放大器（未圖示），便將讀出資 料DQR予以放大，並經由資料匯流排BS2而輸出給I/O緩 衝器2 8 0。 如此的話，1/ 〇緩衝器2 8 0便在隨經狀態寄存器2 5 0所 設定的行位址選通潛伏期CL(圖35所示情況爲CAL = 2.5) 所產生的時序，在與來自DLL270的週期信號DLLCLK_P 與DLLCLK —N上升爲同步，將讀出資料DQR輸出給輸出 入端子DQ0〜DQ7。此外，QS緩衝器290係將來自DLL270 的週期信號DLLCLK —P，DLLCLK — N輸出給輸出入端子 DQS。 如此在DDR-SDRAM200中，便在與時脈BUFF_CLK， BUFF_/CLK爲同步的從記憶單元中讀出資料，讀出資料 DQR便在與由DDR-SDRAM200內部所產生的週期信號 DLLCLK_P，DLLCLK_N爲同步的輸出於外部。 【發明內容】 15 312/發明說明書(補件)/92-〇7/921〇92〇2 200404290 (發明所欲解決之問題） 但是，習知的DDR-SDRAM因爲在爲確保局速動作邊限 (margin)，而時脈CLK與互補的/CLK便採用從外部所供應 的參照電壓VREF與資料選通信號DQS，因此在不需要高 速動作邊限的低速測試器評估、產生測試及低速系統中， 將發生針腳數較多於普通SDRAM的情形，同時可進行測 試的DDR-SDRAM個數將變少的問題。 有鑒於斯，本發明之目的在於提供一種在低速動作模式 中，可削減外部針腳的半導體記憶裝置。 (解決問題之手段） 依照本發明的話，半導體記憶裝置係週期性施行資料之 寫入與讀出的普通動作模式，與依較普通動作模式爲慢的 速度施行資料之寫入與讀出的低速動作模式之中，依其中 任何一者的動作模式進行動作的半導體記憶裝置·，具備有： 複數記憶單元、信號選擇電路、及周邊電路。 複數的記憶單元係記憶著資料。信號選擇電路係從僅在 普通動作模式中才被使用的輸出入端子所接收到的第1信 號，與在低速動作模式及普通動作模式二者中均被使用的 輸出入端子所接收到的第2信號之中，選擇其中一者。周 邊電路係在信號選擇電路中選擇到第2信號之時，便採用 利用信號選擇電路所選擇到的第2信號，執行依照低速動 作模式而對複數記憶單元的資料寫入及/或讀出；當在信號 選擇電路中選擇到第1信號之時，便採用利用信號選擇電 路所選擇到的第1信號，執行依照普通速度動作模式而對 16 312/發明說明書(補件)/92-07/92109202 200404290 複數記憶單元的資料寫入及/或讀出。信號選擇電路係在普 通動作模式時便選擇第1信號，而在低速動作模式時便選 擇第2信號。 所以，依照本發明的話，便可使在低速動作模式中所使 用的輸出入端子數量，較低於在普通速度動作模式中所使 用的輸出入端子數量。 結果，在低速測試器評估、生產測試、及低速系統中， 便更增加可同時進行測試的半導體記憶裝置個數。此外， 依低速動作模式使用半導體記憶裝置的使用者便可更進一 步的削減成本。 【實施方式】 針對本發明實施形態，參照圖式進行詳細說明。另外， 圖中就相同或相當部分便賦予相同元件符號，並省略重複 說明。 [實施形態1] 參照圖1所示，實施形態1的半導體記憶裝置1 00係具 備有：位址緩衝器1 〇、時脈緩衝器2 0、控制信號緩衝器3 0、 控制電路4 0、狀態寄存器5 0、記憶單元陣列6 0、信號選 擇電路70、DLL80、I/O緩衝器90、QS緩衝器110、以及 資料匯流排BS1，2。記憶單元陣列60係含有記憶組 6 1〜64。半導體記憶裝置100更具體而言，係由DDR-SDRAM 所構成。 位址緩衝器1 〇係接收位址A0〜A 1 2與記憶組位址 BA0，1，並將此所接受到的位址A0〜A12與記憶組位址 17 312/發明說明書(補件)/92·07/921092〇2 200404290 B A 0，1進行緩衝處理。然後，位址緩衝器1 〇便將經緩衝處 理後的位址Α0〜Α12及記憶組位址ΒΑ0，1，在與從時脈緩 衝器20所接收到的時脈BUFF —CLK，BUFF_/CLK爲同步的 輸出於控制電路4 0中。 時脈緩衝器20係從外部接收時脈CLK，/CLK與時脈致能 信號CKE，並將使所接收到的時脈CLK，/CLK與時脈致能 信號CKE，採用內部參照電壓INTVREF進行緩衝處理。 時脈緩衝器20便將經緩衝處理過的時脈BUFF_CLK， BUFF」CLK輸出給位址緩衝器1〇、控制信號緩衝器30、 控制電路40及DLL 80，並將經緩衝處理過的時脈致能信 號CKE輸出給控制電路40。另外，內部參照電壓INTVREF 係具有與從外部接收到參照電壓VREF爲相同電壓位準之 參照電壓。 控制信號緩衝器30係從外部接收：晶片選擇信號/CS、列 位址選通信號/R AS、行位址選通信號/C AS、寫入致能信號 /WE、以及資料遮罩信號DM，將此所接收到的晶片選擇信 號/CS等控制信號，採用參照電壓INTVREF進行緩衝處 理。而控制信號緩衝器2 3 0則將經緩衝處理過的晶片選擇 信號/CS等控制信號，在與時脈BUFF_CLK，BUFF_/CLK爲 同步的輸出給控制電路4 0。 控制電路40係在從時脈緩衝器20所接受到時脈 BUFF_CLK,BUFF_/CLK的某個上升中，當時脈致能信號 CKE呈Η(邏輯高）位準之時，便將時脈BUFF_CLK， BUFF — /CLK的下一個上升視爲有效。反之，控制電路240 18 312/發明說明書(補件)/92-〇7/921〇92〇2 200404290 係在時脈buff_clk，buff_/clk的某個上升中，當時脈 致能信號CKE呈L(邏輯低）位準之時，便將時脈 BUFF_CLK，BUFF」CLK的下一個上升視爲無效。 然後，控制電路40便當將時脈BUFF_CLK，BUFF_/CLK 視爲有效之時，便根據從控制信號緩衝器3 0所接收到的晶 片選擇信號/CS、列位址選通信號/RAS、行位址選通信號 /C AS、寫入致能信號/WE、及資料遮罩信號DM，而控制 著半導體記憶裝置1 〇 〇。 更具體而言，控制電路40係根據L位準的晶片選擇信 號/CS而辨識選擇到半導體記憶裝置1〇〇，並根據Η位準 的晶片選擇信號/C S，辨識並未選擇到半導體記憶裝置 1 00。此外，控制電路40係根據來自位址緩衝器1 〇的記憶 組位址ΒΑ0，1，而選擇記憶組61〜64的任何者或全部。然 後，控制電路40在列位址選通信號/RAS從Η位準切換到 L位準的時序，便將從位址緩衝器1 0所接收到的位址 A 0〜A 1 2視爲列位址，並將此列位址在與來自時脈緩衝器 20的時脈BUFF_CLK，BUFF_/CLK爲同步的輸出給記憶組 6 1〜64中之任何者或全部。 再者，控制電路40在行位址選通信號/CAS從Η位準切 換到L位準的時序，便將從位址緩衝器1 0所接收到的位 址Α0〜Α12視爲行位址，並將此行位址在與來自時脈緩衝 器20的時脈BUFF_CLK，BUFF_/CLK爲同步的輸出給記憶 組6 1〜64中之任何者或全部。 控制電路40根據寫入致能信號/WE而辨識寫入模式或 19 312/發明說明書(補件)/92-07/92109202 200404290 讀出模式。然後，控制電路4 0便在寫入模式時，便依將從 輸出入端子DQO〜DQ7所輸入的寫入資料，在與來自QS緩 衝器1 10的內部資料選通信號INTDQS爲同步的輸出給記 憶組6 1〜64中之任何者或全部之方式，控制著I/O緩衝器 90。此外，控制電路40在讀出模式時，便依將從記憶組 6 1〜64透過資料匯流排BS2所讀出到的讀出資料，在與來 自DLL80之週期信號DLLCLK — P或DLLCLK_N爲同步的 輸出給輸出入端子DQO〜DQ7之方式，控制著I/O緩衝器 90，並依將來自DLL90的週期信號DLLCLK —P或 DLLCLK — N輸出給輸出入端子DQO〜DQ7之方式，控制著 QS緩衝器110。 控制電路4 0根據資料遮罩信號D Μ而控制著I/O緩衝器 9 〇。更具體而言，控制電路4 0係在寫入模式時，便根據Η 位準的資料遮罩信號D Μ，依在資料遮罩信號D Μ呈Η位 準期間的寫入資料，不致被寫入於記憶組6 1〜64中之方 式’控制著I / 0緩衝器9 0，並根據L位準的資料遮罩信號 D Μ，依所有的寫入資料均被寫入於記憶組6 1〜6 4中之方 式，控制著I/O緩衝器90。控制電路40係在讀出模式時， 便根據Η位準的資料遮罩信號DM，將I/O緩衝器90予以 非激活化，並根據L位準的資料遮罩信號D Μ，將1/ 0緩 衝器9 0予以激活化。 控制電路40則控制著在根據利用狀態寄存器5 0所設定 的行位址選通潛伏期C L而指示資料讀出動作起，至實際 讀出資料爲止的時序，並依照來自狀態寄存器5 0的指示， 20 3Π/發明說明書(補件)/92-〇7/921092〇2 200404290 將D L L 8 0進行激活化或非激活化。 所 寄 路 時 擇 號 心BB 位 並 信 器 的 64 組 來 出 21 狀態寄存器5 0係設定行位址選通潛伏期C l，並將此 設定的行位址選通潛伏期CL輸出給控制電路40。狀態 存器50則將DLL80的激活化或非激活化指示著控制電 40。此外，狀態寄存器50則在半導體記憶裝置10〇出廠 所預設的Η位準或L位準之信號TMDQS輸出給信號選 電路7 0。 記憶單元陣列6 0係含有記憶組6 1〜6 4，並記憶著資米 信號選擇電路7 0係從輸出入端子D Q S接收資料選通信 DQS，並從輸出入端子CLK接收時脈CLK。然後，信號 擇電路70便依照後述方法，對應著信號TMDQS的邏輯 準，選擇資料選通信號DQS與時脈CLK中之任一者， 將所選擇到的信號輸出給QS緩衝器1 1 0。 DLL80便根據來自時脈緩衝器20的時脈BUFF —CLK， BUFF — /CLK，而產生對時脈CLK，/CLK 一定相位的週期 號DLLCLK —P，DLLCLK —N，並將此所產生的週期信號 DLLCLK —P，DLLCLK — N輸出給I/O緩衝器90與QS緩衝 110° I/O緩衝器90係在寫入模式時，便從輸出入端子 DQ0〜DQ7所輸入的寫入資料，在與來自QS緩衝器110 內部資料選通信號INTDQS爲同步的寫入於記憶組61〜 中。此外，I/O緩衝器90則在讀出模式時，便將從記憶 6 1〜64透過資料匯流排BS2所讀出到的讀出資料，在與 自DLL80的週期信號DLLCLK_P，DLLCLK —N爲同步的輸 312/發明說明書(補件)/9107/92109202 200404290 給輸出入端子D Q 0〜D Q 7。 Q S緩衝器11 0係在寫入模式時，便將從信號選擇電路 70所輸入的資料選通信號DQS或時脈CLK，採用內部參 照電壓INTVREF進行緩衝處理，將此經緩衝處理過的信號 當作內部資料選通信號INTDQS並輸出給I/O緩衝器90。 此外，QS緩衝器110則在讀出模式時，便將從DLL80所 接收到的週期信號DLLCLK_P，DLLCLK —Ν直接輸出給資料 選通信號D Q S。 資料匯流排BS1將來自控制電路40的位址A0〜A12與記 憶組位址BA0，1、及列位址選通信號/RAS等控制信號傳輸 給記憶組61〜64中的任何者或全部。而，資料匯流排BS2 則在記憶組61〜64之任何者（或全部）與I/O緩衝器90之 間，進行寫入資料或讀出資料的處置。 半導體記憶裝置1 〇〇係從外部接受外部電源電壓 EXTVDD。內建於半導體記憶裝置100內的電源電路（未圖 示），便根據外部電源電壓EXTVDD，產生預充電電壓VBL 及記憶單元板電壓等各種內部電源電壓，並將此所發生的 各種內部電源電壓供應給記憶單元陣列6 0。 參照圖2所示，各個記憶組6 1〜64分別含有：列解碼器 610、字線驅動器620、行解碼器63 0、感測放大器640、 及記憶體陣列6 5 0。 列解碼器6 1 0係將從控制電路4 0所接收到的列位址進 行解碼，並將此經解碼過的列位址輸出給字線驅動器6 2 0。 字線驅動器6 2 0便將經從列解碼器6 1 0所接收到的列位址 22 3發明說明書(補件)/92-07/92109202 200404290 所指定的字線（字線WL1〜WLn中之任何者，n爲自然數） 進行激活化。 ， 行解碼器6 3 0係將從控制電路4 0所接收到的行位址進 行解碼’並將此經解碼過的行位址輸出給位元線配對（位元 線配對BL1，/BL1〜BLm，/BLm中之任何者，m爲自然數）。 感測放大器6 4 0便在寫入模式時，將來自1/ 〇緩衝器9 0 的寫入資料，寫入於經激活化過之位元線配對（位元線配對 BL1，/BLl〜BLm，/BLm中之任何者）中。此外，感測放大器 640在讀出模式時，將來自經激活化過之位元線配對（位元 線配對61^1，/：81^1〜81^111，/：81^111中之任何者）中的讀出資料予 以放大，並將此經放大過的讀出資料輸出給I/O緩衝器90。 記憶體陣列6 5 0係包含有：複數位元線配對BL1，/BLl〜 BLm，/BLm、複數字線WL1〜WLn、複數等化器電路651〜65m 、以及n xm個記憶單元MC。複數等化器電路651〜65 m係 對應著複數位元線配對BL1，/BL1〜BLm，/BLm而設置著。 各個等化器電路651〜65m分別在對記憶單元MC執行資料 的寫入前或讀出前，便將所對應的位元線配對（位元線配對 BL1，/BL1〜BLm,/BLm中之任何者）預充電至指定電壓 VBL( = EXTVDD/2)。 η X m個記憶單元MC分別配置於位元線配對（位元線配 對BL1，/BL1〜BLm，/BLm中之任何者）、與字線（字線 WL1〜WLn中之任何者）的交叉點。 所以，在記憶體陣列65 0中，便對被激活化的字線（字線 WL1〜WLn中之任何者）、與被激活化的位元線配對（位元線 23 312/發明說明書(補件)/92-07/92109202 200404290 配對BLl，/BLl〜BLm，/BLm中之任何者）之交叉點上所配置 的記憶單元MC進行資料的輸出入。 參照圖3所示，信號選擇電路70係包含有：P通道MOS 電晶體7 0 1,7 03 ; N通道MOS電晶體702,704 ;以及反相 器7 0 5。P通道MOS電晶體701係其源極端子連接於N通 道MOS電晶體702的源極端子，而汲極端子則連接於N 通道MOS電晶體702的汲極端子。 P通道MOS電晶體703係其源極端子連接於N通道MOS 電晶體704的源極端子，而汲極端子則連接於N通道MOS 電晶體704的汲極端子。 P通道MOS電晶體701與N通道MOS電晶體704係於 其閘極端子接收來自狀態寄存器50的信號TMDQS。 P通道MOS電晶體701與N通道MOS電晶體702將構 成傳輸閘TG1。而P通道MOS電晶體703與N通道MOS 電晶體704將構成傳輸閘TG2。 反相器7 0 5係接收來自狀態寄存器50的信號TMDQS， 並在將此所接受的信號TMDQS進行反轉之後，再輸出給N 通道MOS電晶體702與P通道MOS電晶體70 3的閘極端 子。 若狀態寄存器5 0將L位準的信號TMD Q S輸出給信號選 擇電路70的話，反相器705便在將L位準的信號TMDQS 進行反轉之後，再將Η位準的信號輸出給N通道Μ 0 S電 晶體702與Ρ通道MOS電晶體7 0 3的閘極端子。而Ρ通 道MOS電晶體701與Ν通道MOS電晶體704將由閘極端 24 3Π/發明說明書(補件)/92-07/92109202 200404290 子接收L位準的信號TMDQS。 如此的話，P通道MOS電晶體701與N通道MOS電晶 體702便將被導通，而P通道MOS電晶體703與N通道 MOS電晶體704則被截止。所以，傳輸閘TG1便將從輸出 入端子DQS所輸入的資料選通信號DQS，當作信號DQS0 而輸出給Q S緩衝器1 1 0。 反之，若狀態寄存器50將Η位準的信號TMDQS輸出給 信號選擇電路70的話，反相器705便在將Η位準的信號 TMDQS進行反轉之後，再將L位準的信號輸出給Ν通道 MOS電晶體7 02與P通道MOS電晶體7 03的閘極端子。 而P通道MOS電晶體701與N通道MOS電晶體704將由 閘極端子接收Η位準的信號TMDQS。 如此的話，P通道MOS電晶體701與N通道MOS電晶 體702便將被截止，而P通道MOS電晶體703與N通道 M OS電晶體7 04則被導通。所以，傳輸閘TG2便將從備出 入端子CLK所供應的時脈CLK，當作信號DQS0而輸出給 Q S緩衝器1 1 0。 依此方式，信號選擇電路7 0便對應著L位準的信號 T M D Q S而選擇資料選通信號D Q S，並將此所選擇到的資料 選通信號D Q S輸出給Q S緩衝器1 1 〇 ’並對應著Η位準的 信號TMDQS而選擇時脈CLK，並將此所選擇到的時脈CLK 輸出給QS緩衝器11〇。 參照圖4所示，時脈緩衝器2 0、控制信號緩衝器3 0、 及Q s緩衝器1 1 〇係含有差動放大電路D F A 1。差動放大電 25 312/發明說明書(補件)/92-〇7/921 〇92〇2 200404290 路DFA1係含有：P通道MOS電晶體ι，2、及N通道MOS 電晶體3,4〇P通道MOS電晶體1與N通道M〇S電晶體3 係串聯連接於電源節點VDD與接地節點GND間。 P通道MOS電晶體2與N通道M0S電晶體4係串聯連 接於電源節點VDD與接地節點GNd間。P通道MOS電晶 體1與N通道MOS電晶體3係相對於P通道MOS電晶體 2與N通道MOS電晶體4進行並聯連接。 P通道MOS電晶體1，2係由閘極端子接受節點N1上的 電壓。N通道Μ Ο S電晶體3則由閘極端子接受內部參照電 壓INTVREF。Ν通道MOS電晶體4係由閘極端子接受信 號 SGN。 信號S GN係當差動放大電路DFA i含於控制信號緩衝器 3 0中之時，便屬於晶片選擇信號/C S等的控制信號；而當 當差動放大電路DFA1含於QS緩衝器110中之時，便屬於 來自信號選擇電路70的資料選通信號DQS或時脈CLK。 差動放大電路DFA1係將構成信號SGN與內部參照電壓 INTVREF進行比較之後，再將具有對應著此比較結果的邏 輯位準之信號，輸出給節點Ν 1。更具體而言，差動放大電 路DFA1係當構成信號SGN的電壓較高於內部參照電壓 INTVREF之時，便從節點N1輸出Η位準的信號；而當構 成信號SGN的電壓在內部參照電壓INTVREF以下之時， 便從節點Ν 1輸出L位準的信號。 參照圖5所示，時脈緩衝器2 0係更進一步含有差動放 大電路DFA2。差動放大電路DFA2係含有：P通道MOS電 26 312/發明說明書(補件)/92-〇7/921 〇92〇2 200404290 晶體5,6、及N通道MOS電晶體7,8。P通道MOS電晶體 5與N通道MOS電晶體7係串聯連接於電源節點VDD與 接地節點GND間。 P通道MOS電晶體6與N通道MOS電晶體8係串聯連 接於電源節點VDD與接地節點GND間。P通道MOS電晶 體5與N通道MOS電晶體7係相對於P通道MOS電晶體 6與N通道Μ Ο S電晶體8進行並聯連接。 Ρ通道Μ Ο S電晶體5，6係由閘極端子接受節點Ν2上的 電壓。Ν通道Μ Ο S電晶體7則由閘極端子從輸出入端子 CLK接受內部參照電壓INTVREF。Ν通道MOS電晶體8 係由閘極端子從輸出入端子/CLK接受時脈/CLK。 差動放大電路DFA2係將構成時脈CLK的電壓與構成時 脈/CLK的電壓進行比較之後，再將由對應著此比較結果的. 電壓所構成的時脈buff_clk，buff_/clk，分別從節點 N 3，N 4中輸出。 參照圖6所示，針對差動放大電路DFA1，DFA2的動作， 以具體信號爲例進行說明。首先，針對當差動放大電路 DFA 1構成控制信號緩衝器3 0之情況時的動作，以寫入致 能信號/WE爲例進行說明。當差動放大電路DFA1構成控 制信號緩衝器30之時，N通道MOS電晶體4便由閘極端 子接收寫入致能信號/WE。 若N通道MOS電晶體4由閘極端子接收Η位準寫入致 能信號/WE的話，差動放大電路DFA1便將構成Η位準寫 入致能信號/WE的電壓與內部參照電壓INTVREF進行比 27 312/發明說明書(補件)/92-07/92109202 200404290 較’並將由對應著此比較結果的電壓所構成的寫入致能信 號/ W E，從節點n 1輸出。 因爲Η位準的寫入致能信號/WE乃由較高於內部參照電 壓I Ν Τ V R E F的電壓所構成，因此差動放大電路〇 FA 1在此 情況下便從節點N 1輸出Η位準的寫入致能信號/WE。 反之’若Ν通道MOS電晶體4由閘極端子接收L位準 寫入致能信號/ WE的話，差動放大電路DFAl便將構成L 位準寫入致能信號/WE的電壓與內部參照電壓IN TV REF 進行比較’並將由對應著此比較結果的電壓所構成的寫入 致能信號/WE，從節點N1輸出。 因爲L位準的寫入致能信號/WE乃由內部參照電壓 INTVREF以下的電壓所構成，因此差動放大電路DFAi在 此情況下便從節點Ν 1輸出L位準的寫入致能信號/WE。 如此，差動放大電路DFA1便將輸入於N通道MOS電晶 體4閘極端子中的寫入致能信號/WE電壓，與內部參照電 壓INTVREF進行比較，然後再將對應著此比較結果的電壓 所構成的寫入致能信號/ WE，從節點N1輸出。 差動放大電路DFA1係當除寫入致能信號/ WE之外的晶 片選擇信號/CS、列位址選通信號/RAS、行位址選通信號 /C AS及資料遮罩信號DM，輸入給N通道MOS電晶體4 閘極端子的情況時，亦將執行如同寫入致能信號/WE輸入 於N通道Μ Ο S電晶體4閘極端子之情況時的動作爲相同 的動作。 藉此控制信號緩衝器30便採用內部參照電壓 28 312/發明說明書(補件)/92-07/92109202 200404290 I Ν Τ V R E F，將寫入致能信號/ W E等的控制信號施行緩衝處 理。 其次，針對QFA1含於QS緩衝器11〇中之情況時的動 作，以資料選通信號D Q S爲例進行說明。當差動放大電路 D F A 1含於Q S緩衝器1 1 0中的情況時，N通道Μ Ο S電晶 體4便由閘極端子接受資料選通信號DQS ° 當Ν通道Μ Ο S電晶體4由閘極端子接收L位準的資料 選通信號DQS之時，差動放大電路DFA1便將構成L位準 資料選通信號DQS的電壓與內部參照電壓INTVREF進行 比較，並將由對應著此比較結果的電壓所構成的資料選通 信號D Q S，從節點Ν1輸出。 因爲L位準的資料選通信號DQS乃由內部參照電壓 INTVREF以下的電壓所構成，因此差動放大電路DFA1在 此情況下便從節點Ν 1輸出L位準的內部資料選通信號 INTDQS。 反之，若Ν通道MOS電晶體4由閘極端子接收Η位準 資料選通信號DQS之時，差動放大電路DFA1便將構成Η 位準資料選通信號DQS的電壓與內部參照電壓INTVREF 進行比較，並將由對應著此比較結果的電壓所構成的內部 資料選通信號INTDQS，從節點N1輸出。 因爲Η位準的資料選通信號DQS乃由較高於內部參照電 壓INTVREF的電壓所構成，因此差動放大電路DFA1在此 情況下便從節點Ν 1輸出Η位準的內部資料選通信號 INTDQS。 29 312/發明說明書(補件)/92-07/92109202 200404290 如此，差動放大電路DFA1便將輸入於N通道M0S 體4閘極端子中的資料選通信號d Q S電壓，與內部參 壓IN TVREF進行比較’然後再將對應著此比較結果的 所構成的資料選通信號D Q S，從節點n 1輸出。另外 入資料DQW將在與資料選通信號DQS上升與下降爲 步，從輸出入端子DQ0〜DQ7輸入於I/O緩衝器90中 差動放大電路D F A 1係即便取代資料選通信號d Q S 爲將時脈C L K輸入於N通道Μ Ο S電晶體4閘極端子 況時，亦將執行如同使資料選通信號D Q S輸入於N i Μ Ο S電晶體4閘極端子之情況時的動作爲相同的動作 藉此QS緩衝器1 1 0便採用內部參照電壓in TV REF 資料選通信號D Q S或時脈C LK施行緩衝處理。 當差動放大電路D FA 1含於時脈緩衝器2 0中的情況 N通道Μ Ο S電晶體4將由閘極端子接受時脈致能信號 CKE。然後，差動放大電路DFA1將依照上述的動作 對時脈致能信號CKE進行緩衝處理。 最後，針對差動放大電路DFA2構成時脈緩衝器20 動作進行說明。Ν通道MOS電晶體7係由閘極接收時 C L Κ，而Ν通道Μ Ο S電晶體8貝1]由閘極端子接收時脈 與互補的時脈/CLK。
差動放大電路DFA2係將構成時脈/CLK的電壓與構 脈C LK的電壓進行比較之後，再將由對應著此比較結 電壓所構成的時脈BUFF_CLK，BUFF_/CLK從節點N2 出，並將由對應比較結果的電壓所構成之時脈B UFF 312/發明說明書(補件)/92-07/92109202
電晶 照電 電壓 ，寫 同 〇 而改 的情 道 〇 ，將 ,時， ，而 時的 :脈 CLK 成時 果的 輸 CLK 30 200404290 從節點N3輸出。 當N通道MOS電晶體7由閘極端子接收Η位準的時脈 CLK，而Ν通道MOS電晶體8由閘極端子接收L位準的時 脈/CLK時，差動放大電路DFA2便從節點Ν2輸出L位準 的時脈BUFF_/CLK，並從節點Ν3輸出Η位準的時脈 BUFF_CLK。 再者，當N通道MOS電晶體7由閘極端子接收L位準 的時脈CLK，而N通道MOS電晶體8由閘極端子接收Η 位準的時脈/CLK時，差動放大電路DFA2便從節點Ν2輸 出Η位準的時脈BUFF_/CLK，並從節點N3輸出L位準的 時脈 BUFF_CLK。 然後，差動放大電路DFA2便將構成時脈/CLK的電壓與 構成時脈CLK的電壓進行比較，決定由對應此比較結果的 電壓所構成之邏輯位準時，當作基準的電壓乃爲內部參照 電壓 INTVREF 〇 如此，差動放大電路DFA2便以內部參照電壓INTVREF 爲基準，並依照上述動作將時脈CLK，/CLK進行緩衝處 理，並將此經緩衝過的時脈BUFF_CLK，BUFF_/CLK予以 輸出。 所以，圖6所示位準LV便屬於決定將上述各種信號進 行緩衝處理後之信號到底爲Η位準或L位準時，當作基準 的位準，乃由內部參照電壓INTVREF所構成。 參照圖7與圖8所示，針對半導體記憶裝置1 00的普通 動作模式下的動作進行說明。此普通動作模式係指 31 312/發明說明書(補件)/92-07/92109202 200404290 DDR-SDRAM中的普通動作模式而言。 當半導體§5憶裝置1 0 0在普通動作模式下進行動作之情 況時，狀態寄存器50便將L位準的信號TMDQS輸出給信 號選擇電路7 〇。所以’信號選擇電路7 0便對應著L位準 的信號T M D Q S而選擇從輸出入端子d Q S所輸入的資料選 通信號DQS，並輸出給QS緩衝器11〇。 參照圖7所示，針對普通動作模式下的資料寫入動作進 行說明。另外，前提設定爲參照電壓VREF從外部供應給 半導體記憶裝置1 〇 〇，而且時脈緩衝器2 0、控制信號緩衝 器3 0及QS緩衝器1 1 0則接收具有與參照電壓VREF爲相 同電壓位準的內部參照電壓INTVREF。 若開始進行寫入動作的話，時脈CLK，/CLK、及時脈致 能信號C K E便從外部供應給半導體記憶裝置1 〇 〇。然後， 時脈緩衝器20便經由差動放大電路DFA2將時脈 CLK，/CLK進行緩衝處理，然後將此經緩衝處理過的時脈 BUFF_CLK，BUFF_/CLK輸出給位址緩衝器10、控制信號 緩衝器3 0、控制電路4 0及DLL 8 0。時脈緩衝器2 0則經由 差動放大電路DFA1將時脈致能信號CKE進行緩衝處理， 然後將此經緩衝處理過的時脈致能信號CKE輸出給控制 電路40。 再者，L位準的晶片選擇信號/C S從外部供應給半導體 記憶裝置1 〇 〇。控制信號緩衝器3 0則採用內部參照電壓 I N T V R E F而將L位準的晶片選擇信號/ C S進行緩衝處理， 將此經緩衝處理過的L位準晶片選擇信號/CS，在與時脈 32 312/發明說明書(補件)/92-07/92109202 200404290 BUFF_CLK，BUFF —/CLK爲同步的輸出給控制電路40。 然後，控制J電路40係在時脈BUFF_CLK，BUFF —/CLK的 某個上升中，判斷時脈致能信號CKE爲Η位準或L位準。 此情況下，因爲時脈致能信號C ΚΕ呈Η位準，因此控制電 路40便在時脈BUFF_CLK，BUFF_/CLK的下一個上升中， 將L位準的晶片選擇信號/C S視爲有效，並將半導體記憶 裝置1〇〇設定爲選擇狀態。 然後，將L位準的寫入致能信號/WE、Η位準的列位址 選通信號/R AS、及L位準的行位址選通信號/C AS，從外部 供應給半導體記憶裝置1 00，控制信號緩衝器30便將L位 準的寫入致能信號/WE、Η位準的列位址選通信號/RAS、 及L位準的行位址選通信號/CAS採用內部參照電壓 INTVREF進行緩衝處理。控制信號緩衝器3〇便將經緩衝 處理過的L位準寫入致能信號/WE、Η位準列位址選通信 號/RAS、及L位準行位址選通信號/CAS，輸出給控制電路 40。 如此的話，控制電路40便對應著來自控制信號緩衝器 3 0的L位準寫入致能信號/ WE、Η位準列位址選通信號 /RAS、及L位準行位址選通信號/CAS，而辨識資料的寫入 模式。 此外，在寫入模式中，狀態寄存器50便依將DLL80輸 出進行非激活化處理之方式，指示著控制電路40，控制電 路40則對應著來自狀態寄存器50的指示，而將DLL80的 輸出進行非激活化處理。 33 312/發明說明書(補件)/92-07/92109202 200404290 然後，記憶組位址B A 0，1便從外部供應給半導體記憶裝 置100。之後，位址緩衝器1〇便將記憶組位址ΒΑ0，1進行 緩衝處理，並將此經緩衝處理過的記憶組位址ΒΑΟ, 1在與 時脈BUFF_CLK，BUFF_/CLK爲同步的輸出給控制電路40。 控制電路4 〇則根據來自位址緩衝器1 0的記億組位址 B A 0，1，而從記憶單元陣列60中所含的複數個記憶組61〜6 4 中，選擇其中一個記憶組。 然後，在列位址選通信號/RAS從Η位準切換呈L位準 的時序之同步，從外部將位址Α0〜A 1 2供應給半導體記憶 裝置100,位址緩衝器10便將位址A0〜A12進行緩衝處理， 並將此經緩衝處理過的位址A0〜A 1 2在與時脈 BUFF_CLK，BUFF_/CLK爲同步的輸出給控制電路40。此 外，L位準的列位址選通信號/RAS將從外部供應給半導體 記憶裝置1 〇〇，控制信號緩衝器30則利用上述動作，將L 位準列位址選通信號/RAS進行緩衝處理，之後再將此經緩 衝處理過的L位準列位址選通信號/RAS，在與時脈 BUFF — CLK爲同步的輸出給控制電路40 〇 控制電路40便在內部指令解碼器（未圖示）辨識L位準之 列位址選通信號/R AS、Η位準之行位址選通信號/C AS、及 Η位準之寫入致能信號/WE的時序，將從位址緩衝器1 0所 接收到的位址Α0〜A 1 2視爲列位址X，並將此列位址X在 與時脈BUFF_CLK爲同步的輸出給記憶單元陣列60中所 選擇到的記憶組（記憶組6 1〜6 4中任何者）。 然後，在行位址選通信號/CAS從Η位準切換呈L位準 34 312/發明說明書(補件)/92-07/92109202 200404290 的時序之同步，從外部將位址AO〜A 1 2供應給半導體記憶 裝置1 0 0，位址緩衝器1 0便將位址A 0〜A 1 2進行緩衝處理， 並將此經緩衝處理過的位址A0〜A12在與時脈 BUFF —CLK，BUFF_/CLK爲同步的輸出給控制電路40。 此外，L位準的行位址選通信號/C AS將從外部輸入，而 控制信號緩衝器30則採用內部參照電壓INTVREF，將L 位準行位址選通信號/C AS進行緩衝處理，之後再將此經緩 衝處理過的L位準行位址選通信號/C AS，在與時脈 BUFF — CLK爲同步的輸出給控制電路40 〇 控制電路40便在內部指令解碼器（未圖示）辨識Η位準之 列位址選通信號/RAS、及L位準之行位址選通信號/CAS 的時序，將從位址緩衝器1 〇所接收到的位址Α0〜A 1 2視爲 行位址Y，並將此行位址Y在與時脈BUFF_CLK， BUFF一/CLK爲同步的輸出給記憶單元陣歹[J 60中所選擇到 的記憶組（記憶組6 1〜64中任何者）。 再者，QS緩衝器110將從信號選擇電路70接收資料選 通信號DQS，並將此資料選通信號DQS採用內部參照電壓 INTVREF進行緩衝處理。然後，QS緩衝器110便將經緩 衝過的內部資料選通信號INTDQS輸出給I/O緩衝器90。 I/O緩衝器90在資料選通信號DQS的上升與下降之同 步，從輸出入端子DQ0〜DQ7接收寫入資料DQWH。然後， I/O緩衝器90便將經緩衝過的寫入資料DQWH，在與來自 QS緩衝器110的內部資料選通信號INTDQS之上升與下降 爲同步的輸出給記憶單元陣列60中所選擇到的記億組（記 35 312/發明說明書(補件)/92-07/92109202 200404290 憶組6 1〜6 4中任何者）。 然後，在記憶單元陣列6 0中，列解碼器6 1 0將來自控 制電路4 0的列位址X予以解碼，並將此經解碼過的列位 址X輸出給字線驅動器6 2 0。字線驅動器6 2 0便利用經解 碼過列位址X所指定的字線WLi(l g η)進行激活化處 理。 行解碼器6 3 0則將來自控制電路40的行位址Υ進行予 以解碼，並將此經解碼過的行位址Υ所指定的位元線 BLj，/BLj(l $ j $ m)予以激活化。然後，寫入資料DQWH便 透過感測放大器640而寫入於經被激活化的字線WLi與位 元線BLj,/BLj所指定的記憶單元MC中。 依此的話，在普通動作中，寫入資料DQWH便在資料選 通信號DQS的上升與下降爲同步的輸入給半導體記憶裝 置100，並在與內部資料選通信號IN TDQS的上升與下降 爲同步的寫入於記憶單元M C中。 再者，參照圖8所示，針對普通動作模式下，從記憶單 元M C施行資料讀出的動作進行說明。另外，即便在讀出 動作中，前提亦是設定爲：參照電壓VREF從外部供應給半 導體記憶裝置1 〇〇，而且時脈緩衝器20、控制信號緩衝器 30及QS緩衝器110則接收具有與參照電壓VREF爲相同 電壓位準的內部參照電壓INTVREF。 在開始進行讀出動作之後，時脈CLK，/CLK、時脈致能 信號CKE、及L位準晶片選擇信號/CS便從外部供應給半 導體記憶裝置1 〇〇，控制電路40則截至將半導體記憶裝置 36 31万發明說明書(補件)/92-07/92109202 200404290 1 ο 0形成選擇狀態爲止之前的動作，均如同寫入動作的情 況。 若半導體記憶裝置1 0 0呈選擇狀態的話，Η位準的寫入 致能信號/ W Ε、Η位準的列位址選通信號/ R a S、L位準的 行位址選通信號/ C A S，便從外部供應給半導體記憶裝置 100,控制信號緩衝器30便將Η位準的寫入致能信號/WE、 Η位準的列位址選通信號/ R A S、及L位準的行位址選通信 號/C AS，採用內部參照電壓INTVREF進行緩衝處理。控 制信號緩衝器3 0便將經緩衝處理過的Η位準寫入致能信 號/WE、Η位準列位址選通信號/RAS、及L位準行位址選 通信號/C AS，輸出給控制電路40。 如此的話，控制電路4 0便對應著來自控制信號緩衝器 3 0的Η位準寫入致能信號/ WE、Η位準列位址選通信號 /RAS、及L位準行位址選通信號/C AS，而辨識資料讀出模 式。 此外，在讀出模式中，狀態寄存器5 0便依將D L L 8 0的 輸出進行激活化之方式，指示著控制電路40，控制電路40 便對應著來自狀態寄存器50的指示而將DLL80的輸出進 行激活化。此外，狀態寄存器5 0將設定行位址選通潛伏期 CL，控制電路40則依照利用狀態寄存器50所指定行位址 選通潛伏期C1所產生的時序，依將讀出資料輸出給輸出入 端子DQ0〜DQ7之方式，控制著I/O緩衝器90。 然後，D L L 8 0便根據來自時脈緩衝器2 0的時脈 BUFF —CLK，BUFF_/CLK，產生對時脈 CLK，/CLK 一 定相位 37 312/發明說明書(補件)/92-07/92109202 200404290 的週期信號DLLCLK_P，DLLCLK_N，並將此所產生的週期 信號DLLCLK_P，DLLCLK_N輸出給I/O緩衝器90與QS緩 衝器1 1 〇。 此外，記憶組位址ΒΑ0,1將從外部供應給半導體記憶裝 置1 0 0，並根據寫入動作與相同的動作，選擇經記憶組位 址BA0，1所指定的記憶組（記憶組61〜64中任何者）。 再者，位址A0〜A 1 2便將從外部供應給半導體記憶裝置 1 〇 〇，並利用與寫入動作相同的動作，將列位址X與行位 址Y輸入於記憶單元陣列60中被選擇到的記憶組（記憶組 6 1〜64中任何者）中，並將列位址X與行位址Y所指定的記 憶單元MC予以激活化。 然後，資料便從被激活化的記憶單元MC中讀出，而 記憶單元陣列60中所含感測放大器640便將讀出資料 DQRH予以放大，並經由資料匯流排BS2而輸出給I/O緩 衝器90。 如此的話，I/O緩衝器90便在隨經狀態寄存器50所設 定的行位址選通潛伏期CL(圖8所示情況爲CAL = 2.0)所產 生的時序，在與來自DLL80的週期信號DLLCLK —P與 DLLCLK一N上升爲同步，將讀出資料DQRH輸出給輸出入 端子DQ0〜DQ7。此外，QS緩衝器110係將來自DLL80的 週期信號DLLCLK_P與DLLCLK_N直接輸出給輸出入端子 DQS。 如此在半導體記憶裝置1 0 0的普通動作模式下，便在與 時脈BUFF_CLK，BUFF」CLK爲同步的從記憶單元中讀出 38 312/發明說明書(補件)/92-07/92109202 200404290 出資料，讀出資料DQRH便在與由半導體記億裝置100內 部所產生的週期信號DLLCLK_P，DLLCLK_N爲同步的輸出 於外部。 所以，半導體記憶裝置100若使L位準的信號TMDQS 從狀態寄存器5 0輸出給信號選擇電路70的話，便將與資 料選通信號DQS的上升與下降、或者週期信號DLLCLK_P 與DLL CL K_N的上升爲同步的進行著資料對記憶單元MC 的寫入與讀出。 參照圖9與圖1 0所示，針對半導體記憶裝置1 00之低 速動作模式的動作進行說明。此低速動作模式係指較 DDR-SDRAM2 0 0中的普通動作模式的速度爲遲緩的模式。 當半導體記憶裝置1 〇 〇在低速動作模式下進行動作的情 況時，狀態寄存器50便將Η位準的信號TMDQS輸出給信 號選擇電路70。所以，信號選.擇電路70便對應著Η位準 的信號TMDQS，而選擇從輸出入端子CLK所輸入的時脈 CLK，並輸出給QS緩衝器110。 參照圖9所示，針對普通動作模式下的資料寫入動作進 行說明。另外，前提設定爲參照電壓VREF從外部供應給 半導體記憶裝置1 00，而且時脈緩衝器20、控制信號緩衝 器30及QS緩衝器110則接收具有與參照電壓VREF爲相 同電壓位準的內部參照電壓INTVREF。 若開始進行寫入動作的話，記憶單元陣列60中所含記 憶組6 1〜64的任何者便將被選擇到，截至此被選擇到的記 憶組（記憶組61〜64之任何者）的字線WLi與位元線 39 312/發明說明補件)/92-07/92109202 200404290 B Lj，/ B Lj被激活化爲止之前的動作，均如同上述普通動作 模式下的寫入動作。 然後，QS緩衝器Π 0便從信號選擇電路7〇接收時脈 C LK，並將此所接收到時脈C LK採用內部參照電壓 INTVREF進行緩衝處理。然後，qs緩衝器11〇便將經緩 衝處理過的時脈CLK當作內部資料選通信號INTDQS而輸 出給I/O緩衝器90。 I/O緩衝器90係在與時脈CLK上升爲同步的從輸出入端 子DQ0〜DQ7接收寫入資料DQWL1，並將此所接收到的寫 入資料DQWL1進行緩衝化處理。然後，：[/〇緩衝器90便 將經緩衝過的寫入資料D Q WL 1，在與來自Q S緩衝器1 1 0 的內部資料選通信號INTDQS( = CLK)之上升爲同步的輸出 給記憶單元陣列60中所選擇到的記憶組（記億組6 1〜64中 任何者）。 此後的動作將如同普通動作模式下的寫入動作。 依此在低速動作模式中，寫入資料D QWL 1便將與時脈 CLK之上升爲同步的輸入於半導體記憶裝置100，並在與 內部資料選通信號INTDQS( = CLK)上升爲同步的寫入於記 憶單元MC中。 再者，參照圖1 〇所示，針對低速動作模式下，從記憶 單元M C施行資料讀出的動作進行說明。另外，即便在讀 出動作中，前提亦是設定爲：參照電壓VREF從外部供應給 半導體記憶裝置1 0 0，而且時脈緩衝器2 0、控制信號緩衝 器30及QS緩衝器11〇則接收具有與參照電壓VREF爲相 40 312/發明說明書(補件)/92-07/92109202 200404290 同電壓位準的內部參照電壓INTVREF。 從讀出動作開始後，記憶單元陣列60中所含記憶組 6 1〜6 4的任何者便將被選擇到，截至此被選擇到的記憶組 (記憶組61〜64之任何者）的字線WLi與位元線BLj，/BLj被 激活化爲止之前的動作，均如同上述普通動作模式下的讀 出動作。 然後，從資料已被激活化的記憶單元M C中進行讀出， 而記憶單元陣列60中所含感測放大器640，便將讀出資料 DQRL1予以放大’並經由資料匯流排BS2而輸出給I/O緩 衝器9 0。 如此的話，1/ 0緩衝器9 0便在隨經狀態寄存器5 0所設 定的行位址選通潛伏期CL(圖10所示情況爲CAL = 2.0)所 產生的時序，在與來自DLL80的週期信號DLLCLK_P的上 升爲同步，將讀出資料DQRL1輸出給輸出入端子 DQ0〜DQ7。此外，QS緩衝器110係將來自DLL80的週期 信號DLLCLK_P直接輸出給輸出入端子DQS。 如此在半導體記憶裝置1 〇 〇的普通動作模式下，便在與 時脈BUFF一CLK爲同步的從記憶單元MC中讀出資料，讀 出資料DQRL1便在與由半導體記憶裝置1〇〇內部所產生的 週期信號DLLCLK_P爲同步的輸出於外部。 所以，半導體記憶裝置100若使L位準的信號TMDQS 從狀態寄存器5 0輸出給信號選擇電路70的話，便將與時 脈CLK或週期信號DLLCLK_P的上升爲同步的進行著資料 對記憶單元MC的寫入與讀出。即，資料依較普通動作模 41 312/發明說明書(補件)/92-07/92109202 200404290 式更遲緩的速度寫入於半導體記憶裝置1 00中，並進行讀 出。 如上述，在半導體記憶裝置i 00中，若狀態寄存器50 將L位準的信號TMDQS輸出給信號選擇電路70的話，信 號選擇電路70便對應著L位準的信號TMDQS，而取代來 自輸出入端子CLK的時脈CLK，改爲選擇來自輸出入端子 DQS的資料選通信號DQS，並輸出給QS緩衝器110。所 以，半導體記憶裝置1〇〇便被設定於DDR-SDR AM的普通 動作模式中。 此外，若狀態寄存器50將Η位準的信號TMDQS輸出給 信號選擇電路7 0的話，信號選擇電路7 0便對應著Η位準 的信號TMDQS，而取代來自輸出入端子DQS的資料選通 信號DQS，改爲選擇來自輸出入端子CLK的時脈CLK，並 輸出給QS緩衝器1 1 0。所以，半導體記憶裝置1 〇〇便被設 定於較DDR-SDRAM的普通動作模式更遲緩速度的低速動 作模式中。 再者，在實施形態1中，資料選通信號D Q S乃相當於從 僅在普通動作模式中被採用輸出入端子（輸出入端子DQS) 所接收到的第1信號；而時脈CLK則相當於從在低速動作 模式與普通動作模式中均被採用輸出入端子（輸出入端子 CLK)所接收到的第2信號。 再者，L位準的信號TMDQS乃相當於「第1選擇信號」， 而Η位準的信號TMDQS乃相當於「第2選擇信號」。 再者，位址緩衝器1 0、時脈緩衝器20、控制信號緩衝 42 312/發明說明書(補件)/9107/92109202 200404290 器30、控制電路40、DLL80、I/O緩衝器90、QS緩衝器 1 1 0、列解碼器6 1 0、字線驅動器6 2 0、行解碼器6 3 0、及 感測放大器6 4 0則構成依照低速動作模式或普通動作模 式，採用經由信號選擇電路7 〇所選擇到的信號，對複數記 憶單元施行資料之寫入及/或讀出的「周邊電路」。 再者’時脈 CLK，/CLK、BUFF —CLK，BUFF —/CLK、資料 選通信號DQS、及週期信號DLLCLK —P’DLLCLK —N乃具有 相同的頻率數。所以，時脈BUFF —CLK，BUFF_/CLK亦稱 爲「內部週期信號」。 再者，半導體記憶裝置1 00將在狀態寄存器5 0設定爲Η 位準信號TMDQS、或L位準信號TMDQS之狀態下出廠。 即，當半導體記憶裝置1 〇〇在普通動作模式下被使用的情 況時，便將L位準的信號TMDQS預設於狀態寄存器50中； 而當半導體記憶裝置100在低速動作·模式下被使用的情況 時，便將Η位準的信號TMDQS預設於狀態寄存器50中。 當半導體記憶裝置1 00依普通動作模式進行動作的情況 時，便如圖1 1所示，便使晶片選擇信號/CS等控制信號、 位址A0〜A12、記憶組位址BA0，1、外部電源電壓EXTVREF 及參照電壓VREF等之所有輸入或輸出的輸出入端子連接 於導線WRE，並供使用。 反之，當半導體記憶裝置1 00依低速動作模式進行動作 的情況時，便如圖1 2所示，便使除資料選通信號DQS以 外的信號等之所有輸入或輸出的輸出入端子連接於導線 WRE，並供使用。即，資料選通信號DQS用的輸出入端子， 43 312/發明說明書(補件)/92-07/92109202 200404290 在低速動作模式中並未被使用著。結果，當半導體記憶裝 置1 00在低速動作模式下使用的情況時，便可減少外部針 腳的數量’同時將增加可進行測試的晶片數量。 依照實施形態1的話，半導體記憶裝置乃具備有：在低速 度動作模式中，便取代資料選通信號D Q S而改爲選擇時脈 C LK的信號選擇電路，因爲在低速度動作模式中，資料選 通信號用的輸出入端子並未被使用到，因此在低速測試評 估、生產測試、及低速系統中，便可較習知增加可同時進 行測試的半導體記憶裝置個數。此外，將半導體記憶裝置 依低速度動作模式進行使用的使用者，亦可較習知降低成 本。 [實施形態2] 參照圖1 3所示，實施形態2的半導體記憶裝置1 〇 1係 除將半導體記憶裝置1 0 0的狀態寄存器5 0改爲狀態寄存器 5 1，並將信號選擇電路70改爲信號選擇電路7 1，且追加 參照電壓產生電路1 2 0之外，其餘的均如同半導體記憶裝 置 1 0 0 〇 狀態寄存器51乃就取代信號TMDQS而改爲將信號 TMVREF輸出於信號選擇電路71之點，不同於狀態寄存器 5 0，其此之外的其餘事項則如同狀態寄存器5 0。 參照電壓產生電路1 2 0係從外部接收外部電源電壓 E X T V D D，並將從外部所接收到的外部電源電壓E X T V D D 分壓爲二分之一，而產生內部參照電壓VREF2。然後，參 照電壓產生電路120便將所產生的內部參照電壓VREF2輸 44 312/發明說明書(補件)/92-07/92109202 200404290 出給信號選擇電路7 1。 信號選擇電路7 1便從外部接收參照電壓VREF，並從參 照電壓產生電路120接收內部參照電壓VREF2。然後，信 號選擇電路7 1便對應著來自狀態寄存器5 1的信號 TMVREF之邏輯位準，選擇參照電壓VREF與內部參照電 壓VREF2中之任一者，並將所選擇到的參照電壓VREF或 內部參照電壓VREF2當作內部參照電壓INTVREF，而輸 出給時脈緩衝器20、控制信號緩衝器30及QS緩衝器110。 參照圖1 4所示，參照電壓產生電路1 2 0係含有：電阻 12 1，122。電阻12 1，122係串聯連接於電源節點VDD與接 地節點GND之間。電源節點VDD係從外部接收外部電源 電壓EXTVDD。電阻121具有與電阻122爲相同的電阻値。 所以，參照電壓產生電路1 2 0便將外部電源電壓 EXTVDD分壓爲二分之一，並將此經分壓後的電壓當作.內 部參照電壓VREF2，而從節點N4輸出。 參照圖15所示，信號選擇電路71係包含有：P通道MOS 電晶體711,713 ; N通道MOS電晶體712,714 ;以及反相器 7 15° P通道Μ Ο S電晶體7 1 1係其源極端子與汲極端子分別連 接於Ν通道Μ Ο S電晶體7 1 2的源極端子與汲極端子上。 所以，Ρ通道MOS電晶體711便由閘極接收來自狀態寄存 器51的信號TMVREF。此外，Ν通道MOS電晶體712則 由閘極端子接收來自反相器7 1 5的輸出信號。 P通道MOS電晶體711與N通道MOS電晶體712係構 45 312/發明說明書(補件)/92-〇7/92109202 200404290 成傳輸閘TG3。傳輸閘TG3接收從外部所供應的參照電壓 VREF。 P通道Μ Ο S電晶體7 1 3係其源極端子與汲極端子分別連 接於Ν通道Μ 0 S電晶體7 1 4的源極端子與汲極端子上。 所以，Ρ通道MOS電晶體713便由閘極接收反相器715的 輸出信號。此外，Ν通道MOS電晶體7 1 4則由閘極端子接 收來自狀態寄存器51的信號TMVREF。 Ρ通道MOS電晶體713與Ν通道MOS電晶體714係構 成傳輸閘TG4。傳輸閘TG4接收來自信號選擇電路71的 內部參照電壓VREF2。 若狀態寄存器51將L位準的信號TMVREF輸出給信號 選擇電路7 1的話，反相器7 1 5便在將L位準的信號 TMVREF進行反轉後的Η位準信號輸出給N通道MOS電 晶體712與Ρ通道MOS電晶體713的鬧極端子。而Ρ通 道MOS電晶體711與Ν通道MOS電晶體714將由閘極端 子接收L位準的信號TMVREF。 如此的話，P通道MOS電晶體711與N通道MOS電晶 體712便將被導通，而P通道MOS電晶體713與N通道 MOS電晶體714則被截止。所以，傳輸閘TG3便將從外部 所供應的參照電壓VREF，當作內部參照電壓INTVREF並 輸出。 反之，若狀態寄存器51將Η位準的信號TMVREF輸出 給信號選擇電路7 1的話，反相器7 1 5便在將Η位準的信 號TMVREF進行反轉後的信號輸出給Ν通道MOS電晶體 46 312/發明說明書(補件)/92-07/92109202 200404290 712與P通道MOS電晶體713的閘極端子。而P通道M〇S 電晶體7 1 1與N通道Μ 0 S電晶體7 1 4將由閘極端子接收H 位準的信號TMVREF。 如此的話，P通道Μ Ο S電晶體7 Π與N通道Μ Ο S電晶 體712便將被截止，而Ρ通道MOS電晶體713與Ν通道 MOS電晶體714則被導通。所以，傳輸閘TG4便將來自參 照電壓產生電路120的內部參照電壓VREF2，當作內部參 照電壓INTVREF並輸出。 依此方式，信號選擇電路7 1便對應著來自狀態寄存器 5 1的信號TMVREF之邏輯位準，而選擇由外部所供應的參 照電壓VREF、或來自參照電壓產生電路120的內部參照 電壓VREF2，並將此所選擇到的參照電壓VREF或內部參 照電壓VREF2，當作內部參照電壓INTVREF而輸出。 再者，時脈緩衝器2 0、控制信號緩衝器3 0、及Q S緩衝 器110係當在信號選擇電路71中，參照電壓VREF被選擇 爲內部參照電壓INTVREF之時，便將參照電壓VREF當作 基準位準LV (參照圖6 )，並分別將所輸入的信號進行緩衝 處理。 反之，時脈緩衝器2 0、控制信號緩衝器3 0、及Q S緩衝 器110乃當在信號選擇電路71中，內部參照電壓VREF2 被選擇爲內部參照電壓INTVREF之時，便將內部參照電壓 VREF2當作基準位準LV(參照圖6)，並分別將所輸入的信 號進行緩衝處理。 參照電壓VREF乃具有與內部參照電壓VREF2爲相同的 47 312/發明說明補件)/92-07/92109202 200404290 電壓，屬於適於DDR-SDRAM中之普通動作模式的參照電 壓。即，參照電壓VREF的變動幅度爲±2 %程度的較小電 壓。此乃因爲在DDR-SDRAM中，資料依100MHz以上高 速進行輸出入，因此必須採用變動幅度較小的參照電壓 VREF，將寫入致能信號/WE等各種控制信號及時脈 CLK，/CLK等進行緩衝處理的緣故所致。所以，參照電壓 V R E F便縮小變動幅度，並從外部供應給半導體記憶裝置 10 1° 此外，內部參照電壓VREF2雖具有與參照電壓VREF爲 相同的電壓，但是因爲乃如上述將外部電源電壓E X T V D D 進行分壓而所產生的，因此較容易受到外部電源電壓 EXTVDD變動幅度的影響。換句話說，外部電源電壓 EXTVDD的變動幅度將大一成程度，將此變動幅度較大的 外部電源電壓EXTVDD進行分壓而所產生的內部參照電壓 VREF2，其變動幅度亦較大於參照電壓VREF。 如此的話，時脈緩衝器20、控制信號緩衝器30及QS 緩衝器1 10便頗難將變動幅度較大的內部參照電壓VREF 2 當作基準位準LV，而正確且高速的將所輸入的信號等進行 緩衝處理。 所以，在本發明中，當半導體記憶裝置1 0 1依普通動作 模式進行動作之情況時，便採用參照電壓VREF ;而當半 導體記憶裝置1 〇 1依低速動作模式進行動作之情況時，便 採用內部參照電壓VREF2。 所以，狀態寄存器51便當半導體記憶裝置1 〇 1依普通 48 312/發明說明書(補件)/92-07/92109202 200404290 動作模式進行動作之情況時，便將L位準的信號TMV REF 輸出給信號選擇電路7 1。然後，信號選擇電路71便對應 著L位準的信號TMVREF，而選擇從外部所供應的參照電 壓VREF，並將此所選擇到的參照電壓VREF當作內部參照 電壓INTVREF，·而輸出給時脈緩衝器20、控制信號緩衝器 3 〇及Q S緩衝器1 1 0。 再者，狀態寄存器5 1係當半導體記憶裝置1 0 1依低速 動作模式進行動作之情況時，便將Η位準的信號TMVREF 輸出給信號選擇電路7 1。然後，信號選擇電路7 1便對應 著L位準的信號TMVREF，而選擇來自參照電壓產生電路 120的內部參照電壓VREF2，並將此所選擇到的內部參照 電壓VREF2當作內部參照電壓INTVREF，而輸出給時脈 緩衝器2 0、控制信號緩衝器3 0及Q S緩衝器1 1 0。 普通動作模式下的半導體記億裝置1 0 1動作，係在圖7 與圖8中，將信號TMDQS改爲信號TMVREF，將信號選 擇電路7 0動作改爲上述信號選擇電路7 1動作，其此之外， 其餘均如同實施形態1中所說明。 再者’低速動作模式下的半導體記憶裝置1 0 1動作，係 在圖9與圖10中，將信號TMDQS改爲信號TMVREF，將 信號選擇電路7 0動作改爲上述信號選擇電路7 1動作，其 此之外，其餘均如同實施形態1中所說明。 另外，在實施形態2中，參照電壓VREF乃相當於從僅 在普通動作模式中被採用輸出入端子（輸出入端子VREF) 所接收到的第1信號；而內部參照電壓VrEF2則相當於從 49 312/發明說明書(補件)/92-07/92109202 200404290 在低速動作模式與普通動作模式中均被採用輸出入端子 (輸出入端子EXTVDD)所接收到的第2信號。 再者，L位準的信號TMVREF乃相當於「第1選擇信號」， 而Η位準的信號TMVREF乃相當於「第2選擇信號」。 再者，半導體記憶裝置1 0 1將在狀態寄存器5 1設定爲Η 位準信號TMVREF、或L位準信號TMVREF之狀態下出 廠。即，當半導體記憶裝置1 〇 1在普通動作模式下被使用 的情況時，便將L位準的信號TMVREF預設於狀態寄存器 5 1中；而當半導體記憶裝置1 〇 1在低速動作模式下被使用 的情況時，便將Η位準的信號TMVREF預設於狀態寄存器 5 1中。 當半導體記憶裝置1 0 1依普通動作模式進行動作的情況 時，便如圖1 1所示，便使晶片選擇信號/CS等控制信號、 位址A0〜A12、記憶組位址BA0，1、外部電源電壓EXTVDD 及參照電壓VREF等之所有輸入或輸出的輸出入端子連接 於導線WRE，並供使用。 反之，當半導體記憶裝置1 0 1依低速動作模式進行動作 的情況時，便如圖1 6所示，便使除輸入或輸出參照電壓 VREF以外的輸出入端子連接於導線WRE，並供使用。即， 參照電壓VREF用的輸出入端子VREF，在低速動作模式中 並未被使用著。 依照實施形態2的話，半導體記憶裝置乃具備有：在低速 度動作模式中，便取代參照電壓VREF而改爲內部參照電 壓VREF2的信號選擇電路，因爲在低速度動作模式中，參 50 312/發明說明書(補件V92-07/92109202 200404290 照電壓VREF用的輸出入端子並未被使用到，因此在低速 測試評估、生產測試、及低速系統中，便可較習知增加可 同時進行測試的半導體記憶裝置個數。此外，將半導體記 憶裝置依低速度動作模式進行使用的使用者，亦可較習知 降低成本。 [實施形態3 ] 參照圖1 7所示，實施形態3的半導體記憶裝置1 02係 除將半導體記憶裝置1 00的狀態寄存器5 0改爲狀態寄存器 52，並將信號選擇電路70改爲信號選擇電路72，且追加 參照電壓產生電路1 20之外，其餘的均如同半導體記憶裝 置 1 00。 狀態寄存器52乃就取代信號TMDQS而改爲將信號 TM/CLK輸出於信號選擇電路72之點，不同於狀態寄存器 5 0，其此之外的其餘事項則如同狀態寄存器5 0。 信號選擇電路72將對應著來自狀態寄存器52的信號 TM/CLK之邏輯位準，而在內部參照電壓INTVREF與時脈 / C L K中選擇其中任一者，並將所選擇到的內部參照電壓 INTVREF或時脈/ CLK當作信號/ CLK0，而輸出給時脈緩衝 器20 〇 參照圖1 8所示，信號選擇電路7 2係包含有：P通道Μ Ο S 電晶體721，723; Ν通道MOS電晶體722,724;以及反相 器 7 2 5。 Ρ通道Μ Ο S電晶體7 2 1係其源極端子與汲極端子分別連 接於Ν通道Μ Ο S電晶體7 2 2的源極端子與汲極端子上。
312/發明說明書(補件)/9^07/92109202 51 200404290 所以，P通道MOS電晶體721便由閘極接收來自狀態寄存 器52的信號TM/CLK。此外，N通道MOS電晶體7 22貝IJ 由閘極端子接收來自反相器72 5的輸出信號。 P通道MOS電晶體721與N通道MOS電晶體722係構 成傳輸閘TG5。傳輸閘TG5係從外部接收時脈/CLK。 P通道MOS電晶體72 3係其源極端子與汲極端子分別連 接於N通道MOS電晶體724的源極端子與汲極端子上。 所以，P通道MOS電晶體723便由閘極接收反相器72 5的 輸出信號。此外，N通道MOS電晶體724則由閘極端子接 收來自狀態寄存器52的信號TM/CLK。 P通道MOS電晶體723與N通道MOS電晶體724係構 成傳輸閘TG6。傳輸閘TG6接收內部參照電壓INTVREF。 若狀態寄存器52將L位準的信號TM/CLK輸出給信號 選擇電路72的話，反相器725便在將L位準的信號TM/CLK 進行反轉後的Η位準信號輸出給N通道Μ Ο S電晶體7 2 2 與Ρ通道MOS電晶體723的閘極端子。而ρ通道MOS電 晶體721與Ν通道MOS電晶體724將由閘極端子接收L 位準的信號TM/CLK。 如此的話，P通道Μ Ο S電晶體7 2 1與N通道Μ Ο S電晶 體722便將被導通，而Ρ通道MOS電晶體723與Ν通道 MOS電晶體724則被截止。所以，傳輸閘TG5便將時脈/CLK 當作信號/CLK0並輸出。 反之，若狀態寄存器52將Η位準的信號TM/CLK輸出 給信號選擇電路72的話，反相器7 2 5便在將Η位準的信 52 Μ2/發明說明書(補件)/92-07/921〇92〇2 200404290 號Τ Μ / C L K進行反轉後的信號輸出給N通道Μ 0 S電晶體 722與P通道MOS電晶體723的閘極端子。而P通道MOS 電晶體721與N通道MOS電晶體724將由閘極端子接收Η 位準的信號TM/CLK。 如此的話，Ρ通道Μ Ο S電晶體7 2 1與Ν通道Μ Ο S電晶 體722便將被截止，而Ρ通道MOS電晶體723與Ν通道 MOS電晶體7 2 4則被導通。所以，傳輸閘TG6便將內部參 照電壓I Ν Τ V R E F當作信號/ C L Κ 0並輸出。 依此方式，信號選擇電路72便對應著來自狀態寄存器 52的信號TM/CLK之邏輯位準，而選擇時脈/CLK、內部參 照電壓INTVREF，並將此所選擇到的選擇時脈/CLK、內部 參照電壓INTVREF，當作時脈/CLK0而輸出給時脈緩衝器 20 〇 再者，在實施形態3中，時脈緩衝器2 0中所含的差動 放大電路DFA2，將如圖19所示，由Ν通道MOS電晶體8 的閘極端子接收信號/CLK0。 所以，當Ν通道MOS電晶體8將信號/CLK0當作時脈 /CLK並由閘極端子進行接收的情況時，差動放大電路 DFA2便依照上述動作而輸出時脈BUFF_CLK，BUFF_/CLK 。反之，當N通道MOS電晶體8將信號/CLK0當作內部 參照電壓INTVREF並接收的情況時，差動放大電路DFA2 便對應著構成時脈CLK的電壓、與內部參照電壓INTVREF 間的大小關係，從節點N2輸出邏輯位準已變化的時脈 BUFF_/CLK，並從節點N3輸出邏輯位準爲一定的時脈 53 312/發明說明書(補件)/92-07/92109202 200404290 BUFF_CLK。 時脈BUFF_CLK的邏輯位準之所以便爲一定的原因’乃 構成決定差動放大電路DFA2輸出信號的Η位準或L位準 之基準的電壓，係爲內部參照電壓INTVREF，且供應給Ν 通道MOS電晶體8閘極端子的信號/CLK0亦爲內部參照電 壓INTVREF的緣故所致。 所以，時脈緩衝器20便在當從信號選擇電路72接收當 作時脈/CLK0用的內部參照電壓INTVREF之時，便僅輸出 週期信號的時脈BUFF_/CLK。 如此的話，DLL80便根據來自時脈緩衝器20的時脈 BUFF —/CLK而產生週期信號DLLCLK一N，並將此所產生的 週期信號DLLCLK_N輸出給I/O緩衝器90與QS緩衝器 110° 所以，狀態寄存器5 2便在當半導體記憶裝置1 02依普 通動作模式進行動作的情況，便將L位準信號TM/CLK輸 出給信號選擇電路7 2。然後，信號選擇電路7 2便對應著L 位準的信號TM/CLK，選擇從外部所供應的時脈/CLK，並 將所選擇到的時脈/CLK輸出給時脈緩衝器20。 再者，狀態寄存器52當半導體記憶裝置！ 02依低速動 作模式進行動作的情況，便將Η位準信號TM/CLK輸出給 信號選擇電路7 2。然後，信號選擇電路7 1便對應著η位 準的信號TM/CLK，選擇內部參照電壓inTVREF，並將所 選擇到內部參照電壓INTVREF輸出給時脈緩衝器20。 普通動作模式下的半導體記憶裝置丨02動作，係在圖7 3Π/發明說明書(補件)/92-07/92109202 54 200404290 與圖8中，將信號TMDQS改爲信號TM/CLK，將信號選擇 電路7 0動作改爲上述信號選擇電路72動作，其此之外， 其餘均如同實施形態1中所說明。 參照圖2 0與圖2 1所示，針對低速度動作模式中的半導 體記憶裝置1 0 2動作進行說明。 當半導體記憶裝置1 02在低速度動作模式下進行動作的 情況時’狀態寄存器52便將Η位準的信號TM/CLK輸出 給信號選擇電路72。所以，信號選擇電路72便對應著Η 位準的信號TM/CLK，而選擇與從輸出入端子VREF所輸 入的參照電壓VREF爲相同電壓位準的內部參照電壓 INTVREF，並輸出給時脈緩衝器20。 參照圖2 0所示，針對低速動作模式下的資料寫入動作 進行說明。另外，前提設定爲參照電壓VREF從外部供應 給半導體記憶裝置1 02，而且時脈緩衝器20、控制信號緩 衝器30、信號選擇電路72及QS緩衝器110則接收具有與 參照電壓VREF爲相同電壓位準的內部參照電壓 INTVREF。 若開始進行寫入動作的話，時脈CLK及時脈致能信號 CKE便從外部供應給半導體記憶裝置1 02。然後，狀態寄 存器52便將Η位準的信號TM/CLK輸出給信號選擇電路 72 〇 如此的話，信號選擇電路72便對應著Η位準的信號 TM/CLK，選擇內部參照電壓INTVREF並輸出給時脈緩衝 器2 0。時脈緩衝器20便將時脈CLK進行緩衝處理’然後 55 312/發明說明書(補件)/92-07/92109202 200404290 將此經緩衝處理過的時脈BUFFjCLK輸出給位址緩衝器 1〇、控制信號緩衝器30、控制電路40及DLL80。時脈緩 衝器20則經由差動放大電路DFA1將時脈致能信號CKE 進行緩衝處理，然後將此經緩衝處理過的時脈致能信號 CKE輸出給控制電路40。 再者，L位準的晶片選擇信號/CS從外部供應給半導體 記憶裝置1 02。控制信號緩衝器3 0則採用內部參照電壓 INTVREF而將L·位準的晶片選擇信號/CS進行緩衝處理， 將此經緩衝處理過的L位準晶片選擇信號/CS，在與時脈 BUFF —/CLK爲同步的輸出給控制電路40。 然後，控制電路40係在時脈BUFFjCLK的某個上升 中，判斷時脈致能信號CKE爲Η位準或L位準。此情況 下，因爲時脈致能信號CKE呈Η位準，因此控制電路40 便在時脈BUFF_/CLK的下一個上升中，將L位準的晶片 選擇信號/CS視爲有效，並將半導體記億裝置102設定爲 選擇狀態。 然後，將L位準的寫入致能信號/WE、Η位準的列位址 選通信號/R AS、及L位準的行位址選通信號/C AS，從外部 供應給半導體記憶裝置1 02，控制信號緩衝器3 0便將L位 準的寫入致能信號/WE、Η位準的列位址選通信號/RAS、 及L位準的行位址選通信號/CAS採用內部參照電壓 INTVREF進行緩衝處理。控制信號緩衝器30便將經緩衝 處理過的L位準寫入致能信號/WE、Η位準列位址選通信 號/RAS、及L位準行位址選通信號/CAS，輸出給控制電路 56 312/發明說明書(補件)/92-07/92109202 200404290 40 ° 如此的話，控制電路4 0便對應著來自控制信號緩衝器 3 0的L位準寫入致能信號/ WE、Η位準列位址選通信號 /RAS、及L位準行位址選通信號/CAS，而辨識資料的寫入 模式。 此外，在寫入模式中，狀態寄存器52便依將DLL80輸 出進行非激活化處理之方式，指示著控制電路40，控制電 路40則對應著來自狀態寄存器52的指示，而將DLL80的 輸出進行非激活化處理。 然後，記憶組位址ΒΑ0,1便從外部供應給半導體記憶裝 置100。之後，位址緩衝器10便將記憶組位址ΒΑ0，1進行 緩衝處理，並將此經緩衝處理過的記憶組位址ΒΑ0,1在與 時脈BUFF_/CLK爲同步的輸出給控制電路40。 控制電路40則根據來自位址緩衝器1 0的記憶組位址 BA0，1，而從記憶單元陣列60中所含的複數個記憶組61〜6 4 中，選擇其中一個記憶組。 然後，在列位址選通信號/RAS從Η位準切換呈L位準 的時序之同步，從外部將位址Α0〜A 1 2供應給半導體記憶 裝置102,位址緩衝器10便將位址A0〜A12進行緩衝處理， 並將此經緩衝處理過的位址A0〜A12在與時脈BUFF_/CLK 爲同步的輸出給控制電路40。此外，L位準的列位址選通 信號/R AS將從外部供應給半導體記憶裝置1 02，控制信號 緩衝器3 0則利用上述動作，將L位準列位址選通信號/RAS 進行緩衝處理，之後再將此經緩衝處理過的L位準列位址 57 312/發明說明書(補件)/92-07/92109202 200404290 選通信號/RAS，在與時脈BUFF_/CLK爲同步的輸出給控 制電路4 0。 控制電路40便在內部指令解碼器（未圖示）辨識L位準之 列位址選通信號/R AS、Η位準之行位址選通信號/C AS、及 Η位準之寫入致能信號/WE的時序，將從位址緩衝器1 0所 接收到的位址Α0〜A 1 2視爲列位址X，並將此列位址X在 與時脈BUFF_/CLK爲同步的輸出給記憶單元陣列60中所 選擇到的記憶組（記憶組6 1〜64中任何者）。 然後，在行位址選通信號/C AS從Η位準切換呈L位準 的時序之同步，從外部將位址Α0〜A 1 2供應給半導體記憶 裝置102,位址緩衝器10便將位址A0〜A12進行緩衝處理， 並將此經緩衝處理過的位址A0〜A12在與時脈BUFF_/CLK 爲同步的輸出給控制電路40。 此外，L位準的行位址選通信號/C AS將從外部輸入，而 控制信號緩衝器30則採用內部參照電壓INTVREF，將L 位準行位址選通信號/ C A S進行緩衝處理，之後再將此經緩 衝處理過的L位準行位址選通信號/CAS，在與時脈 BUFF_/CLK爲同步的輸出給控制電路40 〇 控制電路40便在指令解碼器辨識Η位準之列位址選通 信號/R AS、及L位準之行位址選通信號/C AS的時序，將 從位址緩衝器1 〇所接收到的位址A 0〜A 1 2視爲行位址Y， 並將此行位址Y在與時脈BUFF_/CLK爲同步的輸出給記 憶單元陣列60中所選擇到的記憶組（記憶組6 1〜64中任何 者）。 58 312/發明說明書(補件)/92-07/92109202 200404290 再者，QS緩衝器110便採用內部參照電壓INTVREF將 資料選通信號DQS進行緩衝處理。然後，QS緩衝器110 便將經緩衝過的內部資料選通信號INTDQS輸出給I/O緩 衝器90。 I/O緩衝器90在資料選通信號DQS的上升之同步，從輸 出入端子DQ0〜DQ7接收寫入資料DQWL2，並將此所接受 到的寫入資料DQWL2進行緩衝處理。然後，I/O緩衝器 9〇便將經緩衝過的寫入資料DQWL2，在與來自QS緩衝器 11〇的內部資料選通信號INTDQS之上升爲同步的輸出給 記憶單元陣列60中所選擇到的記憶組（記憶組6 1〜64中任 何者）。 然後，在記憶單元陣列60中，列解碼器6 1 0將來自控 制電路40的列位址X予以解碼，並將此經解碼過的列位 址X輸出給字線驅動器620。字線驅動器620便利用經解 碼過列位址X所指定的字線WLi進行激活化處理。 行解碼器6 3 0則將來自控制電路4 0的行位址Y進行予 以解碼，並將此經解碼過的行位址Y所指定的位元線 BLj，/BLj予以激活化。然後，寫入資料DQWL2便透過感 測放大器640而寫入於經被激活化的字線WLi與位元線 BLj，/BLj所指定的記憶單元MC中。 依此的話，在普通動作中，寫入資料DQWL2便在資料 選通信號D Q S的上升爲同步的輸入給半導體記憶裝置 102,並在與內部資料選通信號INTDQS的上升爲同步的寫 入於記憶單元MC中。 59 ^2/發明說明書(補件)/92-〇7/921〇92〇2 200404290 其次，參照圖2 1所示，針對低速度動作模式下，從記 憶單元MC施行資料讀出的動作進行說明。另外，即便在 讀出動作中，前提亦是設定爲：參照電壓VREF從外部供應 給半導體記憶裝置1 02，而且時脈緩衝器2 0、控制信號緩 衝器3 0、信號選擇電路7 2及Q S緩衝器1 1 0則接收具有與 參照電壓VREF爲相同電壓位準的內部參照電壓 INTVREF 〇 在開始進行讀出動作之後，便選擇記憶單元陣列60中 所含記憶組6 1〜64的任何者，截至此被選擇到的記憶組（記 憶組61〜64之任何者）的字線WLi與位元線BLj，/BLj被激 活化爲止之前的動作，均如同上述寫入動作的情況。 然後，從資料已被激活化的記憶單元MC中進行讀出， 而記憶單元陣列60中所含感測放大器640，便將讀出資料 DQRL2予以放大，並經由資料匯流排BS2而輸出給I/O緩 衝器9 0。 再者，控制電路40便依在與來自DLL80的週期信號 DLLCLK — N之上升爲同步，將讀出資料DQRL2輸出給輸出 入端子DQ0〜DQ7之方式控制著I/O緩衝器90。 如此的話，I/O緩衝器90便在隨經狀態寄存器52所設 定的行位址選通潛伏期CL(圖21所示情況爲CAL = 2.0)所 產生的時序，在與來自DLL80的週期信號DLLCLK_N的 上升爲同步，將讀出資料DQRL1輸出給輸出入端子 DQ0〜DQ7。此外，QS緩衝器110係將來自DLL80的週期 信號DLLCLK_N直接輸出給輸出入端子DQS。 60 312/發明說明書(補件)/92-07/92109202 200404290 如此在半導體記憶裝置1 02的低速動作模式下，便在與 時脈BUFF_/CLK爲同步的從記憶單元MC中讀出資料，讀 出資料DQRL2便在與由半導體記憶裝置102內部所產生的 週期信號DLL CLK — N爲同步的輸出於外部。 所以，半導體記憶裝置1 〇2若使Η位準的信號TM/CLK 從狀態寄存器52輸出給信號選擇電路72的話，便將與資 料選通信號DQS或週期信號DLLCLK_N的上升爲同步的 進行著資料對記憶單元M C的寫入與讀出。即，資料依較 普通動作模式更遲緩的速度寫入於半導體記憶裝置1 02 中，並進行讀出。 再者，在實施形態3中，時脈/CLK乃相當於從僅在普通 動作模式中被採用輸出入端子（輸出入端子/CLK)所接收到 的第1信號；而內部參照電壓INTVREF則相當於從在低速 動作模式與普通動作模式中均被採用輸出入端子（輸出入 端子VREF)所接收到的第2信號。 再者，L位準的信號TM/CLK乃相當於「第1選擇信號」， 而Η位準的信號TM/CLK乃相當於「第2選擇信號」。 再者，半導體記憶裝置1 02將在狀態寄存器5 2設定爲Η 位準信號TM/CLK、或L位準信號丁…/^^之狀態下出廠。 即，當半導體記憶裝置1 02在普通動作模式下被使用的情 況時，便將L位準的信號TM/CLK預設於狀態寄存器52 中；而當半導體記憶裝置1 02在低速動作模式下被使用的 情況時，便將Η位準的信號TM/CLK預設於狀態寄存器52 中0 61 312/發明說明書(補件)/92-07/92109202 200404290 當半導體記憶裝置1 02依普通動作模式進行動作的情況 時，便如圖11所示，便使晶片選擇信號/cs等控制信號、 位址A0〜A12、記憶組位址BA0，1、外部電源電壓EXTVREF 及參照電壓VREF等之所有輸入或輸出的輸出入端子連接 於導線WRE，並供使用。 反之，當半導體記憶裝置102依低速動作模式進行動作 的情況時，便如圖22所示，對應著除時脈/CLK以外的信 號等輸出入端子，將連接於導線WRE並被使用著。即，互 補時脈/ C L K用的輸出入端子在低速度動作模式中並未被 使用。 其餘均如同實施形態1。 依照實施形態3的話，半導體記憶裝置乃具備有：在低速 度動作模式中，便取代時脈/CLK而改爲選擇內部參照電壓 INTVREF的信號選擇電路，因爲在低速度動作模式中，時 脈/CLK用的輸出入端子並未被使用到，因此在低速測試評 估、生產測試、及低速系統中，便可較習知增加可同時進 行測試的半導體記憶裝置個數。此外’將半導體記憶裝置 依低速度動作模式進行使用的使用者’亦可較習知降低成 本。 [實施形態4] 參照圖2 3所示，實施形態4的半導體記憶裝置1 〇 3係 除將半導體記憶裝置1 00的狀態寄存器5 0改爲狀態寄存器 5 3，並追加信號選擇電路7 1與參照電壓產生電路1 2 0將信 號選擇電路70改爲信號選擇電路7 1，且追加參照電壓產 62 312/發明說明書(補件)/92-07/92109202 200404290 生電路1 2 〇之外，其餘的均如同半導體記憶裝置i 0 0。 狀態寄存器5 3乃除具狀態寄存器5 0機能之外，尙將信 號TMVREF輸出給信號選擇電路71。 信號選擇電路71與參照電壓產生電路12〇乃如實施形 態2中所說明。 當半導體記憶裝置1 03在普通動作模式下進行動作之情 況時，狀態寄存器53便將L位準的信號TMDQS輸出給信 號選擇電路7 0 ’並將L位準的信號τ Μ V R E F輸出給信號 選擇電路7 1。 信號選擇電路7 〇便將對應著L位準的信號τ M D Q S而選 擇來自輸出入端子DQS的資料選通信號DQS，並輸出給 Q S緩衝器1 1 0。信號選擇電路7 1則將對應著l位準的信 號TMVREF而選擇來自輸出入端子VREF的參照電壓 VREF，並將所選擇到的參照電壓VREF當作內部參照電壓 INTVREF，而輸出給控制信號緩衝器30及QS緩衝器H〇〇 此外，當半導體記憶裝置1 03依低速度動作模式進行動 作的情況時，狀態寄存器53便將Η位準的信號TMDQS輸 出給信號選擇電路70，並將Η位準的信號TMVREF輸出 給信號選擇電路7 1。 信號選擇電路70係對應著Η位準的信號TMDQS而選擇 來自輸出入端子CLK的時脈CLK，並輸出給QS緩衝器 1 1 〇。此外，信號選擇電路7 1則將對應著Η位準的信號 TMVREF而選擇來自參照電壓產生電路120的內部參照電 壓VREF2,並將所選擇到的內部參照電壓VREF2當作內部 63 312/發明說明書(補件)/92-07/92109202 200404290 參照電壓INTVREF，而輸出給時脈緩衝器20、控制信號緩 衝器30及QS緩衝器110。 普通動作模式中的半導體記憶裝置1 〇 3動作，乃依循將 保持於L位準的信號TMVREF追加於圖7與圖8中之後的 時序表而執行。換句話說，半導體記憶裝置1 03在普通動 作模式下的動作，乃在實施形態1的普通動作模式下之動 作中，追加著實施形態2的普通動作模式下之參照電壓產 生電路1 2 0與信號選擇電路7 1動作。 再者，低速度動作模式下的半導體記憶裝置1 0 3動作， 乃依循將保持於Η位準的信號TMVREF追加於圖9與圖 1 〇中之後的時序表而執行。換句話說，半導體記憶裝置1 03 在普通動作模式下的動作，乃在實施形態1的普通動作模 式下之動作中，追加著實施形態2的低速度動作模式下之 參照電壓產生電路1 2 0與信號選擇電路7 1動作。 另外，在實施形態4中，資料選通信號D Q S乃相當於從 僅在普通動作模式中被採用輸出入端子（輸出入端子DQS) 所接收到的第1信號；而參照電壓VREF則相當於從僅在 普通動作模式中被採用輸出入端子（輸出入端子VREF)所 接收到的第1信號；時脈CLK則相當於從在低速動作模式 與普通動作模式中均被採用輸出入端子（輸出入端子CLK) 所接收到的第2信號；內部參照電壓VREF2則相當於從在 低速動作模式與普通動作模式中均被採用輸出入端子（輸 出入端子EXTVDD)所接收到的第2信號。 再者，L位準的信號TMDQS與TMVREF乃相當於「第1 64 312/發明說明書(補件)/92-07/92109202 200404290 選擇信號」，而Η位準的信號TMDQS與TMVREF乃相當 於「第2選擇信號」。 如此實施形態4的特徵便爲：半導體記憶裝置103在低速 度動作模式時，便取代從普通動作模式中僅被使用的輸出 入端子所接收到的二個信號，而改爲選擇從在低速度動作 模式與普通動作模式中均被使用輸出入端子所接收到的二 個信號。 再者，半導體記憶裝置103將在狀態寄存器53設定爲Η 位準信號TMDQS與TMVREF、或L位準信號TMDQS與 TMVREF之狀態下出廠。β卩，當半導體記億裝置103在普 通動作模式下被使用的情況時，便將L位準的信號TMDQS 與TMVREF預設於狀態寄存器53中；而當半導體記憶裝 置1 03在低速動作模式下被使用的情況時，便將Η位準的 信號TMDQS與TMVREF預設於狀態寄存器53中。 當半導體記憶裝置1 03依普通動作模式進行動作的情況 時，便如圖1 1所示，便使晶片選擇信號/C S等控制信號、 位址A0〜A12、記憶組位址BA0，1、外部電源電壓EXTVREF 及參照電壓VREF等之所有輸入或輸出的輸出入端子連接 於導線WRE，並供使用。 反之，當半導體記憶裝置1 03依低速動作模式進行動作 的情況時，便如圖24所示，便使除資料選通信號DQS與 參照電壓VREF以外之信號等所對應的輸出入端子連接於 導線WRE，並供使用。即，資料選通信號DQS與參照電 壓VREF用二個輸出入端子，在低速動作模式中均未被使 65 312/發明說明書(補件)/92-07/92109202 200404290 用著。 另外’信號選擇電路7 0與信號選擇電路7 1係在構成選 擇第1信號（該第1信號係從普通♦動作模式中僅被使用的輸 出入端子所接受到的）、及第2信號（該第2信號係從低速 度動作模式與普通動作模式中均被使用的輸出入端子所接 受到的）中’選擇其中任一者的信號選擇電路。 再者’信號選擇電路70與信號選擇電路7 1係在構成選 擇複數第1信號（該第1信號係從普通動作模式中僅被使用 的輸出入端子所接受到的）、及複數第2信號（該第2信號 係從低速度動作模式與普通動作模式中均被使用的輸出入 端子所接受到的）中，選擇其中任一者之複數信號的信號選 擇電路。 此外，其餘均如同實施形態1與實施形態2。 依照實施形態4的話，半導體記憶裝置乃具備有：在低速 度動作模式中，便取代資料選通信號DQS而改爲選擇時脈 CLK的信號選擇電路；以及取代參照電壓VREF而改爲內 部參照電壓INTVREF的信號選擇電路；因爲在低速度動作 模式中’資料選通信號用的輸出入端子及參照電壓用的輸 出入端子並未被使用到，因此在低速測試評估、生產測試、 及低速系統中，便可較習知增加可同時進行測試的半導體 記憶裝置個數。此外，將半導體記憶裝置依低速度動作模 式進行使用的使用者，亦可較習知降低成本。 [實施形態5] 參照圖2 5所示，實施形態5的半導體記憶裝置1 04係 66 312/發明說明書(補件)/92-07/92109202 200404290 將半導體記憶裝置1 〇 0的狀態寄存器5 0改爲狀態寄存器 5 4，並追加信號選擇電路7 2 ’其餘的均如同半導體記憶裝 置 100° 狀態寄存器5 4除具狀態寄存器5 0機能之外，尙將信號 TM/CLK輸出給信號選擇電路72 〇 信號選擇電路7 2乃如實施形態3中所說明。 當半導體記憶裝置1 〇4在普通動作模式下進行動作之情 況時，狀態寄存器54便將L位準的信號TMDQS輸出給信 號選擇電路70，並將L位準的信號TM/CLK輸出給信號選 擇電路7 2。 信號選擇電路70便將對應著L位準的信號TMDQS而選 擇來自輸出入端子DQS的資料選通信號DQS，並輸出給 QS緩衝器110。信號選擇電路72則將對應著L位準的信 號TM/CLK而選擇來自輸出入端子/CLK的時脈/CLK，並 輸出給時脈緩衝器20。 此外，，當半導體記憶裝置1 04依低速度動作模式進行動 作的情況時，狀態寄存器54便將Η位準的信號TMDQS輸 出給信號選擇電路70,並將Η位準的信號TM/CLK輸出給 信號選擇電路72。 信號選擇電路70係對應著Η位準的信號TMDQS而選擇 來自輸出入端子CLK的時脈CLK，並輸出給QS緩衝器 1 1 〇。此外，信號選擇電路7 2則將對應著Η位準的信號 TM/CLK而選擇內部參照電壓inTVREF並輸出給時脈緩衝 器2 0 〇 67 312/發明說明書(補件)/92-07/921092〇2 200404290 普通動作模式中的半導體記憶裝置1 04動作，乃依循將 保持於L位準的信號TM/CLK追加於圖7與圖8中之後的 時序表而執行。換句話說，半導體記憶裝置1 0 4在普通動 作模式下的動作，乃在實施形態1的普通動作模式下之動 作中，追加著實施形態3的普通動作模式下之信號選擇電 路7 2動作。 再者，低速度動作模式下，對半導體記憶裝置1 04的資 料寫入動作，係依照圖26所示時序表而執行的。圖26所 示時序表係在圖9所示時序表中追加著保持於Η位準的信 號TM/CLK，且經刪除時脈/ CLK與BUFF_CLK後的時序表。 所以，在半導體記憶裝置1 03的低速度動作模式中的資 料寫入動作，乃在實施形態1的低速度動作模式動作中， 追加著實施形態3之低速度動作模式下的信號選擇電路7 2 動作。 再者，低速度動作模式下，來自半導體記億裝置1 04 @ 資料之讀出動作，係依照圖27所示時序表而執行的。圖 2 7所示時序表係在圖1 0所示時序表中追加著保持於H 準的信號TM/CLK，且經刪除時脈/CLK與BUFF —CLK後的 時序表。 所以，半導體記憶裝置1 〇3的低速度動作模式下之資料 的讀出動作，乃將實施形態1的低速度動作模式下之1/〇 緩衝器90動作，改爲實施形態3的I/O緩衝器90動作， 並追加實施形態3的低速度動作模式下之信號選擇電路7 2 動作。 68 31W發明說明書(補件)/92-07/921092〇2 200404290 另外，在實施形態5中，資料選通信號D Q S乃相當於從 僅在普通動作模式中被採用輸出入端子（輸出入端子DQS) 所接收到的第1信號；而時脈/CLK則相當於從僅在普通動 作模式中被採用輸出入端子（輸出入端子/CLK)所接收到的 第1信號；時脈CLK則相當於從在低速動作模式與普通動 作模式中均被採用輸出入端子（輸出入端子CLK)所接收到 的第2信號；內部參照電壓INTVREF則相當於從在低速動 作模式與普通動作模式中均被採用輸出入端子（輸出入端 子VREF)所接收到的第2信號。 再者，L位準的信號TMDQS與TM/CLK乃相當於「第1 選擇信號」，而Η位準的信號TMDQS與TM/CLK乃相當於 「第2選擇信號」。 如此實施形態5的特徵便爲：在半導體記憶裝置1 04的低 速度動作模式時，亦取代從普通動作模式中僅被使用的輸 出入端子所接收到的二個信號，而改爲選擇從在低速度動 作模式與普通動作模式中均被使用輸出入端子所接收到的 二個信號。 再者，半導體記憶裝置1 04將在狀態寄存器5 4設定爲Η 位準信號TMDQS與TM/CLK、或L位準信號TMDQS與 TM/CLK之狀態下出廠。艮口，當半導體記憶裝置104在普 通動作模式下被使用的情況時，便將L位準的信號TMDQS 與TM/CLK預設於狀態寄存器54中；而當半導體記憶裝 置1 04在低速動作模式下被使用的情況時，便將Η位準的 信號TMDQS與TM/CLK預設於狀態寄存器54中。 69 312/發明說明書(補件)/92-阶921〇92〇2 200404290 當半導體記憶裝置1 04依普通動作模式進行動作的情況 時，便如圖1 1所示，便使晶片選擇信號/ C S等控制信號、 位址A0〜A12、記憶組位址BA0，1、外部電源電壓EXTVREF 及參照電壓VREF等之所有輸入或輸出的輸出入端子連接 於導線WRE，並供使用。 反之，當半導體記憶裝置1 04依低速動作模式進行動作 的情況時，便如圖2 8所示，便使除資料選通信號d Q S與 時脈/CLK以外之信號等所對應的輸出入端子連接於導線 WRE，並供使用。即，資料選通信號DQS與互補時脈/CLK 用二個輸出入端子，在低速動作模式中均未被使用著。 另外，信號選擇電路70與信號選擇電路72係在構成選 擇第1信號（該第1信號係從普通動作模式中僅被使用的輸 出入端子所接受到的）、及第2信號（該第2信號係從低速 度動作模式與普通動作模式中均被使用的輸出入端子所接 受到的）中，選擇其中任一者的信號選擇電路。 再者，信號選擇電路70與信號選擇電路72係在構成選 擇複數第1信號（該第1信號係從普通動作模式中僅被使用 的輸出入端子所接受到的）、及複數第2信號（該第2信號 係從低速度動作模式與普通動作模式中均被使用的輸出入 端子所接受到的）中，選擇其中任一者之複數信號的信號選 擇電路。 此外，其餘均如同實施形態i與實施形態3。 依照實施形態5的話，半導體記憶裝置乃具備有：在低速 度動作模式中’便取代資料選通信號DQS而改爲選擇時脈 70 3Π/發明說明書(補件)/9107/92109202 200404290 CLK的信號選擇電路；以及取代時脈/CLK而改爲選擇內 部參照電壓IN TVREF的信號選擇電路；因爲在低速度動作 模式中，資料選通信號用的輸出入端子及互補時脈用的輸 出入端子並未被使用到，因此在低速測試評估、生產測試、 及低速系統中，便可較習知增加可同時進行測試的半導體 記憶裝置個數。此外，將半導體記憶裝置依低速度動作模 式進行使用的使用者，亦可較習知降低成本。 [實施形態6] 參照圖29所示，實施形態6的半導體記憶裝置1 05係 將半導體記憶裝置1 〇 1的狀態寄存器5 1改爲狀態寄存器 5 5，並追加信號選擇電路72，其餘的均如同半導體記憶裝 置 101。 狀態寄存器5 5除狀態寄存器5 1的功能外，還將信號 TM/CLK輸入信號選擇電路72 〇關於信號選擇電路72貝！J 如實施形態3中之說明。 良P，半導體記憶裝置1 05係將實施形態.2的半導體記憶 裝置1 〇 1、與實施形態3的半導體記憶裝置1 〇2進行組合 搭配者。 當半導體記憶裝置1 0 5在普通動作模式下進行動作之情 況時，狀態寄存器55便將L位準的信號TMVREF輸出給 信號選擇電路71，並將L位準的信號TM/CLK輸出給信號 選擇電路7 2。 信號選擇電路71便將對應著L位準的信號TMVREF而 選擇來自輸出入端子VREF的參照電壓VREF，並將此所選 71 M2/發明說明書(補件)/92-〇7/92辦2〇2 200404290 擇到的參照電壓VREF當作內部參照電壓INTVREF，而輸 出給時脈緩衝器20、控制信號緩衝器3 0、及QS緩衝器 1 1 0。此外，信號選擇電路7 2則對應著L位準的信號 TM/CLK而選擇來自輸出入端子/ CLK的時脈/CLK，並輸出 給時脈緩衝器2 0。 此外，當半導體記憶裝置1 〇 5依低速度動作模式進行動 作的情況時，狀態寄存器5 5便將Η位準的信號TMVREF 輸出給信號選擇電路72,並將Η位準的信號TM/CLK輸出 給信號選擇電路72。 信號選擇電路71係對應著Η位準的信號TMVREF而選 擇來自參照電壓產生電路120的內部參照電壓VREF2，並 將此所選擇到的內部參照電壓VREF2當作內部參照電壓 INTVREF，而輸出給時脈緩衝器20、控制信號緩衝器30 及QS緩衝器110。此外，信號選擇電路72則將對應著Η 位準的信號TM/CLK而選擇內部參照電壓INTVREF並輸出 給時脈緩衝器20。 普通動作模式中的半導體記憶裝置1 〇5動作’乃依循將 圖7與圖8所示時序表中保持著L位準的信號TMDQS，取 代爲保持著L位準的信號TM/CLK與信號TMVREF之時序 表而執行。換句話說，在半導體記憶裝置1 0 5的普通動作 模式下的動作，乃在實施形態1的普通動作模式下之動作 中，將信號選擇電路70的動作，取代爲實施形態2的普通 動作模式之信號選擇電路7 1動作、與實施形態3的普通動 作模式之信號選擇電路72動作。 312/發明說明書(補件)/92-07/92109202 72 200404290 低速度動作模式下的半導體記億裝置1 〇 5動作，乃依循 在圖20與圖2 1所示時序表中，追加著保持L位準的信號 TMVREF之時序表而執行。換句話說，半導體記憶裝置105 的低速度動作模式動作，乃在實施形態3的低速度動作模 式中’追加著實施形態2之低速度動作模式下的信號選擇 電路71動作。 另外，在實施形態6中，時脈/CLK乃相當於從僅在普通 動作模式中被採用輸出入端子（輸出入端子/CLK)所接收到 的第1信號；而參照電壓VREF則相當於從僅在普通動作 模式中被採用輸出入端子（參照電壓VREF)所接收到的第1 信號；內部參照電壓VREF2與INTVREF則相當於從在低 速動作模式與普通動作模式中均被採用輸出入端子（輸出 入端子EXTVDD)所接收到的第2信號。 再者，L位準的信號TMVREF與TM/CLK乃相當於「第 1選擇信號」，而Η位準的信號TMVREF與TM/CLK乃相 當於「第2選擇信號」。 如此實施形態6的特徵便爲··在半導體記憶裝置i 〇 5的低 速度動作模式時，亦取代從普通動作模式中僅被使用的輸 出入端子所接收到的二個信號，而改爲選擇從在低速度動 作模式與普通動作模式中均被使用輸出入端子所接收到的 二個信號。 再者，半導體記憶裝置1 05將在狀態寄存器5 5設定爲η 位準信號TMVREF與TM/CLK、或L位準信號TMVREF與 TM/CLK之狀態下出廠。即，當半導體記憶裝置1〇5在普 73 312/發明說明書(補件)/92-07/921092〇2 200404290 通動作模式下被使用的情況時，便將L位準的信號 TMVREF與TM/CLK預設於狀態寄存器55中；而當半導體 記憶裝置1 〇 5在低速動作模式下被使用的情況時，便將H 位準的信號TMVREF與TM/CLK預設於狀態寄存器55中。 當半導體記憶裝置1 〇 5依普通動作模式進行動作的情況 時，便如圖1 1所示，便使晶片選擇信號/ C S等控制信號、 位址A 0〜A 1 2、記憶組位址B A 0，；1、外部電源電壓e X T V R E F 及參照電壓VREF等之所有輸入或輸出的輸出入端子連接 於導線WRE，並供使用。 反之，當半導體記憶裝置1 〇 5依低速動作模式進行動作 的情況時，便如圖3 0所示，將除參照電壓VREF與時脈 /CLK以外之信號等所對應的輸出入端子，連接於導線 WRE，並供使用。即，參照電壓VREF與互補時脈/CLK用 二個輸出入端子，在低速動作模式中均未被使用著。 另外，信號選擇電路7 1與信號選擇電路72係在構成選 擇第1信號（該第1信號係從普通動作模式中僅被使用的輸 出入端子所接受到的）、及第2信號（該第2信號係從低速 度動作模式與普通動作模式中均被使用的輸出入端子所接 受到的）中，選擇其中任一者的信號選擇電路。 再者，信號選擇電路71與信號選擇電路72係在構成選 擇複數第1信號（該第1信號係從普通動作模式中僅被使用 的輸出入端子所接受到的）、及複數第2信號（該第2信號 係從低速度動作模式與普通動作模式中均被使用的輸出入 端子所接受到的）中，選擇其中任一者之複數信號的信號選 74 312/發明說明書(補件)/92-07/92109202 200404290 擇電路。 此外，其餘均如同實施形態1〜實施形態3。 依照實施形態6的話，半導體記憶裝置乃具備有：在低速 度動作模式中，便取代參照電壓V R E F而改爲選擇內部參 照電壓VREF2的信號選擇電路；以及取代時脈/CLk而改 爲選擇內部參照電壓IN TVREF的信號選擇電路；因爲在低 速度動作模式中，資料選通信號用的輸出入端子及互補時 脈用的輸出入端子並未被使用到，因此在低速測試評估、 生產測試、及低速系統中，便可較習知增加可同時進行測 試的半導體記憶裝置個數。此外，將半導體記憶裝置依低 速度動作模式進行使用的使用者，亦可較習知降低成本。 [實施形態7] 參照圖3 1所示，實施形態7的半導體記憶裝置1 06係 將半導體記憶裝置1 〇〇的狀態寄存器50改爲狀態寄存器 56,並追加信號選擇電路71，72與參照電壓產生電路120, 其餘的均如同半導體記憶裝置1 〇〇。 狀態寄存器5 6除具狀態寄存器5 0機能之外，尙將信號 TMVREF輸出給信號選擇電路71，並將信號TM/CLK輸出 給信號選擇電路72。 信號選擇電路7 1與參照電壓產生電路1 2 0乃如實施形 態2中所說明。此外，相關信號選擇電路72則如實施形態 3中所說明。 當半導體記憶裝置1 〇6在普通動作模式下進行動作之情 況時，狀態寄存器56便將L位準的信號TMDQS輸出給信 75 312/發明說明書(補件)/92-07/92109202 200404290 號選擇電路70，並將L位準的信號TMREF輸出給信號選 擇電路71，並將L位準的信號TM/CLK輸出給信號選擇電 路72。 信號選擇電路70便將對應著L位準的信號TMDQS而選 擇來自輸出入端子DQS的資料選通信號DQS，並輸出給 QS緩衝器1 1 0。信號選擇電路7 1則將對應著L位準的信 號TMVREF而選擇來自輸出入端子VREF的參照電壓 VREF，並輸出給時脈緩衝器20、控制信號緩衝器30及 QS緩衝器110。信號選擇電路72則將對應著L位準的信 號TM/CLK而選擇來自輸出入端子/CLK的時脈/CLK，並 輸出給時脈緩衝器20。 此外，當半導體記憶裝置1 0 6依低速度動作模式進行動 作的情況時，狀態寄存器56便將Η位準的信號TMDQS輸 出給信號選擇電路70，將Η位準的信號TMVREF輸出給 信號選擇電路71，將Η位準的信號TM/CLK輸出給信號選 擇電路72。 信號選擇電路70係對應著Η位準的信號TMDQS而選擇 來自輸出入端子CLK的時脈CLK，並輸出給QS緩衝器 110。信號選擇電路71則對應著Η位準的信號TMVREF而 選擇來自參照電壓產生電路120的內部參照電壓VREF2, 並輸出給時脈緩衝器20、控制信號緩衝器30及QS緩衝器 110。信號選擇電路72則將對應著Η位準的信號TM/CLK 而選擇來自信號選擇電路7 1的內部參照電壓INTVREF並 輸出給時脈緩衝器20。 76 312/發明說明書(補件)/92-07/92109202 200404290 普通動作模式中的半導體記憶裝置1 〇 6動作，乃依循將 保持於L位準的信號TMVREF追加於圖7與圖8中之後的 時序表而執行。換句話說，半導體記憶裝置1 〇6在普通動 作模式下的動作，乃在實施形態1的普通動作模式下之動 作中，追加著實施形態2的普通動作模式下之參照電壓產 生電路1 2 0與信號選擇電路7 1動作、以及實施形態3的普 通動作模式下之信號選擇電路72動作。 再者，低速動作模式中的半導體記憶裝置1 〇6動作，乃 依循將保持於Η位準的信號TMVREF追加於圖26與圖27 中之後的時序表而執行。換句話說，半導體記憶裝置106 在低速動作模式下的動作，乃在實施形態1的低速動作模 式下之動作中，追加著實施形態2的低速動作模式下之參 照電壓產生電路120與信號選擇電路71動作、以及實施形 態3的低速動作模式下之信號選擇電路72動作。 另外，在實施形態7中，資料選通信號DQS乃相當於從 僅在普通動作模式中被採用輸出入端子（輸出入端子DQS) 所接收到的第1信號；而參照電壓VREF則相當於從僅在 普通動作模式中被採用輸出入端子（輸出入端子VREF)所 接收到的第1信號；時脈C LK則相當於從在低速動作模式 與普通度作模式中均被採用輸出入端子（輸出入端子CLK) 所接收到的第2信號；內部參照電壓VREF2與INTVREF 則相當於從在低速動作模式與普通度作模式中均被採用輸 出入端子（輸出入端子EXTVDD)所接收到的第2信號。 再者，L位準的信號TMDQS，TMVREF，及TM/CLK乃相 77 312/發明說明書(補件)/92-07/92109202 200404290 當於「第1選擇信號」，而Η位準的信號TMDQS，TMVREF 及TM/CLK乃相當於「第2選擇信號」。 如此實施形態7的特徵便爲：在半導體記憶裝置1 06的低 速度動作模式時，亦取代從普通動作模式中僅被使用的輸 出入端子所接收到的三個信號，而改爲選擇從在低速度動 作模式與普通動作模式中均被使用輸出入端子所接收到的 三個信號。 再者，半導體記憶裝置1 〇 6將在狀態寄存器5 6設定爲Η 位準信號TMDQS，TMVREF及TM/CLK、或L位準信號 TMDQS，TMVREF及TM/CLK之狀態下出廠。即，當半導體 記憶裝置1 06在普通動作模式下被使用的情況時，便將L 位準的信號TMDQS，TMVREF及TM/CLK預設於狀態寄存 器56中；而當半導體記憶裝置106在低速動作模式下被使 用的情況時，便將Η位準的信號TMDQS，TMVREF及 TM/CLK預設於狀態寄存器56中。 當半導體記憶裝置1 06依普通動作模式進行動作的情況 時，便如圖1 1所示，便使晶片選擇信號/CS等控制信號、 位址A0〜A12、記憶組位址BA0，1、外部電源電壓EXTVREF 及參照電壓VREF等之所有輸入或輸出的輸出入端子連接 於導線WRE，並供使用。 反之，當半導體記憶裝置1 06依低速動作模式進行動作 的情況時，便如圖32所示，將除資料選通信號DQS、參 照電壓VREF及時脈/CLK以外之信號等所對應的輸出入端 子，連接於導線WRE，並供使用。即，資料選通信號DQS、 78 31以發明說明書(補件)/92-07/92109202 200404290 參照電壓VREF及互補時脈/CLK用的三個輸出入端子’在 低速動作模式中均未被使用著。 另外，信號選擇電路70、信號選擇電路7 1、及信號選 擇電路72係在構成選擇第1信號（該第1信號係從普通動 作模式中僅被使用的輸出入端子所接受到的）、及第2信號 (該第2信號係從低速度動作模式與普通動作模式中均被 使用的輸出入端子所接受到的）中，選擇其中任一者的信號 選擇電路。 再者，信號選擇電路70、信號選擇電路7 1及信號選擇 電路72係在構成選擇複數第1信號（該第1信號係從普通 動作模式中僅被使用的輸出入端子所接受到的）、及複數第 2信號（該第2信號係從低速度動作模式與普通動作模式中 均被使用的輸出入端子所接受到的）中，選擇其中任一者之 複數信號的信號選擇電路。 此外，其餘均如同實施形態1〜實施形態3。 依照實施形態7的話，半導體記憶裝置乃具備有：在低速 度動作模式中，便取代資料選通信號DQS而改爲選擇時脈 CLK的信號選擇電路、取代參照電壓VREF而改爲選擇在 內部所產生內部參照電壓INTVREF的信號選擇電路、以及 取代時脈/CLK而改爲選擇內部參照電壓INTVREF的信號 選擇電路；因爲在低速度動作模式中，資料選通信號用的 輸出入端子及互補時脈用的輸出入端子並未被使用到，因 此在低速測試評估、生產測試、及低速系統中，便可較習 知增加可同時進行測試的半導體記億裝置個數。此外，將 79 312/發明說明書(補件)/92-07/92109202 200404290 半導體記憶裝置依低速度動作模式進行使用的使用者，亦 可較習知降低成本。 在上述實施形態1〜實施形態7中，雖以DDR-SDRAM爲 例，並將DDR-SDRAM普通動作模式下所使用的資料選通 信號DQS、從外部所供應的參照電壓VREF、及互補時脈 /CLK，在低速度動作模式中，分別取代時脈CLK、內部參 照電壓VREF2、及內部參照電壓INTVREF而進行說明。 但是，本發明並不僅限於此，僅要將在普通動作模式中被 使用之信號及/或電壓，取代在低速度動作模式中被使用之 信號及/或電壓的話便可，可爲任何者。此外，在低速度動 作模式中，所取代的信號及/或電壓數量，並不僅限於1〜3 個，亦可在此以上的數量。 本次揭示的實施形態均僅止於例示而已，不可認爲係屬 於限制。本發明的範圍非爲上述實施形態之說明，而是由 申請專利範圍所揭示，舉凡在與申請專利範圍具均等涵義 與範圍內的所有變更均涵蓋於本發明中。 【圖式簡單說明】 圖1爲實施形態1的半導體記憶裝置之槪略方塊圖。 圖2爲圖1所示記憶單元陣列的方塊圖。 圖3爲圖1所示記憶單元陣列的電路圖與Q s緩衝器的 方塊圖。 圖4爲圖1所示時脈緩衝器、控制信號緩衝器、及Q S 緩衝器中所含差動放大電路的電路圖。 圖5爲圖1所示時脈緩衝器中所含差動放大電路的電路 80 312/發明說明書(補件)/92-07/92109202 200404290 圖。 圖6爲圖1所示時脈緩衝器、控制信號緩衝器、及Q S 緩衝器中所處理信號的時序表。 圖7爲供說明圖1所示半導體記憶裝置之普通動作模式 中，資料寫入動作用的信號時序表。 圖8爲供說明圖1所示半導體記憶裝置之普通動作模式 中，資料讀出動作用的信號時序表。 圖9爲供說明圖1所示半導體記憶裝置之低速動作模式 中，資料寫入動作用的信號時序表。 圖1 0爲供說明圖1所示半導體記憶裝置之低速動作模 式中，資料讀出動作用的信號時序表。 圖1 1爲圖1所示半導體記憶裝置之普通動作模式下的使 用狀態平面圖。 圖1 2爲圖1所示半導體記憶裝置之低速動作模式下的 使用狀態平面圖。 圖1 3爲實施形態2的半導體記憶裝置槪略方塊圖。 圖14爲圖13所示參照電壓產生電路的電路圖。 圖15爲圖13所示信號選擇電路的電路圖。 圖1 6爲圖1 3所示半導體記憶裝置之低速動作模式下的 使用狀態平面圖。 圖1 7爲實施形態3的半導體記憶裝置槪略方塊圖。 圖1 8爲圖1 7所示信號選擇電路的電路圖。 圖1 9爲圖1 7所示時脈緩衝器中所含差動放大電路的電 路圖。 81 312/發明說明書(補件)/92-07/92109202 200404290 圖20爲供說明圖1 7所示半導體記憶裝置之低速動作模 式下，資料寫入動作用的信號時序表。 圖2 1爲供說明圖1 7所示半導體記憶裝置之低速動作模 式下，資料讀出動作用的信號時序表。 圖22爲圖1 7所示半導體記億裝置之低速動作模式下的 使用狀態平面圖。 圖23爲實施形態4的半導體記憶裝置槪略方塊圖。 圖24爲圖23所示半導體記憶裝置之低速動作模式下的 使用狀態平面圖。 φ 圖2 5爲實施形態5的半導體記憶裝置槪略方塊圖。 圖26爲供說明圖25所示半導體記憶裝置之低速動作模 式下，資料寫入動作用的信號時序表。 圖27爲供說明圖25所示半導體記憶裝置之低速動作模 式下，資料讀出動作用的信號時序表。 圖28爲圖25所示半導體記憶裝置之低速動作模式下的 使用狀態平面圖。 圖2 9爲實施形態6的半導體記憶裝置槪略方塊圖。 ® 圖3 0爲圖29所示半導體記億裝置之低速動作模式下的 使用狀態平面圖。 圖3 1爲實施形態7的半導體記憶裝置槪略方塊圖。 圖3 2爲圖3 1所示半導體記憶裝置之低速動作模式下的 _ 使用狀態平面圖。 圖33爲習知DDR-SDRAM的槪略方塊圖。 圖34爲供說明圖33所示DDR-SDRAM之資料寫入動作 82 312/發明說明書(補件)/92-07/92109202 200404290 用的信號時序表。 圖35爲供說明圖33所示DDR-SDRAM之資料讀出動作 用的信號時序表。 (元件符號說明） 1，2,5,6,701，703,7 1 1 P通道MOS電晶體 713,721,723 3,4,7,8,7 02,704,7 1 2， N通道MOS電晶體 7 1 4,722,724， 10,2 1 0 位址緩衝器 20 時脈緩衝器 50,5 1，5 2,5 3,5 4,5 5， 狀態寄存器 56,250 80,270 DLL 90,280 I/O緩衝器 100，101，102，103，104， 半導體記憶裝置 105,106,200 110,290 QS緩衝器 120 參照電壓產生電路 200 DDR-SDRAM 220 時脈緩衝器 6 10 列解碼器 620 字線驅動器 63 0 行解碼器 640 感測放大器 312/發明說明書(補件)/92-07/92109202 83 200404290 7 0 5,7 1 5,72 5 反相器 30,230 控制信號緩衝器 40,240 控制電路 121,122 電阻 60,260,650 記憶單元陣列 /C AS 行位址選通信號 /CS 晶片選擇信號 /RAS 列位址選通信號 /WE 寫入致能信號 6 1 〜64 記憶組 651〜65m 等化器電路 70,71 ,72 信號選擇電路 A0〜A12 位址 B A0,1 記憶組位址， BL1，/BL1 〜BLm，/BLm 位元線配對 BLj，/BLj 位元線 BS 1,2 資料匯流排 BS 1，BS2 資料匯流排 BUFF_CLK，BUFF_/CLK，CLK，/CLK 時脈 CKE 時脈致能信號 CL 行位址選通潛伏期 CLK，DQS，EXTVDD，VREF，/CLK，DQ0〜DQ7 輸出入端子 DFA1，DFA2 差動放大電路 DLLCLK_P，DLLCLK_N 週期信號 84 312/發明說明書(補件)/92-07/92109202 200404290
DM DQR，DQRH，DQRL1，DQRL2 資料遮罩信號
DQS DQWL2，DQW，DQWH，DQWL1 資料選通信號
EXTVDD GND INTDQS INTVREF, VREF2 LV MC SGN，TM/CLK，TMDQS，TMVREF TG1，TG2，TG3，TG4，TG5，TG6 外部電源電壓 接地節點 內部資料選通信號 內部參照電壓 基準位準 記憶單元
VDD VREF WL1 〜WLn，WLi WRE 電源節點 參照電壓 字線 導線 讀出資料 寫入資料 信號 傳輸聞 312/發明說明書(補件)/92-〇7/921092〇2 85