TW200403679A

TW200403679A - Semiconductor memory

Info

Publication number: TW200403679A
Application number: TW092105506A
Authority: TW
Inventors: Junichi Sasaki; Naoharu Shinozaki
Original assignee: Fujitsu Ltd
Priority date: 2002-08-29
Filing date: 2003-03-13
Publication date: 2004-03-01
Also published as: EP1398785A3; CN100338774C; US20040042334A1; JP4246977B2; JP2004095002A; KR20040019859A; TWI254939B; DE60336787D1; EP1398785A2; EP2166540B1; EP1398785B1; EP2166540A1; CN1479378A; US6963518B2; KR100942739B1

Description

200403679 玖、發明說明：【發明所屬之技術領域】發明領域本發明係關於一種半導體記憶體，尤其是一種用以減 5低功率消耗同時保持高速操作之技術。發明背景一般而言，半導體記憶體具有一種逐頁操作功能，其中自連接到字組線之多數個記憶胞同時地被讀取出的資料 10連續地被輸出。該逐頁操作功能可以在記憶體區塊引動之後加速操作，並改進資料傳送率。為了更進一步地改進資料傳送率，最近已發展出一種具有高速逐頁操作功能之半導體記憶體，其中反應於單一讀取命令而使多數個資料位元同時地被讀取並且被保持在 15 暫存器或類似者。第1圖是展示具有這型式之高速逐頁操作功能的半導體記憶體概要圖。該半導體記憶體具有四組記憶體區塊BLK1-BLK4。該記憶體區塊BLK1-BLK4具有依據行位址以選擇行選擇線 20 CL1-CL4之行解石馬器CDEC1-CDEC4、具有位元、線BL與/BL 之預充電電路之預充電單元PRE1-PRE4、具有感應放大器 SA之感應放大器單元SA1-SA4、具有記憶胞MC之記憶胞陣列ARY1-ARY4、具有讀取放大器與寫入放大器之放大器單元AMP1-AMP4、以及具有鎖定器電路之鎖定器單元 5 200403679 LTCH1-LTCH4。字組線WL共用地被鋪設於四組記憶體區塊 BLK1-BLK4 上。在這半導體記憶體中，所有記憶體區塊BLK1-BLK4依據一讀取命令被引動。一組預定之字組線WL依據與讀取命 5 令一起被供應之一列位址而被選擇。接著，感應放大器單元SA1-SA4之感應放大器SA被引動以放大自記憶胞MC被讀取至位元線BL與/BL的資料。亦即，該四組記憶體區塊 BLK1-BLK4反應於讀取命令而全部被引動。接著，行選擇線CL1-CL4依據行位址同時地被選擇， 10 而導通四組行開關CSW。被感應放大器SA所放大之資料分別地經由行開關CSW而被傳輸至局部資料匯流排線 LDB1-LDB4。該併列讀取資料自局部資料匯流排線 LDB1-LDB4被傳輸至廣域資料匯流排線GDB1-GDB4，並且進一步地被放大器單元AMP1-AMP4之讀取放大器放大。 15 被讀取放大器所放大的併列資料被併列/串列轉換電路轉換成為串列資料，並且連續地被輸出至資料端點。資料反應於單一讀取命令而被輸出至資料端點之次數稱為陣列長度(burst length)。在這範例中，該陣列長度是“4”。每次半導體記憶體接收讀取命令時，其重複上述之操作以進 20 行讀取操作。第2圖是展示另一具有高速逐頁操作功能之半導體記憶體的概要圖。與第1圖中相同之元件則以相同的號碼指示。半導體記憶體具有四組記憶體區塊BLK1-BLK4。字組 200403679 線WL被鋪設於各四組記憶體區塊BLK之上。接著，依據與讀取命令一起被供應之列位址，任何一組之記憶體區塊 BLK1-BLK4被選擇(在這範例中，BLK1)並且被選擇之記憶體區塊BLK1中的一組字組線WL被選擇。接著，記憶體區 5 塊BLK1中之感應放大器單元SA1的感應放大器SA被引動而放大自記憶胞MC被讀取至位元線BL與/BL之資料。亦即，在這半導體記憶體中，四組記憶體區塊BLK1-BLK4之任一組反應於讀取命令而被引動。接著，在所選擇之記憶體區塊BLK1中，行選擇線 10 CL1-CL4依據行位址而被選擇，因而四組行開關CSW同時被導通。被感應放大器SA放大的資料分別地經由行開關 CSW被傳輸至記憶體區塊BLK1中之局部資料匯流排線 LDB1-LDB4。併列讀取資料自局部資料匯流排線 LDB1-LDB4被傳輸至記憶體區塊BLK1中之廣域資料匯流 15 排線GDB1-GDB4，並且進一步地被放大器單元AMP1之讀取放大器所放大。如同第1圖，被讀取放大器放大之併列資料被併列/串列轉換電路轉換成為串列資料，並且連續地被輸出至資才斗端點。在這範例中，該陣列長度也是“4”。每次半導體$己情、 20 體接收讀取命令時，其重複上述之操作以進行讀取操作。第1圖所展示之半導體記憶體產生一個問題，在讀取操作時，所有記憶體區塊BLK之引動增加了功率消耗。第2圖所展示之半導體記憶體中，在一讀取操作中，單一記憶體區塊BLK被引動。然而，廣域資料匯流排線

7 200403679 GDB1-GDB4必須被配置於各記憶體區塊BLK中。除了圖中所展示的之外，記憶體區塊BLK同時也被提供電源供應線或類似者。因此，如果在電路設計步驟時，無法確保廣域資料匯流排線GDB1-GDB4之接線區域是在記憶體區塊 5 BLK當中，則必須利用減低電源供應線之接線寬度的方式以確保廣域資料匯流排線GDB1-GDB4之接線區域。在這情況中’由於增加電源供應電阻而可能產生電源供應雜訊。當電源供應線之接線寬度不變時，分別的記憶體區塊BLK 必須被放大以符合廣域資料匯流排線GDB1-GDB4之接線 10 區域。這導致增加半導體記憶體之晶片尺寸。【發明内容1 發明概要本發明之目的是提供一種具高速逐頁操作功能之半導體記憶體，其減少操作功率之消耗同時保持高速操作。 15 本發明之另一目的是提供一種具高速逐頁操作功能之半導體記憶體，其減少操作功率之消耗而不增加晶片尺寸。依據本發明半導體記憶體之一論點，脈波產生器反應於自外部被供應之讀取命令而產生多數個行脈波。位址計數器接收與讀取命令一起被供應之外部位址，並且連續地 20輸出該外部位址以及在外部位址之後的位址而作為内部位址。行解碼器，同步於行脈波，而依序地選擇分別地對應於内部位址之行選擇線。藉由選擇行選擇線，行開關連續地被導通。自記憶胞讀取至位元線之資料經由行開關依序地被傳輸至共用資料匯流排線。亦即，反應於單一讀取命 200403679 令而自記憶胞被讀取之多數個資料位元可以經由單一資料匯流排線被傳輸。因此，資料匯流排線之數目可以被減低至最小，因而避免增加晶片之尺寸。此外，因為單一資料匯流排線可以傳輸多數個資料位元，故可能將反應於讀取 5 命令而被引動之記憶體區域的尺寸最小化。結果，這可能減少功率消耗。反應於單一讀取命令以及與讀取命令一起被供應之外部位址，多數個行脈波自動地在半導體記憶體内部產生。因為讀取操作可以利用自外部被饋送之最少數的信號而達 10 成，因此可能減低功率消耗同時保持高速操作。依據本發明半導體記憶體之另一論點，藉由脈波產生器所產生之行脈波數目可以利用第一模式設定電路而任意地設定。這可能使用單一型式晶片以組態具有不同資料輸出規格之多種型式的半導體記憶體。因此，該半導體記憶 15 體可以改進發展效率與減少發展成本。依據本發明半導體記憶體之另一論點，數目控制電路接收用以指示行脈波數目之第一模式信號，並且輸出引動信號直至所指示之行脈波數目全部都輸出為止，該第一模式信號自第一模式設定電路被輸出。脈波產生器在引動信 20 號被輸出時僅須產生行脈波。這達成脈波產生器之簡單組態。依據本發明半導體記憶體之另一論點，第一模式設定電路依據經由外部端點所供應之第一設定信號而設定行脈波數目。因此可能依據半導體記憶體所被裝設之系統規格 9 200403679 而設定行豸波數目。換言之，半導體記憶體之使用者可以任意地設定行脈波數目。依據本發明半導體記憶體之另一論點，第一規劃電路輸出用以啟始地設定行脈波數目作為第一模式設定電路中多數個預定值之任-值的第-内部設定錢至第_模式設定電路。結果，行脈波數目可確實地被第—規劃電路所啟始化，而防止半導體記憶體故障。依據本發明半導體記憶體之另一論點，第-規劃電路具有-組第-㈣，並且依據第—簡、之賴而輸出第一内部設定信號。因此可能依據被|載之半導體記憶體的產品規格(操作解、功率消耗，⑽）而設定行脈波數目。 15 依據本發明半導體圮憶體之另一論點，其第一規劃電路具有-組由傳導性樣型所構成之第—關，其形成於符合被使用於半導體製造程序之光遮罩樣独_半導體基片上。第一内部設定信號根據傳導性樣型目標之電壓而被輪出。因此可能依據被裝載之半導體記憶體的產品規格(操作頻率、功率消耗，等等）而設定行脈波數目。、说像奉兔明半導體記憶體之另一論點，行脈波產生週 20 期可以被第二模式設定電路任意地設定。多數個具有不同時序規格型式的半導體記憶體可以因此使用單一晶片而製作因此，該半導體記憶體可以改進發展效率與減少發展成本。依據本發明半導體記憶體之另一論點，週期調整電路依據用以指示產生週期之週期設定信號而調整產生週期， 10 200403679 該週期設定信號自第二模式設定電路被輸出。週期調整電路因此可簡單地被組態。依據本發明半導體記憶體之另一論點，週期調整電路之寬度調整電路調整各行脈波之脈波寬度。亦即，行脈波 5 產生週期可以利用調整該脈波寬度而任意地設定。依據本發明半導體記憶體之另一論點，週期調整電路之區間調整電路調整行脈波之脈波區間。亦即，行脈波產生週期可以利用調整該脈波區間而任意地設定。依據本發明半導體記憶體之另一論點，讀取放大器在 10 產生週期為短時是比產生週期為長時具有較高之放大功率。因此，即使當行脈波產生週期以及週期時間同時為短時，讀取放大器亦可確實地放大資料匯流排線上之資料。依據本發明半導體記憶體之另一論點，預充電之電路在產生週期為短時是比產生週期為長時具有較高的可驅動 15 性。因此，即使當行脈波產生週期及週期時間同時為短時，預充電電路亦可確實地將位元線至預定之電壓預充電。依據本發明半導體記憶體之另一論點，第二模式設定電路依據經由外部端點所供應之第二設定信號而設定產生週期。因此可能依據半導體記憶體所被裝設之系統規格而 20 設定行脈波產生週期。換言之，半導體記憶體之使用者可以任意地設定行脈波產生週期。依據本發明半導體記憶體之另一論點，第二規劃電路輸出用以啟始地設定行脈波產生週期作為第二模式設定電路中多數個預定值之任一值的第二内部設定信號至第二模 11 200403679 式設定電路。結果，行脈波產生週期可確實地被第二規劃電路啟始化以便防止半導體記憶體故障。依據本發明半導體記憶體之另一論點，第二規劃電路 /、有第一n並_@_依據第二溶絲之規劃而輸出第二内部設定信號。因此可驗據铸敎龍所被裝設之系統規格(操作頻率、功率祕，料）岐枝脈波產生週期。對於將使用相同光遮罩及製造程相製造之半導體記憶體分類成為多數個依據實際功率消耗(或操作頻率）而裝載之產品，這是特別有用的。 15 爆料明半導體記憶體之另—論點，第二規割電路 =由傳導性樣型所構成之第二開關。該傳導性樣型形成 ^合半導體製造程序中所使用之光遮罩樣型組態的半導土片上。第二内部設定信號依據傳導性樣型目標之電壓 =輪出。因此可能依據被裝載半導體記㈣之產品規格 =乍頻率、功率雜，料)而_脈波產生週期。同時相同j用切換光遮罩’藉由功率消耗(或操作頻率）而將使用中且=遮罩及製造程序所製造且在功率消耗(或操作頻率）、足夠邊限之半導體記憶體區分為特別有用的。的產〇口，廷是 20 依據本發明半導體記憶體之另_論點，其閘極分別連接到位元線電晶體丁汗具源極复^… R电曰曰溫並且它們的排極與接到：：：料匯流排線。由於它們的閉極連純^ 體具有放大位元線之魏的功能。這车一般稱為直接感應系統。利用直接感應系統之行開I、 12 200403679 在讀取操作中，位元線及資料匯流排線不直接地連接。這防止位元線由於資料匯流排線之電壓而產生電壓波動。亦即’即使當多數個行脈波依序地被產生以連續地導通行開關時’用於重新儲存資料於記憶胞中之時間將不被延長， 5 因而可防止讀取週期時間之增加。依據本發明半導體記憶體之另一論點，一組字組線被連接到記憶胞，並且在存取至記憶胞之後被選擇。字組控制電路反應於因反應讀取命令所產生的最後一組行脈波而撤銷選擇該字組線。無關於行脈波輸出數目或行脈波產生 10 週期，該字組線因此可以依最佳時序被撤銷選擇。因此，週期時間可以被最小化。依據本發明半導體記憶體之另一論點，在字組線的選擇之後的一預定時間，重置電路輸出用以撤銷選擇該字組線之重置信號。字組控制電路反應於最後行脈波及重置信 15 號其中較遲到達的一組而撤銷選擇該字組線。結果，即使當行脈波輸出之數目為小時’資料重存操作總是可確實地被進行於記憶胞内經一預定之時間。因此，資料可確實地被保持於記憶胞中。依據本發明半導體記憶體之另一論點，脈波產生器設 20 定第二以及其後因反應於讀取命令所產生的行脈波之其中一組的脈波寬度，為較小於第一行脈波之脈波寬度的值。一般而言，在反應於讀取命令之讀取操作中，位元線之電壓逐漸被放大。因此，當多數個行開關連續被導通時，對應於首先被導通的第一行開關之資料最不容易讀取。設定 13 第一行脈波之寶声炎 ^ 又為一足夠的值可確實地讀取該第一資料。此外，縮短第- 、 ^ 、 —及其後的行脈波之脈波寬度可以減低對應於單-讀取操作之- 依據本發明半導體記憶體之另一論點，預充電控制電路反應於因反應於讀取命令所產生之最後-組行脈波而開始將位7〇線預充電。因此無視於行脈波輸出之數目或行脈波產生週期，該位元線可以依最佳時序被預充電。因此，週期時間可以被最小化。依據本發明半導體記憶體之另一論點，多數個記憶體區塊各具有位元線、行開關、資料匯流排線、以及行選擇線。第二模式設定電路設定低功率模式或高速模式。位址轉換電路依據第三模式設定電路之設定值而轉換内部位址成為第二内部位址。在低功率模式時，利用自位址轉換電路所輸出之第二内部位址而指定的記憶體區塊數目，是小於在高速模式時之數目。單一型式之半導體記憶體可以依據設定於第三模式設定電路之操作模式而成為具低功率消耗或高操作速率之不同的產品。這減少半導體記憶體之發展成本以及製造成本。依據本發明半導體記憶體之另一論點’第三模式設定電路依據經由外部端點所供應之第三設定信號而設定低功率模式或高速模式。該半導體記憶體因此可以依據半導體記憶體所被裝設之系統規格而被設定為低功率模式或高速模式。換言之，半導體記憶體之使用者可以任意地設定操作模式。 200403679 依據本發明半導體記憶體之另—論點，第三規割電路輸出用以啟始地設定第三模式設定電路為低功率模式或高速模式之第三内部設定信號至第三模式設定電路。因此，第三規劃電路可確實地啟始化半導體記憶體之操作模式， 5 因而防止半導體記憶體故障。依據本發明半導體記憶體之另—論點，第三規割電路具有第三熔絲，並且依據第三炼絲之規劃而輸出第三内部設定信號。這允許半導體記憶體之操作模式依據所被裝載之半導體記憶體的規格而被設定為低功率模式或高速模式。對於依據實際功率隸(或操作頻率）而將❹相同光遮罩及製造程序所製造之半導體記憶體分類成為多數個裝載之產品’這是特別有用的。依據本务明半導體纪憶體之另一論點，第三規劃電路具有由傳導性樣型所構成之第三開關，其形成於符合半導 15體中被使用於製造程序之光遮罩樣型組態的半導體基片上，並且依據傳導性樣型目標之電壓而輸出第三内部設定 ^號。半導體記憶體之操作模式因此可依據被裝載之半導體把憶體的規格而被設定為低功率模式或高速模式。同時對於利用切換光遮罩，依功率消耗，而將使用相同光遮罩 -〇及製造程序所製造且在功率消耗中具有足夠邊限之半導體 °己憶體區別為多數個裝載之不同的產品，這也是有用的。圖式簡單說明當配合附圖閱讀下面的詳細說明時，本發明之本質、原理、以及實用性將更為明顯，其中相同部份以相同的參 200403679 考號碼指示，其中：第1圖是展示具有習見高速逐頁操作功能之半導體記憶體的概要方塊圖，第2圖是展示另一具有習見高速逐頁操作功能之半導 5 體記憶體的概要方塊圖；第3圖是展示本發明之第一實施例的方塊圖；第4圖是展示第3圖所示之區間調整電路的詳細電路圖；第5圖是展示第4圖所示之區間調整電路的操作時序 10 圖；第6圖是展示第3圖所示之脈波產生器的詳細電路圖；第7圖是展示第6圖所示之脈波產生器的操作時序圖；第8圖是展示第3圖所示之記憶體核心之基本部份的概要方塊圖； 15 第9圖是展示第8圖所示之記憶體區塊之基本部份的詳細電路圖；第10圖是展示第9圖所示之預充電電路的詳細電路圖；第11圖是展示第8圖所示之放大器單元的詳細電路圖；第12圖是展示第3圖所示之鎖定器單元的詳細電路圖； 20 第13圖是展示第一實施例中讀取操作之範例的時序圖；第14圖是展示第13圖所示之讀取操作之資料輸出的時序圖；第15圖是展示第一實施例中讀取操作之另一範例的時 16 200403679 序圖，第16圖是展示第15圖所示之讀取操作之資料輸出的時序圖；第17圖是展示第一實施例中讀取操作之另一範例的時 5 序圖；第18圖是展示本發明之第二實施例的方塊圖；第19圖是展示本發明之第三實施例的方塊圖；第2 0圖是展示第三實施例中讀取操作之範例的時序圖； 10 第21圖是展示第三實施例中讀取操作之另一範例的時序圖；第22圖是展示本發明之第四實施例的方塊圖；第23圖是展示第四實施例中讀取操作之範例的時序圖， 15 第24圖是展示本發明之第五實施例的方塊圖；第25圖是展示第24圖所示之位址轉換電路的操作解說圖，第26圖是展示在高速模式中第五實施例之記憶體核心的操作解說圖； 20 第27圖是展示本發明之第六實施例的方塊圖。 L實施方式】較佳實施例之詳細說明此處之後，本發明之實施例將參考附圖而說明。第3圖展示本發明之半導體記憶體的第一實施例。在圖 17 200403679 中，各粗線代表包含多數個位元之信號線。展示於圖中左方之雙重圓圈代表外部端點。以“z”結尾之信號為正邏輯。開頭為“/”之信號為負邏輯。此半導體記憶體在基片上藉由使用CM0S處理程序而 5被形成作為!^11八]\4(快速週期記憶體）。該FCRAM具有命令解碼器10、模式設定電路12、規劃電路14、位址輸入電路16、資料輸入/輸出電路18、位址計數器20、行計數器22、區間調整電路24、脈波產生器26、字組重置控制電路28、字組控制電路3〇、預充電控制電路 10 32、感應放大器控制電路34、以及記憶體核心36。命令解碼器10解碼被供應至控制端點以便操作 FCRAM之控制信號CNT(命令信號）。依據解碼結果，命令解碼器10輸出作用信號ACTZ、讀取控制信號RDZ、等等。當用以進行讀取操作之控制信號(讀取命令)被供應時、當用 15以進行寫入操作之控制信號（寫入命令)被供應時、並且當進行更新操作之控制信號（更新命令）被供應時，作用信號 ACTZ被產生。當讀取命令被供應時，讀取控制信被產生。當寫入命令被供應時，寫入控制信號WRZ被產生。模式設定電路12設定FCRAM之操作模式。模式設定電 2〇路12建立第一模式以及第二模式。在第一模式中，反應於讀取命令或寫入命令而自脈波產生器26被輸出之行脈波 CLPZ次數被設定。在第二模式中，行脈波CLPZ(脈波寬度以及脈波區間）之產生週期被設定。亦即，模式設定電路12 作用為用以設定行脈波CLPZ數目之第一模式設定電路及 18 200403679 用以設定行脈波CLPZ產生週期之第二模式設定電路。在FCRAM啟動之後，依據經由位址端點而與指示模式設定命令之控制信號CNT—起被供應的位址信號AD(第一設定信號）之值，將產生之行脈波CLPZ數目被設定。相似 5 地，在FCRAM啟動之後，依據經由位址端點而與指示模式設定命令之控制信號CNT—起被供應的位址信號AD(第二設定信號)之值，而設定行脈波CLPZ之脈波寬度以及脈波區間。此外，當FCRAM啟動時，依據自規劃電路14被輸出之熔絲信號FUS1-2的邏輯位準，而啟始化第一模式以及第二 10 模式。模式設定電路12輸出對應於所建立之操作模式的模式信號MD(MD1M2、MD21-26)。明確地說，模式設定電路 12依據所建立之第一模式而將第一模式信號MD1 M2之任一組改變為高位準，並且依據所建立之第二模式而將第二 15模式信號MD21-23之任一組以及第二模式信號MD24-26之任一組改變為高位準。行脈波CLPZ被輸出之次數利用第一模式信號MD1 M2而調整。行脈波CLPZ之脈波區間以及脈波寬度利用第二模式信號MD21 -23以及MD24-26而分別地被調整。 20 如上所述，規劃電路14輸出用以決定模式設定電路12 之啟始狀態的熔絲信號FUS1-2至模式設定電路12。該規劃電路14具有用以指示行脈波CLPZ數目之啟始值的第一熔絲FS1，以及用以指示行脈波CLPZ之產生週期的多數個第二熔絲FS2。接著，規劃電路14依據第一熔絲FS1之規劃而 19 200403679 輸出熔絲信號FUS1(第一内部設定信號），並且依據第二熔絲FS2之規劃而輸出熔絲信號FUS2(第二内部設定信號）。亦即，規劃電路14作用為第一規劃電路及第二規劃電路，而該第一規劃電路輸出用以指示行脈波CLPZ數目啟始 5 值的熔絲信號（第一内部設定信號)FUS1，且第二規劃電路輸出用以指示行脈波CLPZ產生週期（脈波寬度以及脈波區間）啟始值之熔絲信號（第二内部設定信號)FUS2。位址輸入電路16經由位址端點而接收位址信號AD，並且輸出所接收之信號A D作為列位址信號R A D及行位址信 10號CAD 〇在這FCRAM中，列位址信號RAD及行位址信號 CAD同時被供應至位址端點（非多工位址）。資料輸入/輸出電路18將在讀取操作中自記憶體核心 3 2被讀取並且被傳輸至共用資料匯流排線CDE(CDE上之併列資料）的讀取資料轉換成串列資料，並且連續地輸出相同 15資料至資料端點DQ。資料輸入/輸出電路20同時也將在寫入操作中經由 > 料端點DQ而依序供應之串列寫入資料轉換成為併列資料，並且經由共用資料匯流排線CDB輸出相同資料至記憶體核C32。資料端點DQ包含人位元①砂乃。應疋，下面的說明是有關對應於資料信號DQ之單 20彳元的電路及操作。貫際電路針對八位元資料信號叫被形成。位址-十數為2 0輸出行位址信號c AD之較低位元（較低行位址信號CAD)作為内部行位址信號。此外，位址計數器2〇同步於内部讀取控制信號!臟而將較低位行位 20 址信號CAD增加一，並且連續輸出所增量之信號作為内部行位址信號CAD2。例如，較低位行位址信號CAD包含兩位元。當較低位行位址信號CAD之二進位數“〇〇，，隨著讀取命令而被供應時，“00，，，“01，，，“10”，與“1Γ，之内部行位址信號CAD2連續被輸出。當較低位行位址信號CAD之二進位數 “10”隨著讀取命令而被供應時，則“1〇，，，“Η，，，“〇〇”，與“〇1，，之内部行位址信號CAD2連續被輸出。亦即，位址計數器2〇具有二位元計數器之功能。行計數器22接收行脈波CLPZ以及模式信號MD(第一模式信號MD11-12)，並且輸出行引動信號CLEN直至如模式信號MD所指示之數目的行脈波CLPZ被輸出為止。亦即’行計數器22作用為用以控制脈波產生器26所輸出之行脈波CLPZ數目的數目控制電路。區間調整電路24在行引動信號CLEN之引動週期（高位準週期）時操作，且同步於行脈波CLPZ之下降邊緣而輸出内部讀取控制信號IRDZ。在行脈波CLPZ之下降邊緣及内部讀取控制信號IRDZ之上升邊緣之間的區間（=行脈波CLPZ之脈波區間）依據模式信號MD(第二模式信號MD21-23)而被調整。脈波產生器26在行引動信號CLEN之引動週期時操作’且同步於讀取控制信號RDZ及内部讀取控制信號IRDZ 而產生行脈波CLPZ。行脈波CLPZ之脈波寬度依據模式信號MD(第二模式信號mD24-26)而被調整。亦即，脈波產生 2(00403679 器26作用為用以調整行脈波CLPZ之脈波寬度的寬度調整電路。行脈波CLPZ之脈波區間及脈波寬度可以被調整以便調整行脈波CLPZ之產生週期。亦即，區間調整電路24及脈 5 波產生器26構成一組用以調整行脈波CLPZ之產生週期的週期調整電路。 ’ 字組重置控制電路28同步於因反應讀取命令或寫入命令所產生的行脈波CLPZ之最後行脈波CLPZ而輸出結束信號ENDZ (脈波信號）。 · 1〇字組控制電路3 0反應於作用信號A C T Z而設定字組脈波WLPZ，並且反應於結束信號ENDZ而重置字組脈波 WLPZ。字組脈波信號WLPZ是用以決定稍後將說明之字組線WL的選擇週期之時序信號。字組線WL同步於字組脈波 WLPZ之高位準週期而被引動(被選擇）。亦即，字組控制電 15 路30反應於因反應讀取命令或寫入命令所產生的行脈波 CLPZ之最後行脈波CLPZ而取消被選擇之字組線WL。預充電控制電路32同步於字組脈波WLPZ之下降邊緣 ® 而改變預充電信號PREZ為高位準。即將改變為高位準之預充電信鵁PREZ將位元線BL與/BL預先充電至一預充電之電 20壓。感應放大器控制電路34同步於字組脈波WLPZ之弓丨動而引動感應放大器引動信號PSA與NSA。記憶體核心36具有一組字組解碼器單元WDEC、一組感應放大器單元SA、一組預充電單元PRE、一組記憶胞陣 22 200403679 列ARY、一組行解碼器單元CDEC、一組放大器單元amp、以及一組鎖定器單元LTCH。字組解碼器單元W D E C具有多數個依據列位址信號 RAD而操作之字組解碼器。在存取記憶胞mc中，一組被列 5位址信號RAD所引動之字組解碼器同步於字組脈波WLPZ 而選擇一字組線WL。感應放大器單元SA具有多數個感應放大器，其依據感應放大器引動信號PSA與NSA而操作以便放大在位元線bl 與/BL之間的電壓差量。感應放大器單元SA同時也具有多 10數個行開關CSW(稍後於第9圖中說明），其依據被行位址信號CAD與CAD2所選擇之行選擇線而操作。行開關csw同步於行脈波CLPZ而導通。預充電單元PRE具有依據預充電信號prez而操作之多數個預充電電路。各預充電電路之可驅動性依據第二模式 15信號^^021_26而調整，並且當行脈波CLPZ之產生週期為短時則具有高可驅動性，而當產生週期為長時則具有低可驅動性。記憶胞陣列ARY具有多數個配置於矩陣中之依電性記憶胞MC，以及連接到記憶胞MC之多數個字組線WL與多數 2〇個位元線BL、/BL。記憶胞MC與一般的DRAM記憶胞（動態記憶胞)相同，各具有一組以電荷型式保存資料之電容器及一組配置在這電容器與位元線BL(或/BL)之間的傳送電晶體。傳送電晶體之閘極被連接到字組線WL。各位元線組對 BL、/BL被連接到感應放大器以及預充電電路。 23 200403679 行解碼器單元CDEC具有依據行位址信號CAD與cAD2 而操作之多數個行解碼器。在存取記憶胞MC*，行解碼器同步於行脈波CLPZ而依序選擇對應於分別的行位址信號 CAD與CAD2(内部位址)之行選擇線CL(猶後說明於第8圖）。 5 放大器單元AMP具有多數個讀取放大器以及多數個寫入放大器。該讀取放大器同步於放大器引動信號AMPEN，而放大在讀取操作中自記憶胞陣列ARY輸出之分別的片段串列讀取資料。放大器引動信號AMPEN同步於行脈波 CLPZ而被產生。各讀取放大器之放大功率依據第二模式信 10號MD21-26而調整。當行脈波CLPZ之產生週期為短時，讀取放大器具有高放大功率，而當產生週期為長時則具有低放大功率。寫入放大器放大在寫入操作中自資料端點DQ所依序供應之分別的片段寫入資料。鎖定器單元LTCH被連接到共用資料匯流排線CDE。鎖 15 定器單元LTCH依據行位址信號CAD2分別地鎖定自放大器單元AMP之讀取放大器所輸出的串列的讀取資料。被鎖定之資料依據行位址信號CAD而輸出至共用資料匯流排線 CDE以作為併列資料。第4圖展不第3圖所不之區間調整電路24的細部。 20 區間調整電路24具有邏輯電路24a、24b、24c、24d、及24e。邏輯電路24a同步於行脈波CLPZ之下降邊緣而產生脈波PLS。當第二模式信號MD21在高位準時邏輯電路24b 被引動，而輸出自行脈波CLPZ延遲一時間T1之信號。當模式信號MD22在高位準時邏輯電路24c被引動，而輸出自行 24 200403679 脈波CLPZ延遲一時間T2之信號。當模式信號MD23在高位準時邏輯電路24d被引動，而輸出自行脈波CLPZ延遲一時間T3之信號。時間ΤΙ、T2、及T3依據邏輯電路24b、24c、及24d中之反相器數目而分別地被設定。

5 邏輯電路24e具有在邏輯電路24b-24d之輸出上進行〇R 操作之負邏輯的OR電路，以及當行引動信號CLEN是在高位準時被引動的一組AND電路，輸出OR電路之輸出作為内部讀取控制信號IRDZ。第5圖展示第4圖所示之區間調整電路24的操作。 10 當第3圖展示之模式設定電路12輸出高位準之第二模式信號MD21以及低位準之第二模式信號MD22與MD23 時，在行脈波CLPZ以及内部讀取控制信號IRDZ之間的區間為時間T1。相似地，當輸出高位準之第二模式信號MD22 以及低位準之MD21與MD23時，則在行脈波CLPZ以及内部 15 讀取控制信號IRDZ之間的區間是較短於時間T1的時間 T2。當輸出高位準之第二模式信號MD23以及低位準之第二模式信號MD21與MD22時，而在行脈波CLPZ以及内部讀取控制信號IRDZ之間的區間是較短於時間T2的時間T3。脈波產生器26同步於内部讀取控制信號IRDZ而產生 20 行脈波CLPZ。結果，行脈波CLPZ之脈波區間利用第二模式信號MD21-23而調整。第6圖展示第3圖所示之脈波產生器26的細部。脈波產生器26具有邏輯電路26a、26b、26c、26d、26e、及26f。當第二模式信號MD24在高位準時邏輯電路26a被引 25 200403679 動，而輸出自行脈波CLP0Z延遲一時間T4之信號。當第二模式信號MD25在高位準時邏輯電路26b被引動，而輸出自行脈波CLP0Z延遲一時間T5之信號。當第二模式信號MD26 在高位準時邏輯電路26c被引動，而輸出自行脈波CLP0Z延 5 遲一時間T6之信號。時間T4、T5、及T6依據邏輯電路26a、 26b、及26c中之反相器數目而被設定。當邏輯電路26a、26b、及26c之輸出自低位準改變為高位準時，邏輯電路26d將行重置信號CLRES自高位準改變為低位準。邏輯電路26e具有 < 組RS正反器。該RS正反器同 10 步於讀取控制信號RDZ或内部讀取控制信號IRDZ之上升邊緣而被設定，以便將行脈波CLP0Z改變為高位準，並且同步於行重置信號CLRES之下降邊緣而被重置，以便將行脈波CLP0Z改變為低位準。當行引動信號CLEN在高位準時邏輯電路26f被引動，而輸出行脈波CLP0Z作為行脈波CLPZ。 15 第7圖展示第6圖所示之脈波產生器26的操作。當展示於第3圖之模式設定電路12輸出高位準之模式信號MD24及低位準之模式信號MD25與MD26時，行脈波 CLPZ之脈波寬度為時間T4。相似地，當輸出高位準之模式信號MD25以及低位準之模式信號MD24與MD26時，行脈波 2〇 CLPZ之脈波寬度為較短於時間T4的時間T5。當輸出高位準之模式信號MD26以及低位準之模式信號]^£)24與mD25 時，則行脈波CLPZ之脈波寬度為較短於時間T5的時間T6。亦即，行脈波CLPZ之脈波寬度是利用模式信號MD2各26而調整。 26 200403679 第8圖展示第3圖所示之記憶體核心36的基本部份概要圖。記憶體核心36具有四組記憶體區塊BLK (BLK1-BLK4)。記憶體區塊BLK1具有一組行解碼器單元 5 CDEC1、一組預充電單元PRBL、一組感應放大器單元 SA1、一組記憶胞陣列ARY1、一組放大器單元AMP1、以及一組鎖定器單元LTCH1。相似地，記憶體區塊BLK2-BLK4 分別地具有行解碼器單元CDEC2-CDEC4、預充電單元 PRE2-PRE4、感應放大器單元SA2-SA4、記憶胞陣列 10 ARY2-ARY4、放大器單元AMP2-AMP4、以及鎖定器單元 LTCH2-LTCH4。換言之，第3圖展示之行解碼器單元 CDEC、預充電單元PRE、感應放大器單元SA、記憶胞陣列 ARY、放大器單元AMP、以及鎖定器單元LTCH各由四組區塊所構成。 15 記憶體區塊BLK1-BLK4利用列位址信號RAD上方的兩組位元而被辨識。記憶體區塊BLK1-BLK4亦具有相同之結構0 記憶體區塊BLK 1-BLK4各具有多數個分別地連接到位元線組對BL、/BL之行開關CSW ;用以控制行開關CSW 20 之行選擇線CL1，CL2，CL3，CL4，…；一組經由行開關 CSW連接到位元線組對bl、/BL之局部資料匯流排線 LDB ;以及一組連接到局部資料匯流排線LDB之廣域資料匯流排線GDB。第9圖展示第8圖所示之記憶體區塊BLK的基本部份細 27 200403679 部。記憶體區塊BLK具有感應放大器及被形成以供分別的互補位元線組對BL、/BL所用之預充電電路。相同的字組線WL(例如，WL0)被連接到連接位元線BL與/BL之記憶胞 5 MC的其中一組。感應放大器具有包含一組鎖定器、一組pMOS電晶體、以及一組η Μ 0 S電晶體。該組鎖定器包含兩組彼此連接之輸入及輸出的CMOS反相器；該pMOS電晶體用以依據感應放大器引動信號PSA而將CMOS反相器之pMOS電晶體源極連 10 接至電源供應線；該η Μ Ο S電晶體用以依據感應放大器引動信號NSA而將CMOS反相器之nMOS電晶體源極連接至接地線。各行開關CSW具有包含兩組串列連接之nMOS電晶體的開關 38a、38b、38c、及38d。 15 開關38a連接位元線BL至讀取局部資料匯流排線 /RLDB 〇開關38b連接位元線/BL至讀取局部資料匯流排線 RLDB。開關38c連接位元線BL至寫入局部資料匯流排線 WLDB。開關38d連接位元線/BL至寫入局部資料匯流排線 /WLDR。 2〇開關38a的其中一組nMOS電晶體源極連接到讀取控制信號RCLX的信號線並且其閘極連接到行選擇線cl(cl i， CL2，CL3，CL4，…，其中之任一組）。開關3如之另一組 η Μ Ο S電晶體閘極連接到位元線B L並且其排極連接到讀取局部貧料匯流排線/RLDB。相似地，開關38b之JL中一組 28 200403679 Μ O S電晶體源極連接到讀取控制信號R c L χ的信號線並且其閘極連接到行選擇線CL(CL1，CL2，CL31CL4，···，之其中的任一組）。開關38b之另一組nMOS電晶體閘極連接到位元線/BL·並且其排極連接到讀取局部資料匯流排線 5 RLDB。在讀取操作中之讀取控制信號RCLX依據列位址信號RAD或行位址信號Cad而被引動。位元線BL(或/BL)連接到電晶體之閘極的系統稱為直接感應系統。直接感應系統之行開關CSW能夠放大位元線 BL(或/BL)之電壓。因為在讀取操作時直接感應系統之行開 10關CSW未在位元線及資料匯流排線之間建立直接連接，因此位元線BL與/BL避免由於讀取局部資料匯流排線虹加與/RLDB之電壓變化所造成的電壓波動。亦即，即使當多數個行脈波CLPZ依序被產生以連續地導通行開關csw 時，因為用以重存資料至記憶胞]^(：的時間將不會更長，故 15 可以避免增加讀取週期時間。開關38c的其申之一組11]^[〇8電晶體源極連接到位元線 BL並且其閘極連接到行選擇線CL(CL1，cL2，clb , CL4，…’之其中的任一組）。開關38c之另一組電晶體閘極連接到寫入控制信號WCLZ&且其排極連接到寫入 20局部資料匯流。相似地，開關38d之其中一組 nMOS電晶體源極料触元、線脱並且其祕連接到行選擇線 CL(CU，CL2，CL3，（X4，...，之開關38d之另一組nMOS電晶體閘極連接到寫入控制信號 WC LZ並且詩極連制寫人局部f料匯流排線/肌加。 29 403679 在寫入操作中寫入控制信號WCLZ依據行位址信號CAD而被引動。第10圖展示第9圖所示之預充電的電路細部。預充電之電路具有解碼電路40a、第一預充電電路 5 40b、一組第二預充電電路40c、以及第三預充電電路4〇d。解碼電路40a接收第二模式信號MD21-26，並且將第一至第三預充電信號PRE1 -PRE3之任何一組改變為高位準。當第二模式信號MD21-26之邏輯位準決定行脈波CLPZ之產生週期為長時，解碼電路4〇a將第一預充電信號prbi轉變為 10南位準。當第二模式信號MD21-26之邏輯位準決定行脈波 CLPZ之產生週期為正常時，解碼電路4〇a將第二預充電信號PRE2改變為高位準。當第二模式信號MD2K26之邏輯位準決定行脈波CLPZ之產生週期為短時，解碼電路4〇a將第三預充電信號PRE3改變為高位準。 15 第一至第三預充電電路40b、40c，與40d各具有用以分別地連接位元線BL與/BL至預充電電壓線VPJ^nM〇s電晶體，以及用以等化位元線BL與/BL之nMOS電晶體。第一至第二預充電電路4〇b、40c、及40d之nMOS電晶體的閘極寬度比為1 : 5 : 25。所提供給nMOS電晶體之數字代表其閘 20極寬度比。第一至第三預充電電路40b、40c、及4〇d之nMOS 電晶體具有相同的通道長度。當第一預充電信號PRB1在高位準時，第一預充電電路 4〇b同步於預充電信號PREZ而連接位元線BL與/BL至預充電電壓線VPR。當第二預充電信號pRE2在高位準時，第二 30 200403679 預充電電路40c同步於預充電信號pREZ而連接位元線BL與 /BL至預充電電壓線VPR。當第三預充電信號pRE3在高位準時’第三預充電電路40d同步於預充電信號PREZ而連接位 το線BL與/BL至預充電電壓線vPr。亦即，行脈波cLPZ之 5產生週期越短，則預充電操作進行越快速。第11圖展示第8圖所示之放大器單元AMP中讀取放大益的細部。讀取放大器具有一組重置電路42a、一組放大器電路 42b、一組解碼電路42c、以及第一至第三源電路42d、42e、 10及42f。重置電路42a具有當重置信號RST在高位準時用以連接廣域位元線GDB與/GDB至重置電壓線VT之nMOS電晶體’以及一組當重置信號RST在高位準時用以等化廣域位元線GDB與/GDB之nMOS電晶體。放大器電路42b具有一對 nMOS電晶體，其閘極分別地連接到廣域位元線gdb與 15 /GDB ’其排極經由負載電阻器而分別地連接到電源供應線’並且其源極連接到源電路42〇1、42e、及42f。nM〇s電晶體之輸出（排極)連接到鎖定器單元LTCH。解碼電路42c接收第二模式信號MD21-26，並且將第一至第三驅動信號DRV1-DRV3之任何一組改變為高位準。當 20第二模式信號]^〇21-26之邏輯位準決定行脈波CLPZ之產生週期為長時，解碼電路42c將第一驅動信號drvI改變為高位準。當第二模式信號MD21_26i邏輯位準決定行脈波 CLPZ之產生週期為正常時，解碼電路42〇將第二驅動信號 DRV2改變為高位準。當第二模式信號MD21_26之邏輯位準 31 200403679 決定行脈波CLPZ之產生週期為短時，解碼電路42c將第三驅動信號DRV3改變為高位準。第一至第三源電路42d、42e、及42f各具有一組nMOS 電晶體線，其用以將放大器電路42b之nMOS電晶體的源極 5 連接至接地。第一至第三源電路42d、42e、42f之nMOS電晶體的閘極寬度比為1 : 5 : 25。所提供給nMOS電晶體的數字代表其閘極寬度比。第一至第三源電路42d、42e、42f之 nMOS電晶體具有相同的通道長度。當第一驅動信號DRV1在高位準時，第一源電路42d同 10 步於放大器引動信號AMPEN而連接放大器電路42b至接地線。當第二驅動信號DRV2在高位準時，第二源電路42e同步於放大器引動信號AMPEN而連接放大器電路42b至接地線。當第三驅動信號DRV3在高位準時，第三源電路42f同步於放大器引動信號AMPEN而連接放大器電路42b至接地 15線。亦即，行脈波CLPZ之產生週期越短，則放大器電路42b 之放大操作進行越快速。應注意到，雖然圖形中未展示出，寫入放大器，如同讀取放大器，具有用以依據第二模式信而輸出預定之驅動信號的解碼電路以及依據驅動信號而變化其放 20大功率之放大器電路。亦即，行脈波CLPZ之產生週期越短，則寫入放大器之放大操作進行越快速。第12圖展示第3圖所示之鎖定器單元LTCH的細部。鎖定器單元LTCH具有一組開關電路43a、一組鎖定器電路43b、一組開關電路43c、以及一組對應於第n圖所示 32 200403679 之放大器單元AMP的放大器電路42b之緩衝器電路43d。開關電路43a具有四組依據行位址信號(：八〇2而依序導通之CM〇S傳輸閘，其連接廣域資料匯流排線GDB2(或 /GDB2)至鎖定器電路43b。鎖定器電路43b具有四組鎖定器’各包含兩組彼此連接之輸入及輸出的反相器並且鎖定經由開關電路43a所傳輸之資料。開關電路43c具有四組依據行位址#號0八〇(較低的位元）而依序導通之CMOS傳輸閘’其將鎖定器電路43b中鎖定的輸出連續地連接至緩衝器電路43d。 10 緩衝器電路43d具有串連在電源供應線以及接地線之間的一組pMOS電晶體以及一組nMOS電晶體，故自開關電路43c所輸出之資料依據行位址信號CAD(上方位元）而被輸第13圖展示第一實施例中讀取操作之一組範例。 15 在這範例中，模式設定電路12具有行脈波CLPZ數目被設定為“4”之第一模式，以及行脈波CLPZ脈波寬度及脈波區間被設定為“長”之第二模式。模式設定電路12因此輸出高位準的第一模式信號MD11及高位準的第二模式信號 MD24與MD21。這指示一種狀態，其中在FCRAM啟動時模 20 式設定電路12依據規劃電路14之熔絲FS1-2的資訊而被啟始化。如上所述，FCRAM之啟始模式可依據熔絲FS1-2之規劃而任意地設定。首先，FCRAM接收讀取命令RD及讀取位址AD1。讀取位址AD1是連續地將被讀取之4位元資料的頂部位址。第3 33 200403679 圖展示之命令解碼器10反應於讀取命令RD而輸出作用信號ACTZ及讀取控制信號RDZ(第13(a)圖）。字組控制電路30 反應於作用信號ACTZ而將字組脈波WLPZ改變為高位準 (第13(b)圖）。對應於讀取位址AD1之字組線WL反應於字組 5 脈波WLPZ而被選擇，因此讀取資料自連接到字組線WL的多數個記憶胞MC而被輸出。（稍後於第14圖說明）。行計數器22反應於讀取控制信號RDZ而改變行引動信號CLEN為高位準（第13(c)圖）。脈波產生器26反應於讀取控制信號RDZ而輸出第一行脈波CLPZ(第13(d)圖）。脈波產生 10器26依據高位準的第二模式信號MD24而產生具較長脈波寬度（第7圖展示之T4)的行脈波CLPZ。對應於讀取位址AD1之行選擇線CL反應於行脈波 CLPZ而被選擇，因而讀取資料經由局部資料匯流排線 RLDB及廣域資料匯流排線GDB而被輸出至廣域資料匯流 15排線GDB2與/GDB2(第13(e)圖）。此處，展示於第11圖之讀取放大器依據第一驅動信號DRV1而導通源電路42d。因此，讀取資料自放大器電路42b而輸出至廣域資料匯流排線 GDB2與/GDB2之輸出時間為TD1，相較於當源電路42e與 42f之其中任一組被導通時，這時間是較長的。因此，相較 20於當源電路426與42『之其中任一組被導通時，讀取放大器之放大時間是較長的。相較於當源電路42e與42f其中之一組被導通時，讀取放大器之功率消耗是較低的。如上所述，當FCram之功率消耗需要減少時，第二模式信被選擇，因 34 200403679 而行脈波CLPZ之產生週期被延伸以減低讀取放大器之功率消耗。附註地，在這實施例中，無視於此操作模式，因為其對週期時間不具影響，而廣域資料匯流排線GDB2與 /GDB2之重置時間TR被設定為固定值。 5 區間調整電路2 4反應於行脈波C L P Z之下降邊緣而輸出内部讀取控制信號IRDZ(第13(f)圖）。區間調整電路24依據高位準第二模式信號MD21而引動第4圖所示之邏輯電路 24b，因而延伸在行脈波CLPZ之下降邊緣及内部讀取控制信號IRDZ之間的區間（第5圖展示之T1)。 10 脈波產生器26反應於内部讀取控制信號IRDZ而輸出第二行脈波CLPZ(第13 (g)圖）。行脈波CLPZ之脈波區間依據高位準第二模式信號MD21而成為較長。這使行脈波CLPZ 之產生週期最大化。接著，第三與第四行脈波CLPZ被輸出 (第13(h、i)圖）。亦即，反應於單一讀取命令rd，而無外部 15信號之供應，FCRAM自動地多次產生行脈波CLPZ。行計數器22接收第四行脈波CLPZ並且改變行引動信號CLEN為低位準（第13⑴圖）。脈波產生器26因為低位準的行引動信號CLEN而不被引動，以停止產生行脈波clpz。字組重置控制電路28接收低位準行脈波CLPZ及低位 20準行引動信號CLEN，並且輸出結束信號ENDZ(第13(k) 圖）。字組控制電路30反應於其結束信號ENDZ而改變字組脈波WLPZ為低位準（第13(1)圖）。接著，撤銷選擇字組線WL 以完成對應於單-讀取命令⑽之讀取操作。因為反應於最後行脈波CLPZ而撤銷選擇字組線WL，故字組線WL之選擇 200403679 週期可以最佳地被設定。因此，讀取資料可以自記憶胞確實地被讀取，並且被讀取至位元線BL與/BL之資料可確實地被重存於記憶胞MC中。第14圖展示第13圖所示之讀取操作中資料之輸出。 5 位元線BL1-4代表對應於第8圖記憶體區塊BLK1中的行選擇線CL1-4之位元線組對BL、/BL。因為當記憶胞MC 保留相同之資料邏輯時，它們的波形改變將彼此相同，故位元線BL1-4共同地以單一波形而表示。當讀取命令RD被供應以選擇字組線WL時，資料被讀 10取至位元線BLl-4(第14(a)圖）。依序地，感應放大器引動信號PSA與NSA改變以便引動感應放大器，而放大位元線 BL1-4上之資料（第14(b)圖）。接著，行選擇線CLi-4同步於第13圖所示之行脈波CLPZ而依序地被選擇，故位元線 BL1-4上之資料被傳輸至局部資料匯流排線LDB(第14(c、 15 d、e、f)圖）。被傳輸至局部資料匯流排線LDB之資料被放大器單元 A Μ P所放大，並且同步於行位址信號c a D 2而連續地被鎖定以進入鎖定器單元LTCH。如第12圖所說明，被鎖定進入鎖定器單元LTCH之資料被輸出至共用資料匯流排線CDB，並 2〇且依據依序地自FCRAM外部被供應之行位址信號cad經由資料端點DQ而被輸出。亦即，逐頁操作被進行。應注意到，第14圖並未展示出被供應至鎖定器單元ltcpj及行選擇線CL2、CL3、及CL4之行位址信號CAD。在預充電信號PREZ被輸出以將位元線bl 1-4預充電之 36 Γ Λ .Γ% 200403679 前’結束信號ENDZ(先前參看的第卿)圖)被輸出以撤銷選擇字組線WL(第14_)。此處，當第二模式信賴㈣與 MD24在純準時，具有最小尺寸之電晶㈣第—預充電電路働之操作如同第1〇圖之說明。結果，位元線bli_4被預 5充電之時間TP1是較長於當第二或第三預充電電路撕、侧在操作中之時間。因此，相較於在操作中之第二與第三預充電電路40c與40d其中的一組，其預充電單元刪之功率消耗減少。這減低FCRAM之功率消耗。附帶說明，因為這實施例採用直接感應系統，即使當 1〇位元線BLM上之資料並未充分被放大，如第M(c，句圖所示，其資料仍可確實地被讀取。此外，當行選擇線cu_4 被選擇時，位元線BL1-4不受局部資料匯流排線1^1)]3所影響。圖形中之括弧展示，不屬於直接感應系統之行開關被使用並且它們的源極與排極連接到位元線及局部資料匯流 15排線之情形的位元線BL1-4波形。在這情況中，當行選擇線 CL1-4被選擇時，位元線BL1_4在局部資料匯流排線1^^之影響下產生電壓波動。結果，行選擇線口^一必須在位元線 BL1-4被充分地放大之後被選擇，亦即，增加週期時間。第15圖展示第一實施例中讀取操作之另一範例。如第 20 13圖中之相同操作的說明將被省略。在這範例中，模式設定電路12具有行脈波CLPZ數目被設定為“4”之第一模式，以及行脈波CLPZ脈波寬度及脈波區間被設定為“短”之第二模式。模式設定電路12因此輸出高位準第一模式信號MDU&高位準第二模式信號MD26與 37 200403679 MD23。這指示一種狀態，其中模式設定電路12反應於在 FCRAM啟動之後與模式設定命令一起被供應的位址信號 AD而再次地被設定。在這範例中，脈波產生器26依據高位準第二模式信號 5 MD26而產生較短之脈波寬度（第7圖展示之T6)的行脈波 CLPZ。區間調整電路24依據高位準第二模式信號MD23而設定在行脈波CLPZ之下降邊緣及内部讀取控制信號IRDZ 之間的區間為較短（第5圖展示之Τ3)。結果，行脈波CLPZ 之脈波區間依據高位準的第二模式信號MD23而減少。這使 10 行脈波CLPZ之產生週期最小化。第11圖展示之讀取放大器依據第三驅動信號DRV3而導通源電路42f。因此，相較於當源電路42d與42e之其中的一組被導通時，自放大器電路42b輸出至廣域資料匯流排線 GDB2與/GDB2的讀取資料之輸出時間TD3成為較短。結 15果，由於增加功率消耗，讀取放大器可以減低放大時間。如上所述，利用選擇第二模式信號MD23與MD26而實現 FCRAM週期時間之減少，以便減低行脈波cLPZ2產生週期並且減少讀取放大器之放大時間。第16圖展示第15圖所示之讀取操作中資料的輸出。如 20第14圖中之相同操作的說明將被省略。在這範例中，因為行脈波CLPZ之產生週期是短的，故行選擇線CL1-3被選擇之週期減少。如第1〇圖所說明，在讀取操作之後的預充電操作利用具有最大尺寸之電晶體的第三預充電電路40d而達成。結果，相較於在操作中之第一或 38 200403679 第二預充電電路40b、40d，位元線BL1-4被預充電之時間τρ3 成為較短。結果，由於增加預充電單元pRE之功率消耗，預充電知作可被加速。因此可能減少讀取操作中之週期時間。 5 第17圖展示第一實施例中讀取操作之另一範例。如第 13圖中之相同操作的說明將省略。在這範例中，模式設定電路12具有行脈波CLPZ數目被設定為“2”之第一模式，以及行脈波CLPZ脈波寬度及脈波區間被設定為“長，，之第二模式。模式設定電路12因此輸出 10高位準的第一模式信號MD12及高位準的第二模式信號 MD24 與 MD2 卜第3圖展示之行計數器22接收高位準的第一模式信號 MD12，並且同步於第二行脈波CLPZ之上升邊緣而改變行引動信號CLEN為低位準（第17(a)圖）。結束信號ENDZ因此 15 在行脈波CLPZ被產生兩次之後被輸出。字組脈波WLPZ同步於結束信號ENDZ而改變為低位準（第17(b)圖）。結果，兩組片段資料D1與D2被輸出至廣域資料匯流排線GDB2與 /GDB2。結束信號ENDZ永遠反應於最後之行脈波CLPZ而被產 20 生。因此即使行脈波CLPZ輸出之次數被改變，字組線WL 之撤銷選擇時序仍是最佳的。如上所述，在第一實施例中，行脈波CLPZ反應於單一讀取命令RD而多次被產生。位址信號AD由與讀取命令RD 一起被供應之行位址信號CAD2中被產生。因此，行選擇線 39 200403679 CL可以在FCRAM内部連續自動地被選擇。自記憶胞MC讀取至位元線BL與/BL之資料經由行開關CSW依序地被傳輸至共用局部資料匯流排線LDB。反應於單一讀取命令RD而自記憶胞MC讀取之多數個位元的讀取資料因此可以經由 5 單一局部資料匯流排線LDB而被傳輸。因此可能將局部資料匯流排線LDB及廣域資料匯流排線GDB之數目最小化，並且防止FCRAM晶片尺寸之增加。此外，因為多數個位元之資料可以經由單一局部資料匯流排線LDB被傳輸，故反應於讀取命令RD而將被引動之記憶體區塊的數目可被減 10 低，並且在操作時減少FCRAM之功率消耗。因為行脈波CLPZ及行位址信號CAD2在FCRAM内部自動多次地產生，因此因讀取操作而自FCRAM外部所供應的信號可以被最小化。因此，可能降低連接到外部端點之輸入電路及相似裝置的操作頻率，而允許功率消耗之減少 15 且同時保持高速操作。當脈波產生器26產生行脈波CLPZ時，脈波輸出數目、脈波寬度、以及脈波區間可以任意地由模式設定電路12所設定。多數個具有不同資料輸出規格型式的FCRAM因此可以使用單一型式之晶片而製作。因此，可以改進FCRAM之 2〇發展效率與減少發展成本。因為行脈波CLPZ利用依據自行計數器22所輸出之行引動信號CLEN而操作之區間調整電路24及脈波產生器26 而被輸出，故區間調整電路24及脈波產生器26可簡單地被組態。 40 因為直接感應系統之行開關csw被採用，故即使當多數個行脈波CLPZ依序被產生以連續地導通行開關時，記憶胞MC用於重存資料的時間將不會更長。這可以避免增加讀取週期之時間。反應於因反應凟取命令RD而產生之行脈波clpz的最後行脈波CLPZ，字組線WL被撤銷選擇。因此無視於行脈波CLPZ之輸出數目或產生週期，而字組線wl可以在最佳時序被撤銷選擇。因此，可能最小化讀取操作中之週期時間。相似地，反應於因反應讀取命令1〇)而產生的行脈波 CLPZ之最後行脈波CLPZ，位元線BL與/BL之預充電開始。因此無視於行脈波CLPZ之輸出數目或產生週期，位元線肌與/BL可以在最佳時序被預充電。因此，可能將讀取操作中之週期時間最小化。行脈波CLPZ之輸出數目、脈波寬度、以及脈波區間可以被溶絲信號FUS1-2啟始化。因此，行脈波之輸出數目、脈波寬度、以及脈波區間可以在FCRAM裝載之前依據 FCRAM之產品規格(操作頻率、功率消耗、等等）而設定。對於依據實際功率消耗（或操作頻率）而將使用相同光遮罩及製造程序所製造之FCRAM分類成為多數個將裝載之產品’這是特別有用的。行脈波CLPZ之輸出數目、脈波寬度、以及脈波區間不僅可以被熔絲信號FUS1-2啟始化，也可以依據經由位址端點所供應之位址信號AD而被設定。因此可能依被裝設之系統規格而設定行脈波之數目、脈波寬度、以及脈波區間。換3之，FCRAM之使用者可以依據使用者規格而任意地設定行脈波之數目、脈波寬度、以及脈波區間。相較於當產生週期為長時，放大器單元AMP之讀取放大器在行脈波CLPZ之產生週期為短時則具有較高的放大功率。因此即使當產生週期以及週期時間同時都縮短時，讀取放大器亦可確實地放大資料匯流排線LDB、GDB上之資料。相似地，相較於當產生週期為長時，預充電單元pRE 之預充電電路在行脈波CLPZ之產生週期為短時則具有較高的可驅動性。因此即使當產生週期以及週期時間同時都縮短時’預充電電路亦可確實地將位元線BL與/BL預充電至預定電壓。第18圖展示本發明之半導體記憶體的第二實施例。相同於第一實施例所說明之元件將以相同的參考號碼或符號指示。此處，其詳細說明將被省略。在這實施例中，規劃電路14A被形成以取代第一實施例之規劃電路14。其他組態則與第一實施例相同。規劃電路14A具有由在半導體基片上被形成的傳導性樣型所構成之第一開關SW1以及第二開關SW2，該半導體基片則符合於將被使用於FCRAM之半導體製造程序的光遮罩樣型組態。第一開關SW1輸出用以指示行脈波CLPZ數目的啟始值之一組樣型信號PAT1(第一内部設定信號）。第二開關 200403679 SW2輸出用以指示行脈波CLPZ產生週期的啟始值之一組樣型信號PAT2(第二内部設定信號）。亦即，規劃電路ha根據依傳導性樣型目標之電壓而被設定的第一與第二開關 SW1與SW2以輸出樣型信號PAT1與PAT2。 5 第一與第二開關SW1與SW2之連接規格，或者將被使用於製造FCRAM之光遮罩，是依據FCRAM之產品規格(操作頻率、功率消耗、等等）而決定。當FCRAM啟動時，模式設定電路12依據來自規劃電路 14A之樣型信號PAT1與PAT2的邏輯位準而被啟始化。在啟 10 始狀態中，行脈波CLPZ被輸出之次數被設定為”4”，並且行脈波CLPZ之產生週期（脈波寬度及脈波區間）被設定為最大。在第一實施例中，模式設定電路12可以利用模式設定命令而重置。如上所述，這實施例可以提供如上述第一實施例之相 15同的效應。此外，在這實施例中，行脈波之輸出數目及產生週期可以依據FCRAM之產品規格(操作頻率、功率消耗、專專）以藉由僅改變接線層之光遮罩而設定。對於依據實際功率消耗（或操作頻率）而將使用相同光遮罩及製造程序所製造之FCRAM分類成為多數個將裝載之產品，這是特別 2〇有用的。第19圖展示本發明之半導體記憶體的第三實施例。相同於第一實施例所說明之元件將以相同的參考號碼或符號指示。此處，其詳細說明將被省略。

在這實施例中，命令解碼器10B以及字組控制電路30B 43 200403679 被形成以取代第一實施例之命令解碼器10以及字組控制電路30。其他組態與第一實施例相同。在接收讀取命令、寫入命令以及更新命令後，命令解碼器10B輸出作用信號ACTZ。在輸出之後的一預定時間， 5其撤銷選擇字組線WL而輸出用以預充電位元線BL與/BL 之預充電信號PRZ(脈波信號）。亦即，預充電信號PRZ是用以撤銷選擇字組線WL之重置信號。命令解碼器10B作用為用以輸出重置信號(PRZ)之重置電路。字組控制電路30B反應於作用信號ACTZ而將字組脈波 10 WLPZ改變為高位準，並且反應於結束信號ENDZ以及預充電信號PRZ之稍遲到達的一組而改變字組脈波WLPZ為低位準。第20圖展示第三實施例中讀取操作之範例。如先前參看之第16圖（第一實施例）中之相同操作的說明將被省略。 15 在這實施例中，在供應讀取命令RD之後，預充電信號 PRZ被輸出一段時間PRB1(第20(a)圖）。第19圖展示之字組控制電路30B在接收預充電信號pRZ之後接收結束信號 ENDZ。因此，字組脈波WLPZ之重置時序（下降邊緣）同步於結束信號ENDZ而被詨定（第20(b)圖）。 20 第21圖展示第三實施例中讀取操作之另一範例。如先前參看之第16圖（第一實施例）中之相同操作的說明將被省略0 在這範例中，高位準的第一模式信號]^11)12被輸出而設定被輸出之行脈波CLPZ的次數為“2”。字組控制電路30B在 44 WU403679 接收預充電信號PRZ之前接收結束信號ENDZ。因此，字組脈波WLPZ之重置時序（下降邊緣）同步於預充電信號PRZ而被設定（第21(a)圖）。字組線W L在位元線B L1 - 4之電壓被充分放大之後則被 5撤銷選擇（第21(b)圖）。結果，位元線BL1-4上之資料確實地被重存於記憶胞MC中（第21(c)圖）。另一方面，圖示中實線之波形指示字組脈波WLPZ同步於結束½號ENDZ而不被引動。此處，在位元線BL1-4之電壓被充分放大之前，位元線BL1-4被預充電（第21(d)圖）。因 10 此，位元線BL1-4上之資料因更新特性中之衰減而不能充分地被重存於記憶胞MC中。換言之，記憶胞MC所保持之資料可能在更新操作進行之前消失。如上所述，這實施例可以提供如上述第一實施例之相同的效應。此外，在這實施例中，字組線WL之撤銷選擇時 15 序以及預充電操作之開始時序永遠在讀取命令RD之後的一預定時間PRE1被設定。結果，重置操作可以在記憶胞MC 中確實地達成，因而，資料可確實地被保持於記憶胞MC中。第22圖展示本發明之半導體記憶體的第四實施例。相同於第一實施例中說明之元件將以相同的參考號碼或符號 20 指示。此處，其詳細說明將被省略。在這實施例中’區間調整電路24C以及脈波產生器26C 被形成以取代第一實施例之區間調整電路24以及脈波產生器26。其他組態與第一實施例相同。區間調整電路24C設定第二與其後的行脈波CLPZ之脈 45 200403679 波區間為較短於先前兩組行脈波CLPZ之間的脈波區間。脈波產生器26C設定第二與其後的行脈波CLPZ之脈波寬度為較短於第一行脈波CLPZ之脈波寬度。第23圖展示第四實施例中讀取操作之範例。如先前參 5看第13圖與第14圖（第一實施例）中之相同操作的說明將被省略。在這實施例，如上所述，第二與其後的行脈波CLPZ之脈波寬度L2是較短於第一行脈波CLPZ之脈波寬度L1。此外，第二與其後的行脈波CLPZ之脈波區間L4是較短於先前 10 兩組行脈波CLPZ之間的脈波區間L3。在位元線BL1-4上之資料開始被放大之後，第一行脈波 CLPZ立即被輸出。因此，為了確實地讀取資料，對應於行脈波CLPZ之行選擇線CL的選擇週期必須增加以延長行開關CSW之導通週期。 15 另一方面，在位元線BL1_4上之資料被充分放大之後，第二與其後的行脈波CLPZ被輸出。因此，即使對應於行脈波CLPZ之行選擇線CL的選擇週期被減少以縮短行開關 CSW之導通週期，資料仍可確實地被讀取。此外，減少第二與其後的行脈波CLPZ所產生之週期，因而縮短讀取操作 20 之週期時間。如上所述，這實施例可以提供如上述之第一實施例的相同效應。此外’在這實_巾，第二與其後的行脈波 CLPZ(脈波寬度與脈波關）之產生週期可以賊低以縮短對應於單一讀取操作之週期時間。 46 200403679 第24圖展示本發明之半導體記憶體的第五實施例。相同於第一實施例所說明之元件將以相同的參考號碼或符號指示。此處，其詳細說明將被省略。在這實施例中，模式設定電路12D、規劃電路HD、以 5 及位址計數器20D被形成以取代第一實施例之模式設定電路12、規劃電路14、以及位址計數器20。此外，一組位址轉換電路44被提供在位址計數器20D以及行解碼器單元 CDEC之間。其他組態幾乎與第一實施例相同。如同第一實施例中，模式設定電路12D依據熔絲信號 10 FUS1-2以及供應至位址端點AD之第一與第二設定信號而改變第一模式信號MD1M2其中之一組為高位準，並且改變第二模式信號MD21-23之任何一組以及第二模式信號 MD24-26之任何一組為高位準。模式設定電路12D同時也依據熔絲信號FUS3以及供應至位址端點之位址信號AD(第三 15 設定信號）而改變第三模式信號MD31-32其中之一組為高位準。當第三模式信號MD31在高位準時，FCRAM成為低功率模式，並且當第三模式信號MD32在高位準時，則成為高速模式。亦即，模式設定電路12D作用為用以設定行脈波CLPZ 2〇數目的第一模式設定電路、用以設定行脈波CLPZ產生週期的第二模式設定電路、以及用以在低功率模式或高速模式而設定FCRAM操作模式的第三模式設定電路。規劃電路14D具有與第一實施例相同之第一與第二熔絲FS1和FS2，以及在低功率模式或高速模式設定FcrAM之 47 200403679 操作模式的第三熔絲FS3。接著，規劃電路14D依據第一熔絲FS1之規劃而輸出熔絲信號FUS1(第一内部設定信號），依據第二熔絲FS2之規劃而輸出熔絲信號FUS2(第二内部設定信號），並且依據第三熔絲FS3之規劃而輸出熔絲信號 5 FUS3(第三内部設定信號）。亦即，規劃電路HD作用為用以分別地輸出熔絲信號 FUS1-2之第一與第二電路，以及用以輸出熔絲信號FUS3而指示FCRAM模式之啟始狀態的第三電路。相較於第一實施例，位址計數器20D接收較大位元數之 10 行位址信號CAD。如同第一實施例之位址計數器20，位址計數器20D具有位址計數器之功能而同步於内部讀取控制信號IRDZ地將行位址信號CAD增量一。位址轉換電路44自位址計數器20D接收行位址信號 CAD2(内部位址），依據第三模式信號MD31-32而替換行位 15 址信號CAD2之位元，並且輸出該結果作為行位址信號 CAD3(第二内部位址）。第25圖是展示第24圖所示之位址轉換電路44的操作解說圖。為便於說明，將利用同時具有8位元記憶體區域（記憶胞）之兩組記憶體區塊BLK1-2而說明。在實際FCRAM 20 中，記憶體核心36具有與先前參看的第8圖之相同組態。記憶體區塊BLK1-2以及這些區塊BLK1-2之記憶體區域則利用四組位元之行位址A3-0而被辨識。當第三模式信號MD31與MD32分別地在高位準與低位準時(低功率模式），記憶體區塊BLK1-2被最主要之位址A3 48 200403679 所辨識。例如，當與讀取命令RD —起被供應之位址信號 AD(頂部位址）具有較低之兩組位元A1-0之“〇〇，，時，資料以圖形中盒子⑷的號碼順序自記憶體區域中被讀取。當頂部位址具有較低之兩組位元A1-0之“10”時，資料以圖形中盒子 5 (b)的號碼順序自記憶體區域中被讀取。如上所述，在低功率模式中，反應於讀取命令RD，僅單一記憶體區塊BLK1 (或 BLK2)被引動。因為將被引動之記憶體區塊的數目是小的，因此用以進行同時的操作，例如感應放大器，之電路可以減少其數目。這意指減少其功率消耗。 10 低功率模式中之記憶體核心36的操作展示於上述第8 圖中。在低功率模式中，如第8圖所示，反應於單一讀取命令RD，相同記憶體區塊(在這範例中為，BLK1)中之行選擇線CL1-4依序地被選擇，故讀取資料經由共用局部資料匯流排線LDB及廣域資料匯流排線GDB而連續地被輸出。 15 接著，當第三模式信號MD31與MD32分別地在低位準與高位準時（高速模式），則記憶體區塊BLK1-2被位址A1所辨識。例如，當與讀取命令RD —起被供應之位址信號AD(頂部位址）具有較低之兩組位元A1-0之“00”時，資料以圖形中盒子0)的號碼順序自記憶體區域中被讀取。當頂部位址具 20 有較低之兩組位元A1-0之“01”時，資料以圖形中盒子（d)的號碼順序自記憶體區域中被讀取。如上所述，在高速模式中，反應於讀取命令RD，兩組記憶體區塊BLK1-2被引動。因為多數個記憶體區塊BLK1-2可以被引動以分別地自記憶體區塊BLK1-2中讀取資料，故週期時間可以被減低而其 49 200403679 功率消耗可增加。亦即，讀取操作可以高速地被達成。附帶說明，在本實施例中，將被引動之記憶體區塊BLK 的數目依據操作模式而變化。雖然未詳述於第24圖與第25 圖中，但記憶體核心36的區域不僅依據列位址信號RAD同 5 時也依據行位址信號CAD而被引動。例如，如第25圖所示，單一記憶體區塊BLK之感應放大器單元以低功率模式被引動。在高速模式中，兩組記憶體區塊BLK之感應放大器單元被引動。其同樣地適用於預充電單元、放大器單元、以及鎖定器單元。 10 第26圖展示高速模式中記憶體核心36之操作。在高速模式中，分別的兩組記憶體區塊（在這範例中為，BLK1-2)之行選擇線CL1-2與CL2-4反應於單一讀取命令RD而依序地被選擇。換言之，行選擇線CL1與CL3，以及行選擇線CL2與CL4 ’同時地被選擇。接著，在各記憶體 15區塊BLK1_2中，讀取資料經由共用局部資料匯流排線LDB 以及廣域資料匯流排線GDB而連續被輸出。如上所述，這實施例可以提供如上述第一實施例之相同的效應。此外，在這實施例中，FCRAM被模式設定電路 12D設定為低功率模式或高速模式。在低功率模式中用於讀 20 取操作之被引動的記憶體區塊BLK的數目是較小於高速模式中用於讀取操作之被引動的記憶體區塊BLK的數目。結果，單一型式之FCRAM可以被製作成為低功率消耗之產品或者咼操作速率之產品，而減少FCRAM之發展成本及製造成本。 50 200403679 低功率模式或高速模式被熔絲信號FUS3初始地設定’並且也可以依據經由位址端點所供應之位址信號AD而設定。結果，FCRAM之產品規格(操作頻率、功率消耗，等等）可以在FCRAM裝載之前被最佳化。對於依據實際功率消 5耗（或操作頻率）而將使用相同光遮罩及製造程序所製造之 FCRAM分類成為多數個將裝載之產品，這是特別有用的。低功率模式或高速模式可以依據經由位址端點所供應之位址信號AD(第三設定信號）而被設定。結果，在FCRAM 裝載之後，FCRAM可以依據FCRAM被裝設於其上之系統 10 規格而被設定為低功率模式或高速模式。這改進FCRAM之可用性。第27圖展示本發明之半導體記憶體的第六實施例。相同於第一、第二、及第五實施例所說明之元件將以相同的參考號碼或符號指示。此處，其詳細說明將被省略。 15 在這實施例中，規劃電路14E被形成以取代第五實施例之規劃電路14D。其他組態與第五實施例相同。規劃電路14E具有由在半導體基片上被形成的傳導性樣型所構成之一組第一開關SW1、一組第二開關SW2、以及一組第三開關SW3 ’該半導體基片則符合被使用於 20 FCRAM之半導體製造程序的光遮罩樣型組態。因為第一開關SW1以及第二開關SW2之功能與第二實施例相同，其說明將在此被省略。第三開關SW3輸出用以指示FCRAM之操作模式（低功率模式或高速模式）的樣型信號通道（第三内部設定信號）。

51 200403679 亦即，規劃電路14E根據依傳導性樣型目標之電壓而被設定之第一、第二、及第三開關SW1、SW2、及SW3以輸出樣型信號PAT1、PAT2、及 PAT3。第一、第二、及第三開關SW1、SW2、及SW3之連接 5 規格，或者將被使用於製造FCRAM之光遮罩，依據FCRAM 之產品規格(操作頻率、功率消耗，等等）而被決定。當FCRAM啟動時，模式設定電路12D依據自規劃電路 14E之樣型信號PAT1、PAT2、及PAT3的邏輯位準而被啟始化。在啟始狀態中，行脈波CLPZ被輸出之次數被設定為 10 Π4Π，並且行脈波CLPZ之產生週期（脈波寬度以及脈波區間）被設定為最大。操作模式被設定為低功率模式。如同在第一與第五實施例中，模式設定電路12D可以被模式設定命令所重置。如上所述，這實施例可以提供與上述第一、第二、及 15第五實施例之相同效應。

附贡就明，上述之實施例是關於本發明應用至fcram 之情況。但是，本發明並不受限制於此等實施例。例如，本發明可以應用至DRAM上。本發明並不受限制於上述實施例並且可以進行各種修不超出本舍曰月之精神及範缚。任何改進可以形成於部份或所有的構件。【圖式簡單說明】見尚速逐頁操作功能之半導體記第1圖是展示具有習憶體的概要方塊圖； 52 200403679 第2圖是展示另一具有習見高速逐頁操作功能之半導體記憶體的概要方塊圖；第3圖是展示本發明之第一實施例的方塊圖；第4圖是展示第3圖所示之區間調整電路的詳細電路 5 圖；第5圖是展示第4圖所示之區間調整電路的操作時序圖，第6圖是展示第3圖所示之脈波產生器的詳細電路圖；第7圖是展示第6圖所示之脈波產生器的操作時序圖； 10 第8圖是展示第3圖所示之記憶體核心之基本部份的概要方塊圖；第9圖是展示第8圖所示之記憶體區塊之基本部份的詳細電路圖；第10圖是展示第9圖所示之預充電電路的詳細電路圖； 15 第11圖是展示第8圖所示之放大器單元的詳細電路圖；第12圖是展示第3圖所示之鎖定器單元的詳細電路圖；第13圖是展示第一實施例中讀取操作之範例的時序圖；第14圖是展示第13圖所示之讀取操作之資料輸出的時 20 序圖，第15圖是展示第一實施例中讀取操作之另一範例的時序圖，第16圖是展示第15圖所示之讀取操作之資料輸出的時序圖； 53 2(00403679 第17圖是展示第一實施例中讀取操作之另一範例的時序圖；第18圖是展示本發明之第二實施例的方塊圖；第19圖是展示本發明之第三實施例的方塊圖； 5 第20圖是展示第三實施例中讀取操作之範例的時序圖；第21圖是展示第三實施例中讀取操作之另一範例的時序圖；

第22圖是展示本發明之第四實施例的方塊圖； 10 第23圖是展示第四實施例中讀取操作之範例的時序圖；第24圖是展示本發明之第五實施例的方塊圖；第25圖是展示第24圖所示之位址轉換電路的操作解說圖； 15 第26圖是展示在高速模式中第五實施例之記憶體核心的操作解說圖；

第27圖是展示本發明之第六實施例的方塊圖。【圖式之主要元件代表符號表】 10…命令解碼器 12…模式設定電路 12D...模式設定電路 14…規劃電路 14A...規劃電路 14D...規劃電路 14E...規劃電路 16…位址輸入電路 18…資料輸入/輸出電路 20…位址計數器 20D···位址計數器 22…行計數器 54 200403679 24…區間調整電路 40b…第一預充電電路 24C...區間調整電路 40c…第二預充電電路 26…脈波產生器 40d…第三預充電電路 26C...脈波產生器 42a…重置電路 28…字組重置控制電路 42b…放大器電路 30…字組控制電路 42c…解碼電路 30B...字組控制電路 42d…第一源電路 32…預充電控制電路 42e…第二源電路 34…感應放大器控制電路 42f···第三源電路 36…記憶體核心 43a…開關電路 38a…開關 43b…鎖定器電路 38b…開關 43c…開關電路 38c…開關 43d…緩衝器電路 38d…開關 44…位址轉換電路 40a…解碼電路

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Claims

200403679 拾、申請專利範圍： 1. 一種半導體記憶體，其包含：多數個分別連接到記憶胞之位元線；夕數個分別連接到該位元線之行開關； 5 一組共用於該位元線之資料匯流排線，並且經由該行開關而連接到該位元線；多數個將分別地被連接到該行開關之行選擇線；一組脈波產生器，其反應於自外部所供應之讀取命令而產生多數個行脈波； 10 一組位址計數器，其用以接收與該讀取命令一起被供應之外部位址，並且連續地輸出該外部位址及該外部位址之後的位址而作為内部位址；以及一組行解碼器，其同步於該行脈波而依序地選擇該行選擇線以便連續導通該行開關，該行選擇線分別地對 15 應於該内部位址。 2·依據申請專利範圍第丨項之半導體記憶體，其包含一組第一模式設定電路，其用以設定將被該脈波產生器所產生之該行脈波數目。 3·依據申請專利範圍第2項之半導體記憶體，其包含 20 一組數目控制電路，其用以接收指示該脈波產生器輸出之該行脈波數目的第一模式信號，並且用以輸出一組引動信號直至指示數目之行脈波全部被輸出為止，該第一模式信號自該第一模式設定電路被輸出，並且其中該脈波產生器在該引動信號輸出時產生該行脈波。 200403679 4·依據申請專利範圍第2項之半導體記憶體，其中該第一模式設定電路依據經由外部端點所供應之第一設定信號而設定該行脈波數目。 5. 依據申請專利範圍第4項之半導體記憶體，其包含一組 5 第一規劃電路，其用以輸出第一内部設定信號至該第一模式設定電路，該第一内部設定信號初始地設定該時脈脈波數目為該第一模式設定電路中多數個預定值之任何一組值。 6. 依據申請專利範圍第5項之半導體記憶體，其中該第一 10 規劃電路具有一組第一熔絲，其用以依據該第一熔絲之規劃而輸出該第一内部信號。 7. 依據申請專利範圍第5項之半導體記憶體，其中該第一規劃電路具有一組由傳導性樣型所構成之第一開關，並且依據該傳導性樣型目標之電壓而輸出該第一内部設 15 定信號，該傳導性樣型被形成於符合在半導體製造程序所使用之光遮罩樣型組態的半導體基片上。 8. 依據申請專利範圍第2項之半導體記憶體，其包含一組第二模式設定電路，其用以設定該行脈波被產生之週期。 20 9.依據申請專利範圍第8項之半導體記憶體，其包含一組週期調整電路，其用以依據週期設定信號而調整該週期，該週期設定信號指示該週期並且自該第二模式設定電路被輸出。 10.依據申請專利範圍第9項之半導體記憶體，其中該週期

57 200403679 調整電路具有一組寬度調整電路，其用以調整該行脈波之脈波寬度。 11. 依據申請專利範圍第9項之半導體記憶體，其中該週期調整電路具有一組區間調整電路，其用以調整該行脈波 5 之脈波區間。 12. 依據申請專利範圍第9項之半導體記憶體，其包含一組讀取放大器，其用以放大該資料匯流排線上之資料，當在該週期短時則比當該週期長時具有較高的放大功率。 13. 依據申請專利範圍第9項之半導體記憶體，其包含一組 10 預充電電路，其用以預充電該位元線至預定之電壓，當在該週期短時則比當該週期長時具有較高的可驅動性。 14. 依據申請專利範圍第8項之半導體記憶體，其中該第二模式設定電路依據經由外部端點所供應之第二設定信號而設定該週期。 15 15.依據申請專利範圍第14項之半導體記憶體，其包含一組第二規劃電路，其用以輸出一組第二内部設定信號至該第二模式設定電路，該第二内部設定信號初始地將該週期設定為該第二模式設定電路中多數個預定值的任何一組值，該週期被設定於該第二模式設定電路中。 20 16.依據申請專利範圍第15項之半導體記憶體，其中該第二規劃電路具有一組第二熔絲，並且依據該第二熔絲之規劃而輸出該第二設定信號。 17.依據申請專利範圍第15項之半導體記憶體，其中該第二規劃電路具有一組由傳導性樣型所構成之第二開關，並 58 200403679 且依據該傳導性樣型目標之電壓而輸出該第一内部設定信號，該料性樣型被形成於符合在半導體製造程序被使用之光遮罩的樣型組態半導體基片上。 18.依射請專利範圍第i項之半導體記憶體，其中該等行 5 開關各具有電晶體’並且它們的閘極分別地連接到該位元線’而它們的排極及源極其中之—則連接到該資料匯流排線。 19·依據申請專利範圍第丨項之半導體記憶體，其包含：一組字組線，其連接到該等記憶胞，並且在存取至 10 該等記憶胞時被選擇；以及一組子組控制電路，其反應於因反應該讀取命令所產生之該行脈波的最後一組而撤銷選擇該字組線。 20.依據申請專利範圍第9項之半導體記憶體，其包含一組重置電路，其用以在選擇該字組線之後的一預 15 定時間輸出一重置信號，該重置信號撤銷選擇該字組線，並且其中該字組控制電路反應於最後行脈波及該重置信號其中稍後到達的一組而撤銷選擇該字組線。 21·依據申請專利範圍第1項之半導體記憶體，其中該脈波 20 產生器設定第二及其後的行脈波之寬度為較小於該行脈波之第一組的寬度之值。 22.依據申晴專利範圍第1項之半導體記憶體，其包含一組預充電控制電路’其反應於該行脈波之其中一組而開始預充電該位元線。 59 200403679 23·依據申請專利範圍第1項之半導體記憶體，其進一步地包含一組連接到該資料匯流排線之鎖定電路，其反應於該讀取命令而用以鎖定經由該位元線依序地傳輸之讀取資料。 5 24.依據申請專利範圍第1項之半導體記憶體，其包含：多數個記憶體區塊，各具有該位元線、該行開關、該資料匯流排線、以及該行選擇線；一組第三模式設定電路，其用以設定半導體記憶體之操作模式為低功率模式及高速模式之其中的一種模 10 式；以及一組位址轉換電路，其用以依據該第三模式設定電路中之設定值而轉換該内部位址為第二位址，並且其中在該低功率模式時，該第二内部位址所指示之該記憶體區塊數目較小於在該高速模式時的數目，該第二位 15 址自該位址轉換電路被輸出。 25.依據申請專利範圍第24項之半導體記憶體，其中該第三模式設定電路依據經由外部端點所供應之第三設定信號而設定該低功率模式及該高功率模式之其中的一種模式。 20 26.依據申請專利範圍第24項之半導體記憶體，其包含一組第三規劃電路，其用以輸出第三内部設定信號至該第三模式設定電路，該第三内部設定信號初始地將該第三模式設定電路之一組設定為該低功率模式及該高速模式之其中的一種模式。 60 200403679 27. 依據申請專利範圍第26項之半導體記憶體，其中該第三規劃電路具有一組第三熔絲，並且依據該第三熔絲之規劃而輸出該第三内部設定信號。 28. 依據申請專利範圍第26項之半導體記憶體，其中該第三 5 規劃電路具有一組由傳導性樣型所構成之第三開關，並且依據該傳導性樣型目標之電壓而輸出該第三内部設定信號，該傳導性樣型被形成於符合在半導體製造程序被使用之光遮罩的樣型組態之半導體基片上。

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