TW200403675A - Semiconductor memory - Google Patents

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200403675 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圊式簡單說明） 【發明戶斤屬之技術領域3 發明領域 本發明係有關於一種半導體記憶體，更特別地，係有 5 關於一種具有非同步靜態隨機存取記憶體（SRAM)界面之動 態隨機存取記憶體（DRAM)類型的半導體記憶體。 【先前技術3 發明背景 近件來，由於低耗電、大儲存容量的可行性、便宜、 10 等等，注意力已集中在具有非同步SRAM界面的DRAMs( 偽 SRAMs)。 例如，日本專利早期公開公告第2002-118383號案揭 露一種内部地且自動地執行恢復運作的非同步偽SRAM。 第7圖是為顯示一種偽SRAM類型之習知半導體記憶 15 體之結構的圖不。 一半導體記憶體20包含一 ATD產生電路21、一 REF 控制電路22、一 REF-ACT比較電路23、延遲電路24a和 24b、一閂訊號產生電路25、REF-add計數器26、輸入緩 衝器27、歹|卜add閂電路28、行-add閂電路29、一核心控 20 制電路30、及一記憶體細胞陣列（於此後被稱為核心電路 )31。

該ATD產生電路21偵測在外部訊號（/CE，/WE，/OE，* ADD)上的改變並且產生一個表示，例如，一讀/寫要求的 作動要求訊號atdpz。在這情況中，/CE，/WE，/OEjaADD 5 200403675 玖、發明說明 分別是為一晶片致能訊號、寫入致能況號、輸出致能訊號 、及位址訊號，而且是為外部訊號。 該REF控制電路22包括一計時器（圖中未示）並且產生 一個用於週期性地執行恢復運作的恢復要求訊號srtz。 — 5 該REF-ACT比較電路23把一恢復要求訊號srtz與一 作動要求訊號stdpz作比較。如果該恢復要求訊號srtz係 在該作動要求訊號atdpz之前被輸入的話，那麼該reF-ACT比較電路23輸出一個恢復執行要求訊號refp2；。如果 · 該作動要求訊號atdpz係在該恢復要求訊號srtz之前被輸 10 入的話，那麼該REF-ACT比較電路23輸出一個作動執行 要求訊號actpz。 、 該等延遲電路24a和24b分別把一作動執行要求訊號 actpz和一恢復執行要求訊號refpZ延遲界定該核心電路31 中之内部位址所需的時間。 15 該閂訊號產生電路25係響應於一作動執行要求訊號 actpz來輸出一個外部位址輸入訊號edz且係響應於一恢 · 復執行要求訊號refpz來輸出一恢復位址輸入訊號ialz。 該等REF.add計數n 26向上數俾可自動地產生…恢 復位址rfa##z。。 20 一個由一作動要求指定的位址訊號add係被外部輸入 - 到該等輸人緩衝器27且該等輸人緩衝器27把它輸出作為 一外部位址a##z。 該等列-add問電路28指定一個在該核心電路31中之 在字線（圖中未示）之方向上的列位址。 6 200403675 玖、發明說明 該等行-add閂電路29指定一個在該核心電路31中之 在行線（圖中未示）之方向上的行位址。 該核心控制電路30以一核心控制訊號corez來控制該 核心電路3 1。 5 該核心電路31是為DRAM類型的記憶體細胞陣列。 第8圖是為一習知REF-ACT比較電路的電路圖。 該REF-ACT比較電路23包括反相器300到310、 NAND電路320到329、一脈衝寬度擴張部份330、及延遲 電路331到333。該等NAND電路321和322,323和 10 324,325 和 326,及 327 和 328 分別構成正反器 ??10种11刊12，和尸？13〇—作動要求訊號&1〇1?2係經由該 反相器300來被輸入到該脈衝寬度擴張部份330。該作動 要求訊號atdpz的脈衝寬度係在這裡被擴張以致於一個於 其期間該作動要求訊號atdpz係處於高位準（H位準）的周期 15 將會與一個在其期間從該核心控制電路30輸出的核心控制 訊號corez係處於Η位準的周期相稱，而且係被輸入到該 NAND電路320的一個輸入端。該核心控制訊號corez係 經由該反相器301來被輸入到該NAND電路320的另一輸 入端。 20 一恢復要求訊號srtz係組由該反相器302來被輸入到 被包括於該正反器FF10内之NAND電路321的一個輸入 端，而且來自該NAND電路321的輸出係被輸入到被包括 於該正反器FF11内之NAND電路324的一個輸入端。來 自該NAND電路324的輸出係經由該反相器303來被輸出 7 200403675 玖、發明說明 作為一恢復執行要求訊號refpz。此外，來自該反相器303 的輸出係由該延遲電路331延遲而且係經由該反相器304 來被輸入到被包括於該正反器FF10内之NAND電路322 的一個輸入端。 5 再者，來自該反相器303的輸出係經由該反相器305 來被輸入到被包括於該正反器FF12内之NAND電路325 的一個輸入端。從該核心控制電路30輸出的核心控制訊號 corez係被輸入到被包括於該正反器FF12内之另一 NAND 電路326的一個輸入端。來自該NAND電路325的輸出， 10 從該正反器FF12輸出，係經由該等反相器306和307來 被輸出作為一恢復執行訊號refz。此外，來自該反相器 306的輸出係被輸入到該NAND電路329的一個輸入端。 該作動要求訊號atdpz係經由該反相器308來被輸入 到該延遲電路332、由該延遲電路332延遲、並且係被輸 15 入到被包括於該正反器FF13内之NAND電路327的一個 輸入端。來自該NAND電路327的輸出，從該正反器 FF13輸出、係被輸入到該NAND電路329的另一個輸入 端。來自該NAND電路329的輸出係經由該反相器309來 被輸出作為一作動執行要求訊號actpz。此外，來自該反相 20 器309的輸出係被輸入到該延遲電路333、在那裡被延遲 、並且係經由該反相器310來被輸入到被包括於該正反器 FF13内之NAND電路328的一個輸入端。 在第8圖中所示之延遲電路331、反相器304、和正反 器FF10係用於獲得預定的脈衝寬度。同樣的事情係應用 8 玖、發明說明 於該延遲電路333、反相器310、和正反器FFn。 現在，於該習知半導體記憶體20内的運作將會配合第 7和8圖作說明。 第9圖是為一用於說明在恢復運作係於作動運作之前 被執行的情況中於該習知半導體記憶體内被執行之運作的 時序圖。 在第9圖中的每一個箭嘴指示一個響應於另一個訊號 之上升或下降來改變的訊號。 例如，當一個是為外部訊號的晶片致能訊號/CE被輸 入到該ATD產生電路21時，該ATD產生電路21產生一 作動要求訊號atdpz。如在第9圖中所示，在這情況中，該 REF控制電路22在该作動要求訊號atdpz被產生之前產生 一恢復要求訊號srtz。該恢復要求訊號srtz和作動要求訊 號atdpz係被輸入到該REF-ACT比較電路23。 該恢復要求訊號srtz係處於Η位準，所以在被包括於 该REF-ACT比較電路23之正反器FF11内之NAND電路 324之一個輸入端處的電位變成η位準。當該恢復要求訊 號srtz變成Η位準時，該作動要求訊號atdpz和一核心控 制訊號corez係處於低位準（L位準）。結果，在被包括於該 正反器FF11内之NAND電路323之一個輸入端處的電位 變成L位準。因此，來自該正反器FF11的輸出變成l位 準而一恢復執行要求訊號refpz變成Η位準。 當該恢復執行要求訊號refpz變成Η位準時，該閃訊 號產生電路25產生一恢復位址輸入訊號ialz。然後，一恢 200403675 玖、發明說明 復位址rfa##z係從該等REF-add計數器26輸入而一個在 其那裡該核心控制電路30恢復資料的列位址ra赫z係被指 定。 此外，該恢復執行要求訊號refpz係由該延遲電路24b 5 延遲界定在該核心電路3 1内之列位址ra##z所需的時間而 且係被輸入到該核心控制電路30。當該核心控制電路30 接收該經延遲的恢復執行要求訊號refpz時，它輸出該核 心控制訊號corez俾可恢復被儲存於在該核心電路31内之 由該列位址ra##z所指定之記憶體細胞（圖中未示）内的資料 10 〇 被儲存於連接到該核心電路31内之字線（圖中未示）中 之每一者之記憶體細胞的資料係按區塊恢復，所以不需要 指定一行位址ca##z。僅一列位址ra##z應該被指定。 如在第9圖中所示，假設該作動要求訊號atdpz係緊 15在該恢復要求訊號srtz被產生之後由於該晶片致能訊號/CE 的作用而變成Η位準。如果恢復運作係正被執行且該核心 控制訊號corez係處於Η位準的話，一恢復執行要求訊號 refz和作動執行要求訊號actpz係分別被保持在Η和l位 準，如從第8圖所能了解般。如果該恢復執行要求訊號 20 refpz變成L位準且該核心控制訊號c〇rez變成L位準的話 ，當該核心控制訊號corez下降時，來自該正反器FF12的 輸出變成L位準。該NAND電路329的該等輸入端皆變成 Η位準。結果，該作動執行要求訊號變成η位準。 奚"亥作動執行要求訊號actPz變成Η位準時，該閂訊號產 10 200403675 玖、發明說明 生電路25輪出_外部位址輸人訊號。結果，一外部位 止a##Z係從&等輸人緩衝器27輸人到該等列.a(id閃電路 Μ和行-add閃電路29。此外，該作動執行要求訊號actpz 係由該延遲電路24a延遲界定一位址所需的時間认。然後 5 ’该核心控制訊號_ζ係變成η位準且一個纟一列位址 ra##z與行位址ca##z所指定的記憶體細胞（圖中未示）係被 存取以執行作動運作，像寫入或讀取般。 第1〇圖是為用於說明在作動運作係於恢復運作之前被 執行的情況中於該習知半導體記憶體内被執行之運作的時 10 序圖。 在第10圖中的每一個箭嘴指示一個響應於另一個訊號 之上升或下降來改變的訊號。 例如’當一個是為外部訊號的晶片致能訊號/CE被輸 入到該ATD產生電路21時，該ATD產生電路21產生一 15作動要求訊號atdpz。如在第1〇圖中所示，在這情況中， 該ATD產生電路21係在一恢復要求訊號srtz被產生之前 產生該作動要求訊號atdpz。該恢復要求訊號srtz、該作動 要求訊號atdpz、和一核心控制訊號corez係被輸入到該 REF-ACT比較電路23。 20 當該作動要求訊號atdpz被輸入到該REF-ACT比較電 路23時’在被包括於第8圖中所示之正反器ff 11内之 NAND電路323之一個輸入端處的電位變成η位準。這時 ，在被包括於該正反器FF11内之NAND電路324之一個 輸入端的電位變成L位準，所以來自該正反器ff 11的輸 11 200403675 玖、發明說明 出复成Η位準。結果，一恢復執行要求訊號refpz係被保 持在L位準而—作動執行要求訊號aetpz變成Η位準。 ^ "亥作動執行要求訊號actpz變成H位準時，該閂訊 號產生電路25產生_外部位址輸入訊號ealz。結果，一外 5 σ卩位址a##z係從该等輸入緩衝器27輸入。該等列-add閂 電路和行-add閂電路29分別指定一列位址a##z和行位址 ca##z此外，忒作動執行要求訊號actpZ係由該延遲電路 24a延遲界定該核心電路3丨内之一内部位址所需的時間认 而且係被輸入到該核心控制電路30。當該核心控制電路30 10接收忒作動執行要求訊號actpz時，它產生該核心控制訊 號corez並且存取一個在該核心電路31内之由該列位址 ra##z與行位址ca##z所指定的記憶體細胞（圖中未示）俾可 執行作動運作，像讀取或寫入般。 如在第10圖中所示，當該作動運作被完成且該核心控 15制訊號corez變成L位準時，該恢復執行要求訊號refpz係 與該核心控制訊號corez的下降同步地變成Η位準。當該 恢復執行要求訊號refpz變成Η位準時，該閂訊號產生電 路25輸出一恢復位址輸入訊號iaiz。結果，該等列_&(1(1閃 電路28從該等REF-add計數器26輸入一恢復位址rfa##z 20 俾可指定一列位址ra##z。 此外，該恢復執行要求訊號refpz係由該延遲電路24b 延遲界定在該核心電路31内之一内部位址所需的時間（tA) 並且係被輸入到該核心控制電路30。當該核心控制電路30 接收該經延遲的恢復執行要求訊號refpz時，它輸出該核 12 玖、發明說明 心控制訊號corez俾可恢復被儲存於該核心電路31内之由 該列位址所指定之記憶體細胞（圖中未示）内的資料。 如上所述，由於該習知半導體記憶體20，一個作動運 作的要求，像寫入或讀取般，係與一個恢復運作的要求作 比較。如果恢復運作的要求係在作動運作的要求之前作成 的話，恢復運作係被選擇而然後一恢復位址係被輸入。那 就是說，在恢復運作之選擇與在該核心電路31内之一内部 位址之界定之間係有延遲時間tA。這樣延遲了恢復運作。 因此’要在該恢復運作後面被執行的作動運作亦被延遲。 【明内3 發明概要 本發明係在如上所述之背景環境下被作成。本發明之 目的是為提供一種能夠縮短恢復時間的半導體記憶體。 為了達成以上之目的，一種具有非同步靜態半導體記 憶體界面的動態半導體記憶體係被提供。這半導體記憶體 包含一用以把一個用於執行恢復運作之内部地產生之恢復 要求訊號與一個用於執行作動運作之從外部輸入之作動要 求訊號作比較且在該恢復要求訊號係在該作動要求訊號之 前被產生之情況中用以馬上輸出-恢復位址輸人訊號的第 比車乂電路及一用以把一個藉由將該恢復要求訊號延遲預 疋之時間來獲得之經延遲之恢復要求訊號與該作動要求訊 號作比、在該經延遲之恢復要求訊號係在該作動要求訊 〜月』被輪入之情況中用以輸出一恢復執行要求訊號、及 /乍動要求δΚ遽係在該經延遲之恢復要求訊號之前被輸 200403675 玫、發明說明 入之If况中用以輸出一作動執行要求訊號的第二比較電路 本I明之以上和其他目的、特徵與優點將會由於後面 配口 4等描、，.曰本發明之作為例證之較佳實施例之附圖的說 5 明而變得明顯。 圖式簡單說明

第1圖疋為一顯示本發明之一實施例之半導體記憶體 之結構的圖示。 第2圖是為位址用之REF-ACT比較電路的電路圖。 第固疋為咋令用之REF-ACT比較電路的電路圖。 第4圖是為一用於說明在恢復運作係在作動運作之前 被執行之情況中在本發明之實施例之半導體記憶體中執行 之運作的時序圖。 第5圖是為一用於說明在作動運作係在恢復運作之前 15被執行之情況中在本發明之實施例之半導體記憶體中執行

之運作的時序圖。 第6圖是為-時序圖，一作動要求訊號係根據該時序 圖來在一恢復要求訊號與一經延遲之恢復要求訊號之間被 輸入。 帛7圖是為顯示-偽SRAM類型之習知半導體記憶體 之結構的圖示。 第8圖是為一習知REF-ACT比較電路的電路圖。 第9圖是為一用於說明在恢復運作係在作動運作之前 被執行之情況中在習知半導體記憶體中執行之運作的時^ 14 r^〇/5 玖、發明說明 圖。 第10圖是為一用於說明在作動運作係在恢復運作之 =執行之情況中在f知半導體記憶财執行之運作的時序 5 【方式】 車乂佳貫施例之詳細說明 本發明的實施例現在將會配合該等圖式作說明。 第1圖是為一顯示本發明之實施例之半導體記憶體之 結構的圖示。 半導體記憶體1包含一 ATD產生電路2、一 ref控 制電路3、REF-ACT比較電路4a和仆、延遲電路化至化 、一閂訊號產生電路6、REF_add計數器7、輸入緩衝器8 、列-add閂電路9、行-add閂電路1()、一核心控制電路j i 、及一記憶體細胞陣列（核心電路）12而且具有有一於其中 15丨灰復運作係被内部地且自動地執行之非同步SRAM界面的 dram結構。 該ATD產生電路2彳貞測在外部訊號(/CE，/WE，/0E，4 ADD)上的改變並且產生一個表示，例如，一讀取/寫入要 求的作動要求訊號atdpz。 20 在這情況中，圯丑，/界丑，/(^，和人〇〇分別是為一晶片致 能訊號、寫入致能訊號、輸出致能訊號、及位址訊號。 該REF控制電路3包括一計時器（圖中未示）並且週期 性地產生一恢復要求訊號srtz。 位址用之該REF-ACT比較電路4a把一恢復要求訊號 15 200403675 玖、發明說明 srtz與一作動要求訊號atdpz作比較。如果該恢復要求訊號 srtz係在該作動要求訊號atdpz之前被輸入的話，那麼位址 用的該REF-ACT比較電路4a馬上把一恢復位址輸入訊號 · ialz輸出到該等列-add閂電路9。 5 命令用的該REF-ACT比較電路4b把一個藉由將一恢 復要求訊號srtz延遲來獲得之經延遲之恢復要求訊號與一 作動要求訊號atdpz作比較。如果該經延遲的恢復要求訊 號srtdz係在該作動要求訊號at(jpz之前被輸入的話，那麼 φ 命令用的該RET-ACT比較電路4b輸出一恢復執行要求訊 10號refpz。如果該作動要求訊號係在該經延遲之恢復要求訊 · 號srtdz之前被輸入的話，那麼命令用的該REF_ACT比較 電路4b輸出一作動執行要求訊號actpz。 該延遲電路5a把一恢復要求訊號srtz延遲界定該核心 電路12内之一内部位址所需的時間。 15 該延遲電路延遲一核心控制訊號c〇rez俾可產生一 經延遲的核心控制訊號coredz。 φ 該延遲電路5e把-作動執行要求訊號aetpz延遲界定 該核心電路12内之一内部位址所需的時間。 該問訊號產生電路6接收—作動執行要求訊號⑽Μ · 20並且輸出-個用於輸入一要被存取之記憶體之外部位址的 、 外部位址輸入訊號ealz。 該等REF-add計數哭a μ去t上上，士 Τ要文裔向上數俾可自動地產生一恢復位 址 rfa##z 〇 -個由-作動要求所指定之位址訊號add係從外部輸 16 200403675 玖、發明說明 入到該等輸入緩衝器8而且該等輸入緩衝器8把它輸出作 為一外部位址a##z。 該等列-add閂電路9接收一恢復位址輸入訊號ialz或 一外部位址輸入訊號ealz、選擇一恢復位址rfa##z或一外 5 部位址a##z、及指定它作為一個在該核心電路12中之在 字線（圖中未示）之方向上的列位址ra##z。 該等行-add閂電路10接收一外部位址輸入訊號ealz、 輸入一外部位址a##z、及指定一個在行線（圖中未示）之方 向上的行位址ca##z。 10 該核心控制電路11接收一恢復執行要求訊號refpz或 一作動執行要求訊號actpz並且產生一個用於存取該核心 電路12的核心控制訊號corez。該核心控制訊號corez係 經由該延遲電路來被發送到位址用的該REF-ACT比較電路 4a和命令用的該REF-ACT比較電路4b。 15 該核心電路12是為DRAM類型的記憶體細胞陣列。 本發明之實施例的半導體記憶體1的特徵係在於該兩 個REF-ACT比較電路，那就是說，位址用的該REF-ACT 比較電路4a和命令用的該REF-ACT比較電路4b。 現在，該等REF-ACT比較電路4a和4b的結構將會作 20 說明。 第2圖是為位址用之該REF-ACT比較電路的電路圖。 該REF-ACT比較電路4a包括反相器100到106、 NAND電路110到116、一脈衝寬度擴張部份120、及延遲 電路121和122。該等NAND電路113和114構成一正反 17 200403675 玖、發明說明 器FF1而該等NAND電路U5和U6構成一正反器fF2。 遠正反器FF2具有把一作動要求與一恢復要求作比較的功 能。一作動要求訊號atdpz係經由該反相器1〇〇來輸入到 该脈衝寬度擴張部份12〇。該作動要求訊號atdpz的脈衝寬 5度係在這裡被擴張以致於一個在其期間該作動要求訊號 atdpz係處於η位準的周期係與一個在其期間從該核心控 制電路11輸出之一核心控制訊號c〇rez係處於Η位準的周 期相稱。然後，該作動要求訊號atdpz係輸入到該NAND 電路110的一個輸入端。另一方面，該核心控制訊號c〇rez 10係經由該反相器101來輸入到該NAND電路110的另一個 輸入端。 一恢復要求訊號srtz係經由該反相器102來輸入到該 NAND電路112的一個輸入端。一恢復位址輸入訊號ialz 係由該延遲電路122延遲而且係輸入到該NAND電路111 15 的一個輸入端。一恢復執行訊號refz係經由該反相器103 來輸入到該NAND電路111的另一個輸入端。來自該 NAND電路111的輸出係輸入到該NAND電路112的另一 個輸入端。來自該NAND電路112的輸出係經由該反相器 104來輸入到被包括於該正反器FF1内之NAND電路113 20 的一個輸入端。來自該NAND電路113的輸出係輸入到被 包括於該正反器FF2内之NAND電路116的一個輸入端。 來自該NAND電路116的輸出，從該正反器FF2輸出，係 經由該反相器105來輸出作為該恢復位址輸入訊號iaiz。 此外，此外，來自該反相器105的輸出係由該延遲電路 18 200403675 玖、發明說明 121延遲而且係經由該反相器106來輸入到被包括於該正 反器FF1内之NAND電路114的一個輸入端。 在第2圖中所示的該延遲電路121、反相器106、和正 反器FF1係用於獲得預定的脈衝寬度。 5 具有以上之結構之REF-ACT比較電路4a之運作和功 能的細節將會稍後作說明。 第3圖是為命令用之該REF-ACT比較電路的電路圖。 該REF-ACT比較電路4b包括反相器200到210、 NAND電路220到229、一脈衝寬度擴張部份230、及延遲 10 電路231到233。該等NAND電路221和222,223和224, 225和226,及227和228分別構成正反器FF3，FF4，FF5，* FF6。該正反器FF4具有把一作動要求與一恢復要求作比 較的功能。一作動要求訊號atdpz係經由該反相器200來 輸入到該脈衝寬度擴張部份230。該作動要求訊號atdpz的 15 脈衝寬度係在這裡被擴張以致於一個在其期間該作動要求 訊號係處於Η位準的周期將會與一個在其期間從在第1圖 中所示之該核心控制電路11輸出且由該延遲電路5b延遲 之一經延遲之核心控制訊號coredz係處於Η位準的周期相 稱。然後，該作動要求訊號atdpz係輸入到該NAND電路 20 220的一個輸入端。另一方面，該經延遲的核心控制訊號 coredz係經由該反相器201來輸入到該NAND電路220的 另一個輸入端。 由在第1圖中所示之延遲電路5a延遲之一經延遲的恢 復要求訊號srtdz係經由該反相器202來輸入到被包括於該 19 200403675 玖、發明說明 正反器FF3内之NAND電路221的一個輸入端。來自該 NAND電路221的輸出係輸入到被包括於該正反器FF4内 之NAND電路224的一個輸入端。來自該NAND電路224 的輸出，從該正反器FF4輸出，係經由該反相器203來輸 5 出作為一恢復執行要求訊號refpz。此外，來自該反相器 203的輸出係由該延遲電路231延遲而且係經由該反相器 204來輸入到被包括於該正反器FF3内之NAND電路222 的一個輸入端。 來自該反相器203的輸出亦經由該反相器205來輸入 10 到被包括於該正反器FF5内之NAND電路225的一個輸入 端。從該核心控制電路11輸出的核心控制訊號corez係輸 入到被包括於該正反器FF5内之NAND電路226的一個輸 入端。來自該NAND電路225的輸出，從該正反器FF5輸 出，係經由該等反相器206和207來輸出作為一恢復執行 15 訊號refz。此外，來自該反相器206的輸出係輸入到該 NAND電路229的一個輸入端。 以上之恢復執行訊號refz是為一個在恢復運作期間處 於Η位準的訊號。 該作動要求訊號atdpz係經由該反相器208來輸入到 20 該延遲電路232、由該延遲電路232延遲、而且係輸入到 被包括於該正反器FF6内之NAND電路的一個輸入端。來 自該NAND電路227的輸出，從該正反器FF6輸出，係輸 入到該NAND電路229的另一個輸入端。來自該NAND電 路229的輸出係經由該反相器209來輸出作為一作動執行 20 200403675 玖、發明說明 要求訊號actpz。此外，來自該反相器209的輪出係輸入到 該延遲電路233、由該延遲電路233延遲、且係經由該反 相器210來輸入到被包括於該正反器FF6内之NAND電路 , 228的一個輸入端。 5 在第3圖中所示之該延遲電路231、反相器204、和正 反器FF3係用於獲得預定的脈衝寬度。同樣的事情係應用 於該延遲電路233、反相器210、和正反器FF6。 在本發明之實施例之半導體記憶體1内之命令用之 · REF-ACT比較電路4b的結構係與在第8圖中戶斤示之習知 10 REF-AC丁比較電路23的結構相同。然而，由於該ref_ ACT比較電路4b，一個藉由把一恢復要求訊號srtz延遲界 定恢復運作之内部位址所需之時間來獲得之經延遲的恢復 要求訊號srtdz係被輸入取代該恢復要求訊號srtz。此外， 一個藉由把一核心控制訊號corez延遲界定恢復運作之内 15部位址所需之時間來獲得之經延遲的核心控制訊號coredz 係被輸入到該反相器201取代該核心控制訊號c〇rez。 鲁 現在，於本發明之實施例之半導體記憶體中執行的運 作將會藉由第1到3圖的使用來作說明。 第4圖是為一用於說明在恢復運作係在作動運作之前 20被執行之情況中在本發明之實施例之半導體記憶體中執行 _ 之運作的時序圖。 在第4圖中的每一個箭嘴標示一個響應於另一個訊號 之上升或下降來改變的訊號。 例如，當一個是為外部訊號的晶片致能訊號/CE係輸 21 200403675 玖、發明說明 入到該ATD產生電路2時，該ATD產生電路2產生一作 動要求訊號atdpz。如在第4圖中所示，在這情況中，該 REF控制電路3在該作動要求訊號at(jpz被產生之前產生 一恢復要求訊號srtz和一經延遲的恢復要求訊號srtdz。該 一

5恢復要求訊號srtz和作動要求訊號atdpz係輸入到位址用 的REF-ACT比較電路4a。此外，一個由該延遲電路5a延 遲之經延遲的恢復要求訊號srtdz與一作動要求訊號atdpz 係輸入到命令用的REF-ACT比較電路4b。 謂I 該恢復要求訊號srtz係處於Η位準，所以在被包括於 10該REF-ACT比較電路4a中之正反器FF2内之NAND電路 ' 116之一個輸入端處的電位變成η位準。當該恢復要求訊 號srtz變成Η位準時，該作動要求訊號atdpz和一核心控 制訊號corez係處於L位準。結果，在被包括於該正反器 FF2内之NAND電路115之一個輸入端處的電位變成l位 15準。因此，來自該正反器FF2的輸出變成L位準而一恢復 位址輸入訊號ialz變成Η位準。 · 當該恢復位址輸入訊號ialz變成Η位準時，該等列-add閂電路9從該等REF-add計數器7輸入一恢復位址 rfa##z並且指定一個在其那裡資料係被恢復之核心電路12 20 内的列位址ra##z。 當該經延遲的恢復要求訊號srtdz係輸入到該REF-ACT比較電路4b時（當該經延遲的恢復要求訊號srtdz係處 於Η位準時），在被包括於該REF-ACT比較電路4b中之 正反器FF4内之NAND電路224之一個輸入端處的電位變 22 200403675 玖、發明說明 成Η位準。如在第4圖中所示，該作動要求訊號atdpz和 經延遲的恢復要求訊號coredz在該經延遲的恢復要求訊號 srtdz上升時係處於L位準。結果，在被包括於該正反器 FF4内之NAND電路223之一個輸入端處的電位變成L位 5 準。因此，來自該正反器FF4的輸出變成L位準且一恢復 執行要求訊號refpz變成Η位準。當該恢復執行要求訊號 refpz變成Η位準時，該核心控制電路丨丨使該核心控制訊 號corez變成Η位準並且存取該對應於在執行恢復運作之 前被指定之恢復位址rfa##z的列位址ra##z。 10 如在第4圖中所示，假設該作動要求訊號atdpz係剛 在該經延遲之恢復要求訊號srt(jz被產生之後由於該晶片致 能訊號/CE的作用而變成η位準。如果恢復運作係正被執 行且該核心控制訊號c〇rez係處於η位準的話，一恢復執 行訊號refz與作動執行要求訊號actpz係分別被保持在Η 15與L位準，如從第3圖所能了解般。如果該恢復執行要求 汛號refpz變成L位準且該核心控制訊號c〇rez變成L位準 的話，來自該正反器FF5的輸出係在該核心控制訊號c〇rez 下降時變成L位準。結果，該恢復執行訊號refz變成L位 準且該恢復運作終止。該NAND電路229的該等輸入端皆 20變成Η位準。結果，該作動執行要求訊號actpz變成H位 準。當該作動執行要求訊號actpz變成H位準時，該閂訊 號產生電路6輸出一外部位址輸入訊號ealz。結果，一外 部位址a##z係從該等輸入緩衝器8輸入到該等列·add閂電 路9和行-add閃電路10。此外，該作動執行要求訊號 23 200403675 玖、發明說明 actpz係由該延遲電路5c延遲界定在該核心電路12内之一 内部位址所需的時間tA(若干奈秒（nanoseconds))。然後， 該核心控制訊號corez變成Η位準且一個由一列位址ra##z 與行位址ca##z所指定的記憶體細胞（圖中未示）係被存取俾 5 可執行作動運作，像寫入或讀取般。 恢復運作係以以上方式來被執行。那就是說，當該恢 復要求訊號srtz變成Η位準時，該恢復位址輸入訊號ialz 係馬上變成Η位準，該恢復位址rfa##z被輸入，且該列位 址ra##z係被指定。當該恢復執行要求訊號refpz變成Η位 10 準時，該核心控制訊號corez馬上變成Η位準而恢復運作 被執行。因此，恢復運作能夠被迅速地執行。 第5圖是為一用於說明在作動運作係在恢復運作之前 被執行之情況中在本發明之實施例之半導體記憶體中執行 之運作的時序圖。 15 在第5圖中的每一個箭嘴標示一個響應於另一個訊號 之上升或下降來改變的訊號。 例如，當一個是為外部訊號的晶片致能訊號/CE係輸 入到該ATD產生電路2時，該ATD產生電路2產生一作 動要求訊號atdpz。如在第5圖中所示，在這情況中，該 20 ATD產生電路2在一恢復要求訊號srtz被產生之前產生該 作動要求訊號atdpz。該恢復要求訊號srtz、該作動要求訊 號atdpz、及一核心控制訊號corez係輸入到位址用的REF-ACT比較電路4a。 當該作動要求訊號atdpz係輸入到該REF-ACT比較電 24 200403675 玖、發明說明 路4a時在被包括於第2圖中所示之正反器内之 NAND電路115之-個輸入端處的電位變成H位準。這時 ，在被包括於該正反器FF2内之NAND電路ιΐ6之一個輪 入端處的電位變成L位準，所以來自該正反II FF2的輪出 5變成Η位準。結果，一恢復位址輸入訊號ialz變成L位準 〇 另一方面，當該作動要求訊號atdpz係輸入到該ref_ ACT比較電路4b時（當該作動要求訊號atdpz變成η位準 時），在被包括於第3圖中所示之正反器fF4内之NANd 10電路223之一個輸入端處的電位變成H位準而在被包括於 該正反器FF4内之NAND電路224之一個輸入端處的電位 變成L位準。結果，來自該正反器FF4的輸出變成η位準 。一恢復執行要求訊號refpz因此變成L位準。該核心控 制訊號corez係處於L位準。據此，來自該正反器pH的 15 輸出變成L位準而一恢復執行訊號refz係被保持在l位準 。來自該反相器206的輸出係處於Η位準而在被包括於該 正反器FF6内之NAND電路227之一個輸入端處的電位變 成L位準。結果，來自該正反器FF6的輸出變成η位準而 來自該NAND電路229的輸出變成L位準。一作動執行要 20 求訊號actpz因此變成Η位準。 當該作動執行要求訊號actpz變成Η位準時，該閃訊 號產生電路6產生一外部位址輸入訊號ealz。結果，一外 部位址a##z係從該輸入緩衝器8輸入而該等列-add閂電路 9與行-add閂電路10分別指定一列位址ra##z與行位址 25 200403675 玖、發明說明 ca##z。此外，該作動執行要求訊號actpz係由該延遲電路 5c延遲界定在該核心電路12内之一内部位址所需的時間 tA，而且係被輸入到該核心控制電路丨丨。當該核心控制電 路11接收該作動執行要求訊號actpz時，該核心控制電路 11產生该核心控制訊號corez、存取一個在該核心電路以 内之由該列位址ra##z與行位址ca##z所指定的記憶體細 胞（圖中未示）、及執行作動運作，像讀取或寫入般。以上 的運作係與在習知半導體記憶體20中執行的運作相同。由 於本發明之實施例的半導體記憶體丨，後面的運作將會在 10作動運作被完成之後被執行。 如在第5圖中所示，假設該恢復要求訊號srtz係剛在 該作動要求訊號atdpz被產生之後輸入（該恢復要求訊號 srtz變成Η位準）。作動運作係被完成且該核心控制訊號 corez隻成L位準。當該核心控制訊號c〇rez下降時，一恢 15 復位址rfa##z被輸入。 具體地，在被包括於第2圖中所示之ref-ACT比較電 路4a中之正反器FF2内之NAND電路116之一個輸入端 處的電位係被保持在Η位準而該核心控制訊號 corez變成 L位準。當該核心控制訊號corez下降時，在該NAND電 20路115之一個輸入端處的電位變成L位準。結果，來自該 正反器FF2的輸出變成l位準而該恢復位址輸入訊號iaiz 變成Η位準。一恢復位址rfa##z係因此被輸入。 另一方面’ 一個藉由該延遲電路5b把該核心控制訊號 corez之下降延遲來獲得之經延遲的核心控制訊號c〇redz 26 200403675 玖、發明說明 係輸入到在第3圖中所示的rEF-aCT比較電路4b，因為 決定在該核心電路12内之一内部位址的時間係被需求。因 此’當該經延遲的核心控制訊號c〇redz下降時，該REF-ACT比較電路4b輸出該恢復執行要求訊號refpz。該核心 5控制電路11產生該核心控制訊號corez、存取一個在已被 指定之列位址ra##z的記憶體細胞（圖中未示）、及執行恢復 運作。 由於本發明之實施例的半導體記憶體1，一作動要求 訊號atdpz可以在一恢復要求訊號srtz與一經延遲之恢復 1〇 要求訊號srtdz之間被輸入。 第6圖是為一時序圖，一作動要求訊號係根據該時序 圖來在一恢復要求訊號與一經延遲之恢復要求訊號之間輸 入。 在第6圖的情況中，一恢復要求訊號srtz係在一作動 15 要求訊號atdpz之前被輸入。據此，如上所述，位址用的 REF-ACT比較電路4a輸出一恢復位址輸入訊號iaiz。然而 ，該作動要求訊號atdpz係在一經延遲的恢復要求訊號 srtdz之前被輸入。命令用的REF-ACT比較電路4b把這兩 個訊號作比較。因此，對應於該較早輸入之作動要求訊號 20 atdpz的作動訊號將會被選擇而一作動執行要求訊號actpz 將會被輸出。結果’已被輸入的恢復位址rfa##z將會被抹 除。如在第2圖中所示，位址用的REF-ACT比較電路4a 包括該反相器1〇3、該等NAND電路in和112、及該延 遲電路122。因此，儘管一恢復位址輸入訊號ialz係已被 27 200403675 玖、發明說明 輸出（儘管一恢復位址輸入訊號ialz係處於Η位準），如果 恢復運作不被執行的話（一恢復執行訊號refz係處於L位準 )，在被包括於該正反器FF2内之NAND電路116之一個 輸入端處的電位係變成Η位準而該恢復位址輸入訊號iaiz 5 係在一核心控制訊號corez於作動運作被完成之後下降到l 位準時被再次輸出。

如上所述，在一恢復要求被作成的情況中一恢復位址 rfa##z係能夠馬上被輸入而在一恢復執行要求被作成的情 況中恢復運作係能夠馬上被執行。一迅速處理因此能夠被 10 執行。 本發明不受限於以上的實施例。各種變化會存在於該 等申請專利範圍的範圍之内。

如業已在前面所述，本發明的半導體記憶體包含一用 以把一個内部地產生之恢復要求訊號與一個從外部輸入之 15作動要求訊號作比較且在該恢復要求訊號係在該作動要求 訊號之前被產生之情況中用以馬上輸出一恢復位址輸入訊 號的第一比較電路及一用以把一個藉由將該恢復要求訊號 延遲預定之時間來獲得之經延遲之恢復要求訊號與該作動 要求訊號作比較、在該經延遲之恢復要求訊號係在該作動 20 要求訊號之前被輸入之情況中用以輸出一恢復執行要求訊 號、及在該作動要求訊號係在該經延遲之恢復要求訊號之 前被輸入之情況中用以輸出一作動執行要求訊號的第二比 較電路。因此，當一恢復要求訊號變成Η位準時，一恢復 位址輸入訊號係被輸入，而一列位址係被指定。當一恢復 28 200403675 玖、發明說明 執行要求訊號變成Η位準時，一核心控制訊號係馬上變成 Η位準而恢復運作係被執行。這致使迅速的恢復運作。 前面係被考量僅作為本發明之原理的例證而已。此外 ’由於若干變化和改變對於熟知此項技術之人仕來說會隨 5 時出現，本發明係不受限於被顯示與說明之實際結構和應 用’而據此，所有適當的變化和等效物會被視為落在於後 附之申請專利範圍及其之等效物中之本發明的範圍之内。 【圖式簡單說明】 第圖是為一顯示本發明之一實施例之半導體記憶體之 10 結構的圖示。 第2圖是為位址用之REF-ACT比較電路的電路圖。 第3圖是為命令用2REF-ACT比較電路的電路圖。 第4圖是為一用於說明在恢復運作係在作動運作之前 破執仃之情況中在本發明之實施例之半導體記憶體中執行 15 之運作的時序圖。 、第5圖是為一用於說明在作動運作係在恢復運作之前 破執仃之情況中在本發明之實施例之半導體記憶體中執行 之運作的時序圖。 2〇 一第6圖是為—時序圖，一作動要求訊號係根據該時序 2來在t灰復要求訊號與一經延遲之恢復要求訊號之間被 第7圖是為顯示 之結構的圖示。 一偽SRAM類型之習知半導體記憶體 第8圖是為一習知卿_ACT比較電路的電路圖 29 200403675 玖、發明說明 第9圖是為一用於說明在恢復運作係在作動運作之前 被執行之情況中在習知半導體記憶體中執行之運作的時序 圖。 第10圖是為一用於說明在作動運作係在恢復運作之前 5 被執行之情況中在習知半導體記憶體中執行之運作的時序 圖。 【圖 式之主要元件代表符號表】 20· · 半導體記憶體 atdpz ·作動要求訊號 21… ATD產生電路 srtz · ·恢復要求訊號 22* · REF控制電路 refyz· ·恢復執行要求訊號 23 · · REF-ACT比較電路 actpz ·作動執行要求訊號 24a · 延遲電路 ealz ·外部位址輸入訊號 24b . 延遲電路 ialz ·.恢復位址輸入訊號 25 · ♦ 閂訊號產生電路 rfa##z.恢復位址 26 .. REF-add計數器 a##z·.外部位址 27* · 輸入緩衝器 corez ·核心控制訊號 28· ♦ 列-add問電路 srtdz ♦♦經延遲的恢復要求訊號 29·· 行-add問電路 coredz·經延遲的核心控制訊號 30-· 核心控制電路 1…·半導體記憶體 31 · · 記憶體細胞陣列 2 ‘ · · ATD產生電路 /CE · 晶片致能訊號 3 · ♦ ♦ REF控制電路 /WE· 寫入致能訊號 4a · · · REF-ACT比較電路 /OE · 輸出致能訊號 4b · · . REF-ACT比較電路 ADD 位址訊號 5a· ♦•延遲電路

30 200403675 玖、 發明說明 5b- · 延遲電路 323 · • NAND電路 5c * * 延遲電路 324 · • NAND電路 6* * · 閂訊號產生電路 325 ♦ • NAND電路 7· · · REF-add計數器 326 · • NAND電路 8… 輸入緩衝器 327 · -NAND電路 g, . ♦ 列-add閃電路 328 * ♦ NAND電路 10·· Ί亍-add閃電3^ 329 * * NAND電路 11 · 核心控制電路 330 * •脈衝寬度擴張部份 12·· 記憶體細胞陣列 331 · •延遲電路 300 ♦ 反相器 332 ♦ •延遲電路 301 * 反相器 333 * •延遲電路 302 · 反相器 FF10 •正反器 303 · 反相器 FF11 •正反器 304 ♦ 反相器 FF12 •正反器 305 反相器 FF13 •正反器 306 · 反相器 Refz* •恢復執行訊號 307 · 反相器 100 * .反相器 308 * 反相器 101 * .反相器 309 · 反相器 102 · .反相器 310 · 反相器 103 * •反相器 320 · NAND電路 104 * .反相器 321 · NAND電路 105 · .反相器 322 · NAND電路 106 · .反相器

31 200403675 玖、 發明說明 110 · NAND電路 209 · 反相器 111 · NAND電路 210 · .反相器 112 ♦ NAND電路 220 ♦ • NAND電路 113 · NAND電路 221 * • NAND電路 114 · NAND電路 222 · • NAND電路 115 · NAND電路 223 ♦ ♦ NAND電路 116 * NAND電路 224 . • NAND電路 120 · 财、衝寬度擴張部份 225 · * NAND電路 121 · 延遲電路 226 · • NAND電路 122 ♦ 延遲電路 227 * ♦ NAND電路 FF1 · 正反器 228 * • NAND電路 FF2 · 正反器 229 · • NAND電路 200 ♦ 反相器 230 * ♦脈衝寬度擴張部份 201 · 反相器 231 ♦ ♦延遲電路 202 · 反相器 232 · •延遲電路 203 · 反相器 233 · •延遲電路 204 ♦ 反相器 FF3 · ♦正反器 205 · 反相器 FF4 · •正反器 206 · 反相器 FF5 · •正反器 207 · 反相器 FF6 · •正反器 208 * 反相器

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Claims (1)

1. 200403675 拾、申請專利範圍 1·一種具有非同步靜態半導體記憶體界面的動態半導體記 憶體，該動態半導體記憶體包含： 一用以把一個用於執行恢復運作之内部地產生之恢 復要求訊號與一個用於執行作動運作之從外部輸入之作 5 動要求訊號作比較且在該恢復要求訊號係在該作動要求 訊號之前被產生之情況中用以馬上輸出一恢復位址輸入 訊號的第一比較電路；及 一用以把一個藉由將該恢復要求訊號延遲預定之時 間來獲得之經延遲之恢復要求訊號與該作動要求訊號作 10 比較、在該經延遲之恢復要求訊號係在該作動要求訊號 之前被輸入之情況中用以輸出一恢復執行要求訊號、及 在该作動要求訊號係在該經延遲之恢復要求訊號之前被 輸入之情況中用以輸出一作動執行要求訊號的第二比較 電路。 15 2·如申請專利範圍第1項所述之半導體記憶體，其中，如 果该作動要求訊號存在於該恢復要求訊號與該經延遲的 恢復要求訊號之間的話，該第一比較電路係在該作動運 作被完成之後再次輸出該恢復位址輸入訊號。 3·如申請專利範圍第1項所述之半導體記憶體，其中，如 果該恢復要求訊號係在該作動運作的選擇當中被產生的 話，該第一比較電路係在該作動運作被完成之後輸出該 恢復位址輸入訊號。 4.如申請專利範圍第1項所述之半導體記憶體，其令，如 果該恢復要求訊號係在該作動運作的選擇當中被產生的 33 200403675 拾、申請專利範圍 話，該第二比較電路在該作動運作被完成之後把該恢復 執行要求Sfl號延遲a亥預疋時間並且輸出該恢復執行要求 訊號。 5.如申請專利範” ！項所述之半導體記憶體，其中，該 預疋時間是為界定一内部位址所需的時間。

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