TW199234B - - Google Patents

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Gary B Warren
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Description

199234 A6 B6 經濟部中央標準局員工消費合作杜印¾ 五、發明説明(l) 本發明背景 各發明領域 本發明有關高密度多晶片交連底赏,尤其有關此等底 質之導電面間通道之形成及所形成之結構。 相關技藝說明 微電子技術複雜化漸増促使更小、更快,且更密集微 電子電路之發展。此造成高密度多晶片交速c HDMI )技術 之開發。一 HDMI底質為多層薄膜導體圖案之系統,由聚 亞胺介電層所分離,後者製作於矽或陶究基携栽晶囬上。 Ht)MI底質為高級積體電路上所需,以容納大量之信號輸 入輸出。該底質之各連須短且具有妥善控制之電特性,以 於最小的延遲、失真,及串音下傳播高速信號。多層HDMI 底質之内部層對層連接係藉由、、通道"作成,其伸過中間 介電層以連接介電層兩側之導電層。 現行用來在HDMI底質上形成通道之兩種方法為電鍍 法,其將金屬經一光阻電鍍面罩上之開孔鍍入通道内形成 該通道,及蝕刻法,其於介電層蝕刻開孔並噴絨金屬交連 於通道内及其上而形成該通道。 理想上該通道將具有某些特性,使其性能最佳化。首 先,沈積於通道壁之金屬須大致均句厚度,無較薄或缺空 區域,以確保於寬溫度範園之低阻抗連接。其次,將需能 夠製作堆疊之通道。於多層HDMI底質内,從頂部積孩電 路合接鍪層至信號或功率與接地面之電通路係經過一系列 之通道。將多通道堆疊成梱玄垂直對正之能力使通道所佔 請 先 聞 面 之 注 意 事 4 填 寫 本 頁 訂 線 本紙張尺度^標準(CNS)T4規格(210x297公货) 199234 B6 經濟部中央標唯局員工消費合作社印¾ 五、發明説明(2 ) 、'土池丨’最少’而能有較密集之1C組件封裝。 很遺愾,嚿法無一能滿足此等條件。電鍍型短柱製造 法’其中—垂直短栓形成為一通道;可配合垂直堆叠之多 通道’因添加性電镀法形成圓苘形通道柱,其可從—層連 續到另一層。然而電鍍具有其他缺點,尤其當與聚亞胺共 同使用時。裝亞胺對金屬電镀之粘著會被折減,因電镀為 漏法’而聚亞胺本質上為吸濕性。為此理由,以乾式處理 為較佳。於電鍍短柱時,難以控制短柱高度與電鍍之均句 性。此外,需以内後蝕刻或機械式重叠該介電質使結構整 平以露出該通道頂部,使其次之金屬層可作觸點。 該蝕刻通道程序使用二氧化矽或其他硬質不可漫蝕之 独刻面革,以建立通道位置。此造成一通道剖面,其顯然 較為垂直而較不水平。其難以喷濺—導雷被復於此等通道 内側壁上,且該金屬會嚴重變薄,偶而甚至完全開敞,使 該通道有缺陷或至少在其在寬溫度範圍之可靠度與逋應性 方面有疑慮。 蝕刻程序之另一缺點為不能形成多於兩層以上之垂直 堆叠通道。將電信號從一導電面通至另一導電面一般係將 通道偏置或階梯狀來達成,一通道經一聚亞胺層而終止於 其下導電層之金屬上’其提供對另一通道偏置離第一通道 者之一觸點。其結果為需求额外的電路路線區域,以容納 參差之通道。此一限制當路線層及對應之麥差通道數目増 加時更為嚴重。 本發明综述 請 先 閱' 讀 背 之 注 意 4 填 页 打 線 本紙張尺度適用中國Η家標準(CNS)甲4規格(210 X 297公竺} 五、發明説明(3) 尋求提供'種新颉之通道結樽與製作方法,其 垂直對正堆叠。…枝後〈通道,且可輕易適合 此等目的以-獨特之製迨方法來達成,其形成具㈣ 水仏傾斜角小於約45。之通道,而最好對水平在約30。 至45。範園内。以此—倾斜度,—均句厚度之金展被後可 迅印被沈積於通道壁上,且有足夠之露出區域以容納多通 道之垂直堆叠。 此it道之形成為首先提供—可側向浸餘面單於底贤 之介電層上,最好為—挽絲面革,其轉而置於—導電層 <上。-騎料於面革内所要収位置上。然後該面革 物質與其下介電層之露出部份同時被漫敍,最好以反應性 離子蚀刻。當餘刻持續時,該面罩自通道處側向退縮,從 而使開窗擴大,形成—斜角通道穿過介電層。㈣之程度 由面罩與介電質所選择之材料,㈣料,及起始開窗之 傾斜所歧。其結果為—缝屋道,可㈣被_以具有. 所要傾斜程度。 使用一浸浸蝕之抗光蝕面罩而非—硬貧二氧化矽面罩 會導致其他舊法製造技術未遭遇之問題。抗光蝕面革之缺 陷於蝕刻程序進行時會被瘦教於介電層,形成於介電層内 之針孔缺陷,此於嚴重情況會使兩側之導電層短踣。此― 問题之對策為於介電層間提供—丕可浸敍面罩,卷如絮或 ,而於通道側方區域提供可漫蝕面罩。不可浸蝕面革防 止抗光蝕面革之缺陷傳播到其下介電質内,而一般於通 199234 A6 ______B6 五、發明説明(4 ) 形成後但在第二導電層沈積於介電質之前隨任何残留之抗 光蝕面蝕被去除。不可浸蝕面革最初具有—開窗環繞該通 道,且最少與該通道最後被浸蝕區域一樣大,以避兔礙該 通道形成程序。於第二導電層枚沈積後,該層以投影光蝕 刻版法被施作圖案,使該通道與介電質部份上方之導電層 電隔離,該介電質經防止被複製缺陷。 本發明此等及其他特色與優點從以下詳述連同所附圖 形’對業界技術熟練人員將更為明顯。 簡要圖說 圏la至ih為表示依據本發明製造一 HDM工通道之順 序步驟之剖面圏; 圖2a至2c為例示一通道經一介電層逐漸蝕刻之剖面 圖,而回應圖if所例示的單一步驟; 圖3為依據本·發明一完成通道之平面圖; 圖4為一表示多個依捸本發明之堆叠通道之剖面圖; 圖5a與5b為例示於本發明使用—可浸蝕面罩迨成之 介電質缺陷問題之剖面圖;而 經濟部中央標準局員工消費合作杜印製 圖6a與6b為例示使用一置於其下方不可浸独面罩解 決介面質缺陷問題之剖面圖。 本發明詳述 圖la至lh例示製作新的HDil[結構之較佳方法。首 先麥考圖la,一底質晶圓C 一般為矽)2最初以一聚亞胺 介電質層C 一般約10微米厚)整平以去除表面不規則性。 然後一導電層6被嘴譏於上並以標準先蝕刻版技術施作囷 本紙張尺度適川中國國家標準(CNS)甲4規格(210297公釐)~' ' 199234 A6 B6 經濟部中央標卒局8工消費合作社印製 五、發明説明(5 ) ~ 、其將構成九成後结構之接地面。導電層6由金展構成 般約5徹米厚。然後另—介電質聚亞胺層8被施於作 圖案之接地金屬層6上,一般約奶徹米厚。 ,至此為止,該結構為習用者。然而於下一步探,—薄 遮-UJG祓噴機於上方介電層8之項部。遮罩層之一重 要特色為其在後續反應性離子敍刻步樣為m独,而於 隨後之製造階段中防止介電層5方之抗光敍層之隨機針孔 缺陷複製或傳播到介電層8。遮罩層1〇最好由金属譬如銘 或麵棋成’而祗能有约%微米厚。 , 知光敍薄層12·形成於面罩10上。一開窗14.設置於抗 光蝕層内所要穿過介電層8之通道之位置上。開窗14可以 光蝕刻版法形成,其用一坡璃面革(圖上未顯示)將未遮 革挽光链層曝光,隨後去除開窗區域之抗光蝕層。該開窗 須包含區域至少與最後通道之區域—樣大。 於次一步骒,如圏lb所例示,使用抗蝕層12為蝕刻面 革’於不可浸蝕面革10内蝕刻一開口 16.,然後去除該抗蝕 層。然後一龙勉厚層18., 一般約3〇.微米厚,被施於已作成 圖案之不可浸蝕面罩上〔圖lc)。不同於金屬面罩1〇,抗 光敍層18·可被视為一、、3J:浸独面罩",因其可被反應性離子 蝕刻選择性去除。 現在一波璃面_革2α具有一開口 22對應於所要通道下之 下端’祓置於抗光蝕層18.上方,而在開口 22.下方之抗光蝕 層被露出。將注意到於坡璃面革2〇·内開口 22之直徑顯然較 不可漫蝕面革10内開窗16.之直徑為小。 ί . 請先聞讀背面之注意事t-i填寫本頁) .¾. •訂. •線. 本紙張尺冬適巧__中國國家標準(CNS)肀4規格(210X297公釐) 139234 經濟部中央樣枣局貞工消費合作社印製 五、發明説明(6 ) 现麥考圖le,將前被施作圖案之抗光蝕層顯像後,' 抗光独層18.形成一傾斜開口。其傾斜角可以暂用, ; ,『Ί yj jug *sj% 定,其由適當選择顯影劑之當量濃度及顒影步棣之爽 溫度、與县現之紫外光量。其次,由反應勉離子敍刻=於 聚益胺介電層8形成一i違開口孤,該法為所周知之^义 裣序,避免舊法電镀程序所逹過之聚亞胺/金屬粘着 〇 當独刻程序杳直去除介電物質時,其亦從開窗汉側向 後浸蝕抗光蝕層。一適合此一目的之抗光蝕物質為Hoescht Company 或 Shippley,Inc.之 AZ 4620 或 AZ49〇3。當扰光 敛層逐渐從通道區域後退時,類外之介電層部份被露出而 蝕刻。其結果為該通道開口 26·於其下端具有較小直徑,此 對應於最初經抗光蝕開窗24.露出之介電層區域,而朝其頂 部表面直徑逐漸増加。 反應性離子蝕刻法可被控制以建立通道開口苏所要之 任何傾斜角。控制參數為氣體組成,電漿毹量,恩力,電 偏壓’敍刻程序延時,光蚀層開窗24·之最初傾斜爲,及所 選擇之特定介電質與抗光蝕物質。抗光蝕層大致將以較聚 亞胺為快之速率蝕刻,—般之比例约3 : 1。因此;抗光 錢面革18·須較聚亞胺介電層8•更厚,使通道開口 26完全链 穿介電層時仍有部份面革留存。Dupont Denemours Model 2 611聚亞胺逋合與上述抗光蝕劑共同使用。 於无成通道開口 26·後,殘留抗光蚀層丨8.以利除溶液去 除。不可浸蝕面罩1〇亦於此一步朦被去除,最好以璘酸溶 本紙张尺度適用中國國家標準(CNS)肀4規格(210X297公釐) (請先閑讀背面之注意事填寫本頁) •装· •打· .綠· Ϊ99234 Α6 五'發明說明(7) 請 先 聞 讀 背 之 注 意 事 項 填 寫 本 页 液蝕刻。或者,該不可漫蝕面罩1〇可留在原位,若其可配 〇後續之金屬化圖案。結果為—經部份完成之HDmi結構 具有魁農通道26.穿過聚亞胺介電層8,露出其下方導 電接地面6之一部份〔囷lg )。依據本發明,該通道傾斜 角之控制麥數係暹择使該通道對導電層6之平面以—不大 於45之角度傾斜。經發現在此一角度範面内,噴絨於通 道内之金屬化物將達成大致均勻之厚度,從而解除舊法蝕 刻通道程序所遑遇之厚度不規則與孔隙問題。雖然通道之 倾斜焉可作成任意小,而小於约1S·之角度會造成該通道 佔有非常大面積而在性能上無對應之増進。於约15。至沾。 範園内之斜角將容許金屬化具有大致均句厚度;約3〇·至 4 5之角度範固被認為最佳,其減小該通道佔有面積,同 時仍達成大敌均勻之金屬化物。 於製造程序之最後步驟,一等電金屬層被喷溅於聚亞 胺介電層8上C圄以)。金屬化物28.向下延伸至通道開口 26.之側遑,接觸經通道露出之金屬化接地面6。該金屬化 層一般將作用為一功率或信號面,然後經光蝕刻版法施作 經濟部中央標準局員工消費合作杜印製 圖案,以使該通道金屬化物與至少部份聚亞胺介電層8隔 離,後者前經不可浸蝕面革1〇所保護。此使介電層内紧郎 環繞該通道之任何針孔缺陷與其餘之介電層有效隔離,後 者經以不可漫蝕面革10使針孔缺陷被保設。投影光蝕刻版 法被用來對金屬化層及施作圖案,光源與光蝕刻版面革( 圖上未顯示)至少分隔數呎,其因近接之印表機會生成針 孔缺陷。 本紙張尺度適用中國國家標準(CNS) Ψ4規格(210x297公:^ 99234
A B 經濟部中央標f-局員工消費合作杜印製 五、發明説明(8 ) 囷2a至2c對圖if擴大,詳細例示通道26之链刻。圖 2a表示緊接於聚亞胺介電層8之反應性離子敍刻發生前 之情況。抗光蝕層18.之開窗24.露出相當小部份之底了介電 層8;此一露出部份將對應兖成通道之底部直徑。 囷2b例示當介電層8被蝕刻約三分之—踣徑時之情 況。於聚益胺被垂直蝕刻同時,抗光蝕層18亦被蝕刻,使 其厚度縮小而通道開窗側向縮回至號碼24a所示位置。則 聚亞胺内通道區域擴大至號碼3 〇a所示者。部份形成之通 道開口於原露出區域30.為最滞,其承受反應性離子链刻最 長時間,而於其趨近抗光蝕層之後退邊緣時,逐漸傾斜至 區域30 a。 當独刻繼續時’通道開口之逐漸加深與加寬亦持續; 圖2c例示通道完成约三分之二之情況。於此刻,抗光註 層18_變得更薄,而其通道開窗更退後至號碼24b所示位置 。聚亞胺内通道開口現已擴大至號碼3〇1;)所示區域。該通 道開口將持續加深與側向擴大,直到其下方導電層6經過 區域30被露出,此時蝕刻停止。結果為—大致與狀通道 穿過聚亞胺,其可設置成具有足夠傾斜度,使隨後之金屬 化能有大致均勾厚度,如前所述。 在一使用上述之聚亞胺與抗光蝕物質之範例中,於— Drytek Corp · 384反應性離子蝕刻系統中以下列蝕刻參 數,達到對水平成约3〇。之斜度: 〇2對SFe之比率:500 / 30 壓力:1150毫托C Torr )
請先閑讀背面之注意事t..r%寫本页) .¾. •打· •線. ^99234 經濟部中央標平局負工消#合作杜印製 A6 B6 五、發明説明(9 ) 延時:8分鎊 功率:70 0瓦 偏壓:0伏 圖3為一完成通道之平面園。上方之金属化層汍為清 楚起見,以斜線表示。金屬化層之内側部份28a與金屬化 層之外側部份28b以一間隙成間隔且電隔離,後者如上述 以投影光蝕版刻法形成。不可浸蝕面罩1〇之邊界以虛線表 示’其正常將於前一步鞭被去除。 本發明之適合it 堆叠成垂直對正例示於圖4。一第 一導電層6携有一聚亞胺介電層,而—第二金屬化層泼經 —通道26.接觸下方之導電層6,該通道如前述形成。其次 ’一第二聚亞胺層8a置於金屬化層2&上,一第二通道26a 於聚益胺層8a以基衣上類似前述之程序作成開口對正底下 之通道26.,而另一金属化層28a喷璣於聚益胺介電層8a並 進入通道26a内,接觸底下之金屬化層28 。然後额外之 聚亞胺與金屬化層譬如28b與8b可以颓似方式形成。額 外之各金屬化層將經對應之通道26b電接觸底下之各金屬 化層,各對應通道垂直對正於底下之通道。雖然各後續通 道之傾斜角將稍大於緊在跟前通道之傾斜角,使可被垂直 堆叠之層數限制最後會達到,然而f發明容許大量之垂直 雄叠通道,而對應節省通道連接所需之面積。 圖5a、5b、6a及6b例示不可漫蝕面革10之功能。 於圄5a,所示為對應圖if之通道製作之中間階段,但無金 屬面罩10。t孔缺陷接常於抗光蝕面罩18.中造遇,而於反 {請先閱讀背面之注意事寫本页) .裝. •訂. .線 本紙張尺度適用中國國家標準(CNS)甲4規格(2 lj) X 297公嫠) 1Q9234
五 '發明説明(10) 應性離子敍刻程序,此等缺陷會傳播或複製到底下之聚亞 胺介電層8。結果例示於圏5b為一針孔缺陷32a複製於聚 亞胺層内會造成上方功率面金屬化層2&對下方接地面金屬 化層6短路,從而有力地損壞此部份電路之功能。 當使用不可浸蝕面罩〗〇時,如圖6a所例示,抗光蝕層 之針孔缺陷32.被阻止傳播到底下之聚亞胺介電層8。結果 為囷6b之完成結構將具有其功率面與接地面金屬化層況與 6 ’由無針孔缺陷之介電層8分隔,從而使通道連接側向 區域之二平面相互隔離。 當底質尺寸及其協同功率與接地面増大時,針孔缺陷 之可能性増大。不可漫蝕面罩10對要達成丨〇平方公分或更 大之底質為必需,而對較小底質則増加生產率。 雖然已顯示並說明各例示性具體形式,對業界技術熟 練人員仍将出現許多變化與替代性具體形式。此等變化與 替代性具蹬形式之構思且飩夠作成將不超出本發明如申請 專利範園所界交之精神與範疇。 f請先呙績^面<注意事1¥填宵本頁} •打· 經濟部中央標準局員工消費合作杜印1 用 度 尺 張 紙 I本 |轉 標: 家i 國 國 -/V 規
釐 公 7 9 2 X

Claims (1)

  1. AT B7 C7 D7 經濟部屮央標準局κχ工消作合作it印製 199234 六、申請專利範園 ι.~種鋰一第—物赏層形成一·通遺之方法,該第一物 從於第二物質上,包含: 於所述第一層上形成一 餘之面罩,而於 面革在所要通逭位置具有一段賓; 環繞所述jq窗將面革物質姐H勒以揸大所述問 而與之同時淺蝕絰所述開窗衆出之所述第一廣物貧, 第一層被浸蝕部份於所述面革被坰向浸蝕部份之底下 具有一I游,該傾斜:角度由所述龙革與第一層所遴择 、先勉條件、及I初開窗倾鼓所決定; 所述第…一層包含一介電質,而所述第S展包含__ ;以及在所述企電廢與所述可1鼓面革間於所述通谭 區域形成一$一可—,而以所迷(^:!发1面盖,在 來形成所述通道,被形成後去除所迷亦m面基與 ffe-面..-.幕之留存部份’及於所述介電層在至少所述 I勉—面_革,被去除區域之部份上形成一第二導杜層,,所 τϋ〜面畧,於所述浸蝕步驟中見矣及笔餑渔革之缺陷 可浸蝕面革複髮到介電層内。 2.如申請專利範園第1項之方法,其中所逑介電質被 遇所述導_體_|域,其為該介電質被原來面革開窗所露 份底下。 3·如申請專利範因第2項之方法,其另包含沈積一| jL及於所述通違之傾斜壁上而與所述JfcJf層接觸之步 所述壁之倾經選擇使導Ji物質之沈積具有._大故均 ι〇 本紙张又度適川屮阀w家標平(CNS)〒仆1格(2丨Ο X 297公梵) 質層 所迷 窗, 所迷 區域1 付料 導體 定位 任何 Φ—Τ 迷丕 鈒不 蝕穿 出部 ........................................................装..............................打.............................線 f ,4先闖讀背面<速意本!?再現、碑本頁) 驟, 句寬 1 A 7 B7 C7 D7 199234 六、申請專利範園 法’其另包含以一大玖類似 類似通逭之步驟, 垂直對正並電連接 4.如申請專利範面第3項之方 程序於至少一類似之層狀結構内形成一 所述m搆級堆I使其各自之通道為 5. 如申請專利範面第2項之方 介電—層之辱度經遴择使所述介 同時所述沒数面屢之一部份 6. 如申請專利範園笫1項之方 具有一网窗環繞該通遣,其大 〇 7. 如申請專利範®第6項之方 伸到所述通逭内並被復其壁, 所述.弟二導體身施作1案之步 第二等體層電瞞離,後者爲復 去除之所迷區域之部份上。 8. 如申請專利範面第1項之方 由一金屬構成。 法,其中所述HI面革與 電層被蝕穿至所述導親層, 留存在所述介電_層.上。 法,其中所述面_苯 於該通逭最後被浸蝕之區域 法,其中所述嚴層延 另包含以投影_光蝕刻版生對 埘,使所述通遑與至少部份 於至少所述不可洚蚀面基被 法,其中所述uje故面革 訂, 9.如申請專利範面第i項之方法,其中所述n物質與j 二屋_^質由m刻所硬蚀。 10·如申請專利範園第一項之方法其中 二物質層面之岛在15。至45。 11.如申請專利範面第1項之方法 其中 致為遂^狀之釗面。 •12.—種經一^^屋,形成一之方法,拔立電玉復於一多 *綠· 濟 部 t 夹 榡 所述通道對所述笫 之範固内0 所述通道形成一大 η 工
    印 U 2 A7 B7 C7 D7 199234 六'中請專利兑ffl 貫廣.上,包含: 於所述介Jf _ _蠱上形成一抆; 於抗光蝕層在所要见波位置上開敢一暉農開窗; 同時蝕刻所述並支勉_層與被所述開窗所露出部 份’ > 蝕刻參歎,所述m與mi物」t ’及所述趔―窗 mm#使所述蝕刻進行時,所述μ寒擴大且逐漸 露出所-述介電層之額外部份 >,從而經所述企ι層蝕刻一 I ——.…—‘ ^ 益,其具有所要傾斜唐之壁;以及在所述企重二與所述—抗光 •故層間於所述通遺之經方區域形成一[铢齑翠,而以所述 抗蝕面革在定位來形成所述,通道,於所述成虞被形成後去 除所述鬼hi與任何起尤1層•之留存部佾,及於所述介 電層上在至少所述ϋ面基被去除區填之銀份上形成一ϋ : 層,所述拯餘面革於蝕刻中止抜尤.散層之缺陷_經抗 A v 勉-面革JL製到介電層內。 作 13·如申請專利範固第12項之方法,其中所述抗蝕面箪具有 一 J1」寥環繞該.風逭,其么曾該通道最後被蝕刻之區域。 14·如申請專利範圓第13項之方法,其中所述導體層延 伸到所述屢_違内並被復其i,另包含以桩影光独刻版法對 所述mL衆之步驟,使所述通逭與至少部份 第二導雅層電隔離,後者為復於至少所述抗蝕面革被去除 之所述區域之部份上。 15.如申請專利範為笫12項之方法,其另包含沈積一n物 ϋ於所迷n之傾斜ϋ而與所述導體層接觸之步驟, 所述壁之傾斜度鈒選择使導體物赏之沈積具有大致均勻寬 .代献度通川1丨’ _家辟(CNS)T4職(210><297公楚) ...................................I...............玟..............................打.......~ .................線 (請先閱讀背*之注贵事項再填铒木I)) 經濟部屮夬標苹局只工消货合作杜印製 3 AT199 咖 g D7 六'申3專利苑® 法 方 之 項 12 第 園 範 利 。 專刻 請蝕 申子 口 &. od 却 度16性 應 含 包 刻 蝕 述 所 中 其 導 述 所 對違。 通内 述圍 所範 中之 法至 方 之 項約 12在 第爲 ® 角 範斜 «UJ fin 4 倾 專之 請面 申平 ; 層 17.體 15' 述 所 中 其 法 方 之 項 12 第 因範。 利面 專^ 請之 申狀 如碗 18.致 大 1 成 形 (J4先閱請背而之注意事項再填寫本頁) -打. 經濟部+央標肀局Η工消评合作社印IW4 .煤. 木紙張尺度逍川屮阀W家櫺;MCNS广[Μ规格(210x297公处)
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5531020A (en) * 1989-11-14 1996-07-02 Poly Flex Circuits, Inc. Method of making subsurface electronic circuits
US5180689A (en) * 1991-09-10 1993-01-19 Taiwan Semiconductor Manufacturing Company Tapered opening sidewall with multi-step etching process
JP3161040B2 (ja) * 1992-06-16 2001-04-25 ソニー株式会社 半導体装置の製造方法
US5633122A (en) * 1993-08-16 1997-05-27 Micron Technology, Inc. Test fixture and method for producing a test fixture for testing unpackaged semiconductor die
JP2951215B2 (ja) * 1993-09-10 1999-09-20 レイセオン・カンパニー 位相マスクレーザによる微細なパターンの電子相互接続構造の製造方法
US5474956A (en) * 1995-03-14 1995-12-12 Hughes Aircraft Company Method of fabricating metallized substrates using an organic etch block layer
US5770884A (en) * 1995-06-30 1998-06-23 International Business Machines Corporation Very dense integrated circuit package
US5737152A (en) * 1995-10-27 1998-04-07 Quantum Corporation Suspension with multi-layered integrated conductor trace array for optimized electrical parameters
US5916733A (en) * 1995-12-11 1999-06-29 Kabushiki Kaisha Toshiba Method of fabricating a semiconductor device
JPH09306901A (ja) * 1996-05-17 1997-11-28 Nec Corp 半導体装置の製造方法
US5995328A (en) * 1996-10-03 1999-11-30 Quantum Corporation Multi-layered integrated conductor trace array interconnect structure having optimized electrical parameters
US5814885A (en) * 1997-04-28 1998-09-29 International Business Machines Corporation Very dense integrated circuit package
US6087199A (en) * 1998-02-04 2000-07-11 International Business Machines Corporation Method for fabricating a very dense chip package
US5998868A (en) * 1998-02-04 1999-12-07 International Business Machines Corporation Very dense chip package
US6025638A (en) * 1998-06-01 2000-02-15 International Business Machines Corporation Structure for precision multichip assembly
US6232235B1 (en) * 1998-06-03 2001-05-15 Motorola, Inc. Method of forming a semiconductor device
US6066513A (en) * 1998-10-02 2000-05-23 International Business Machines Corporation Process for precise multichip integration and product thereof
US6274291B1 (en) 1998-11-18 2001-08-14 International Business Machines Corporation Method of reducing defects in I/C card and resulting card
JP2000286549A (ja) 1999-03-24 2000-10-13 Fujitsu Ltd バイアコネクションを備えた基板の製造方法
US6333553B1 (en) 1999-05-21 2001-12-25 International Business Machines Corporation Wafer thickness compensation for interchip planarity
JP3387478B2 (ja) * 1999-06-30 2003-03-17 セイコーエプソン株式会社 半導体装置およびその製造方法
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
US6734369B1 (en) * 2000-08-31 2004-05-11 International Business Machines Corporation Surface laminar circuit board having pad disposed within a through hole
US6629367B2 (en) 2000-12-06 2003-10-07 Motorola, Inc. Electrically isolated via in a multilayer ceramic package
JP2002251793A (ja) * 2001-02-21 2002-09-06 Sony Corp 光記録媒体原盤の作製方法
JP2002353195A (ja) * 2001-05-23 2002-12-06 Sony Corp 半導体装置の製造方法
GB2387026A (en) * 2002-03-28 2003-10-01 Zarlink Semiconductor Ltd Method of coating contact holes in MEMS and micro-machining applications
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
US7276794B2 (en) * 2005-03-02 2007-10-02 Endevco Corporation Junction-isolated vias
US8813020B2 (en) 2012-01-13 2014-08-19 AWR Corporation Automatically modifying a circuit layout to perform electromagnetic simulation
US8762917B2 (en) 2012-01-13 2014-06-24 AWR Corporation Automatically modifying a circuit layout to perform electromagnetic simulation
US8772058B2 (en) * 2012-02-02 2014-07-08 Harris Corporation Method for making a redistributed wafer using transferrable redistribution layers
CN116013853B (zh) * 2023-03-27 2023-06-02 合肥晶合集成电路股份有限公司 互连结构的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986912A (en) * 1975-09-04 1976-10-19 International Business Machines Corporation Process for controlling the wall inclination of a plasma etched via hole
JPS5453863A (en) * 1977-10-05 1979-04-27 Sanyo Electric Co Ltd Forming method of insulation films
US4386116A (en) * 1981-12-24 1983-05-31 International Business Machines Corporation Process for making multilayer integrated circuit substrate
DE3215410A1 (de) * 1982-04-24 1983-10-27 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum herstellen von oeffnungen mit hilfe einer maske in einer auf einer unterlage befindlichen schicht
US4461672A (en) * 1982-11-18 1984-07-24 Texas Instruments, Inc. Process for etching tapered vias in silicon dioxide
US4426249A (en) * 1983-06-30 1984-01-17 Rca Corporation Composition and thickness variation in dielectric layers
US4484978A (en) * 1983-09-23 1984-11-27 Fairchild Camera & Instrument Corp. Etching method
JPS60136338A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置
US4645562A (en) * 1985-04-29 1987-02-24 Hughes Aircraft Company Double layer photoresist technique for side-wall profile control in plasma etching processes
US4631248A (en) * 1985-06-21 1986-12-23 Lsi Logic Corporation Method for forming an electrical contact in an integrated circuit
IT1200785B (it) * 1985-10-14 1989-01-27 Sgs Microelettronica Spa Migliorato procedimento di attaco in plasma (rie) per realizzare contatti metallo-semiconduttore di tipo ohmico
DE3776325D1 (de) * 1987-04-16 1992-03-05 Ibm Verfahren zur herstellung von kontaktoeffnungen in einer doppellagenisolation.

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Publication number Publication date
EP0454384A2 (en) 1991-10-30
JPH04229627A (ja) 1992-08-19
KR940008772B1 (ko) 1994-09-26
EP0454384A3 (en) 1992-03-18
US5034091A (en) 1991-07-23

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