SU754413A1 - Вычислительное устройство в избыточной системе счисления 1 - Google Patents

Description

Изобретение относится к вычислительной технике и может быть использовано в качестве узла электронных вычислительных машин (ЭВМ), работающих в знакоразрядных избыточных системах счисления.

Известно устройство для последовательного алгебраического сложения двух чисел в знакораэрядных избыточных системах счисления м.

Однако данное устройство выполняет только одну операцию умножения и требует значительных аппаратурных затрат.

Наиболее близким по технической сущности к предлагаемому является устройство для сложения -вычитания двух ^; чисел в избыточной двоичной системе счисления, содержащее в каждом разряде блоки формирования положительного и отрицательного переносов, блоки формирования положительной и отрицательной сумм, соединенные со входами устройства, сложения-вычитания и триггер резуль—

2

тата, выход которого подключен к выходу всего' устройства [2].

Недостатком известного устройства являются его ограниченные функциональные возможности, не позволяющие производить с его помощью умножение на постоянные коэффициенты.

Цель предлагаемого изобретения расширение функциональных возможностей устройства за счет возможности умножения на ряд постоянных коэффициентов.

Поставленная цель достигается тем, что в устройство сложения и вычитания в избыточной системе счисления, содержащее сумматор-вычитатель, первый вход которого соединен с входной шиной первого операнда устройства, выход сумматора-вычитателя соединен с выходной шиной устройства, введены регистр сдвига, коммутатор, первый и второй элементы И, элемент ИЛИ, при этом выходная шина устройства соединена со входом регистра сдвига, выходы которого соединены с информационными входами

коммутатора, вход управления которого соединен с первой шиной управления устройства, первый вход первого элемента И соединен с шиной втррого операнда устройства, а второй вход - со второй управляющей ' шиной устройства, входы второго элемента И соединены с выходом мультиплексора и третьей шиной управления устройства, выходы элементов И соединены с входами элемента ИЛИ, выход которого соединен со вторым, входом сумматора-вычитателя, третий вход сумматора-вычитателя соединен с четвертой шиной управления.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит управляющую шину 1 устройства, сумматор-вычитатель 2, входную шину 3 первого операнда, управляющие шины 4,5, элемент 6 И, элемент 7 И, шину 8 второго операнда устройства, элемент 9 ИЛИ, выходную шину 10 устройства, коммутатор 11, шину управления устройства 12, регистр 13: сдвига.

Устройство работает следующим образом.

В режиме суммирования-вычитания по управляющей шине на вход управления сумматора-вычитателя 2 подается сигнал, определяющий выполняемую операцию {суммирование или вычитание). Код пер— , вого операнда поступает на входную шину 3 первого операнда устройства, сигналы, поступающие по управляющим шинам 4 и 5 устройства, открывают элемент 6 И и блокируют элемент 7 И. В результате второе слагаемое, подаваемое на шину 8 второго операнда устройства, через элемент 6 И и элемент 9 ИЛИ поступает в сумматор-вычитатель 2. На выходе сумматора-вычитателя 2 и выходной шине 10 устройства образуется сумма или разность операндов в зависимости от вида сигнала, поступающего по управляющей шине 1.

Для осуществления режима умножения на постоянный коэффициент на управляю754413

щие шины 1, 4 устройства подается набор управляющих сигналов, который запрещает поступление информации шины 8 второго операнда на элемент 9 ИЛИ и откры вает доступ информации на элемент 9 ИЛИ с выхода коммутатора 11. Код, г. подаваемый по шине 12 управления устройства, определяет разряд регистра 13 сдвига, подключаемый через коммутатор

Ю 11» элемент 7 И и элемент 9 ИЛИ ко

входу сумматора-вычитателя. Таким образом? выход сумматора-вычитателя ока-, зывается соединенным с одним из его же входов. Образованная таким образом

15 схема реализует следующее рекуррентное выражение

3 · - X . +4.

1 (1) где "к -0,1,2 . . ., Ш — номер разряда регистра сдвига 13; ί -номер разряда суммы или разнос· ти на выходе сумматора-вычита— теля в л —й момент времени (тест).

Очевидно, выражение (1) описывает умножение некоторого числа X « Х_ОХ.(,..

20

25

X - . . .Х^на некоторый- коэффициент^

вида

30

35

Х+1 ' К+2. -и 12, Щ

К - 1О... ОГО...ОЮ...О-Ю. ..0-1.. в случае работы сумматора-вычитателя в режиме ‘ суммирования и

κν2

КЧ 10...СМ0...0-Ю...0-Ю...04О...

в случае работы сумматора-вычитателя в режиме вычитания.

Коэффициент К⁴* или К~ можно изме⁴⁰ нить подключением выхода того или иного разряда регистра 13 сдвига через коммутатор 11, элемент 7 И й элемент 9 ИЛИ ко второму входу сумматора-вычитателя 2. Некоторые чирленные значе⁴⁵ ния коэффициентов К⁺ и К~ при различ- ₍ ных К и различной длине € их разрядной сетки приведены в табл. 1 и табл. 2 соответственно.

Таблица 1

	1	2	3	4	5	6	7	8	9
1	1	О	5	10	21	42	85	170	341
2	1	2	4	9	18	36	73	146	292
3	1	2	4	8	17	34	68	136	273
4	1	2	4	8	_16	33	66	132	264

5

754413

6

Продолжение табл 1

νχ	1	2	3	-|-ι 4	г-Ь—л 5	6	7	8	9
5	I 1	2	4	8	16	32	65	130	260
6	1	2	4	8	16	32	64	129	258
7	1	2	4	8	16	32	64	128	257
8	1	2	4	8	16	32	64	128	256

Таблица'2 ..:, ",:а:
X	1	. 2	3	4	5	' 6	7	8	9
1	0	1	3	7	15	31	63	127	255
2	0	1	3	7	15	31	63	127	255
3.	0	1	3	7	15	31	63	127	255
4	0	1	3	7	15	31	63	127	254
: 5 '	0	1	3	7	15	31	63	126	252-
6	0	1	3	7	15	31	62	124	248
7	0	1	3	7	15	30	60	120	240
8	0	1	3	7	14	28	56	113	227

Ниже приведен численный пример умножения К « 10 10 101 на коэффициент К=1001001001. . . Дпя этого при-» нято, что задержка сумматора 10 равна двум тактам и К в О, т. е. информация в коммутатор 11 поступает непосредственно со входа регистра 13. Второй

столбец в первой матрице каждого такта работы численного примера — пара вновь поступивших разрядов слагаемых, первый

35 столбец - остаток от сложения предыдущей пары разрядов. Продвижение разрядов суммы указано стрелкой.

. 1 такт

0 1		0 1
	-*о		1
0 0	1	0 0

2 такт

1 0	-»1	0 1
0 9	I	э ΐ

ί ί

\	3 такт
I	1	-*1	0	1
ΐ	1	I	о:	1
	Л	|

6 такт

4 такт

5 такт

о Ϊ		0 0		0 0		0 0		0 0		0 0
	-40		1		”0		1		-’Ο
	ί	0 0			ι	0 0		лл	ι	0 0

7

В результате умножения получено произведение К=01110100. . . , что после перевода в двоичную систему счисления составит 00101^0 . , . , т. е. предлагаемое устройство реализует новую полезную операцию - умножение на постоянный коэффициент, вид которого приведен выше. Кроме сложеиия-вычита- . ния, устройство позволяет умножать на постоянный коэффициент К с произвольным; числом разрядов. При этом разрядность К не сказывается” на затратах оборудования, необходимого для изготовления данного устройства. Например, при пост·, роении устройства пля умножения на 36-разрядный постоянный коэффициент К , затраты оборудования при использовании для этой цели предлагаемого устройства будут примерно в 20 раз меньшими, чем в случае применения извесг—, ного устройства, гак как потребовалось бы задействовать 35 известных сумматоров-вычйтателей (предлагаемое устройство реализовано на основе одного сумматора— вычитателя). Очевидно, с ростом разрядности К пропорционально растет выигрыш по затратам оборудования. В · той же пропорции изменяется выигрыш по стоимости по сравнению с известным.

Таким образом, простота реализации предлагаемого устройства и расширение по сравнению с известным функциональных возможностей имеют большое прикладное значение для целей создания прос- 35 тых и точных цифровых фильтров и цифровых интеграторов, где в большом количестве используются устройства суммирования-вычитания и умножения.

754413

8

Claims (1)

1. Формула изобретения

   Вычислительное устройство в избыточной системе счисления, содержащее сум— матор-вычитагель, первый вход которого соединен с входной шиной первого операнда устройства, выход сумматора—вы— читателя соединен с выходной шиной устройства, отличающееся Ю гем, что, с целью расширения функциональных возможностей за счет введения операций умножения на коэффициенты, в него дополнительно введены регистр сдвига, коммутатор, первый и второй элемен15 ты И, элемент ИЛИ, при этом выходная шина устройства соединена со входом регистра сдвига, выходы которого соединены с информационными входами коммутатора, вход управления которого соеди—

   20 ней с первой шиной управления устройства, первый вход первого элемента И соединен с шиной второго операнда устройства, а второй вход - со второй управляющей шиной устройства, входы второго 25 элемента И соединены с выходом мультиплексора и.третьей шиной управления устройства, выходы элементов И соединены с входами элемента ИЛИ, выход которого соединен со вторым входом 30 сумматора-вычитателя, третий вход суммагора-вычитателя соединен с четвертой шиной управления.