SU625205A1 - Устройство дл формировани сквозного переноса в паралленом сумматоре - Google Patents
Устройство дл формировани сквозного переноса в паралленом сумматореInfo
- Publication number
- SU625205A1 SU625205A1 SU772483267A SU2483267A SU625205A1 SU 625205 A1 SU625205 A1 SU 625205A1 SU 772483267 A SU772483267 A SU 772483267A SU 2483267 A SU2483267 A SU 2483267A SU 625205 A1 SU625205 A1 SU 625205A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transfer
- shaping
- arrangement
- parallel adder
- inputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к вычислительной технике и может быть применено при построении многоразр дных быстродействующих сумматоров.
Известны устройства сквозного переноса дл параллельных сумматоров Г11; Г21. Сигнал переноса в таких устройствах , проход последовательно tt элементов с задержкой , получает задержку Ц . Сокращение времени переноса при суммировании может быть, в частности, достигнуто использованием в цепи переноса элементов с большим быстродействием
Наиболее близким к изобретению по своей технической сущности вл етс уст ройство дл формировани сквозного переноса в параллельном сумматоре, каждый I -и разр д устройства содержит элементы И и ИЛИ, причем входы первого элемента И подключены к вхоцам пр мых значений операторов данного разр да устройства , а выхоц - к первому входу первого элемента ИЛИ L3J.
Целью изобретени вл етс увеличение быстродействи устройствп.
Дл этого каждый -& разр д устройства дополнительно содержит второй элемент И, ( i - 1 ) элементов ИЛИ и (i- i) элементов НЕ, причем, другие входы первого элемента ИЛИ через элементы НЕ соединены с ( выходами других элементов ИЛИ, первые входы каждого из которых подключены к выходу второго элемента И, к выходам которого подключены входы инверсных значений 4 -го разр да операндов устройства, вторые входы третьего - i -го элементов ИЛИ соединены с выходами сквозного переноса предьщуШего разр да устройства, а выходы второго -го элементов ИЛИ соедттаены с входами сквозного переноса последующего разр да устройства, второй и третий входы второго элемента ИЛИ подключены к входам инверсных значений предыдуи1его разр да операндов устройства.
На чертеже показана функцисналь|га схема первых трех разр дов устройства.
Сигналы переноса формируютс сразу . после того, как оба слагаемых поц ны на регистры операндов. Сигналы Xj-X
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772483267A SU625205A1 (ru) | 1977-05-10 | 1977-05-10 | Устройство дл формировани сквозного переноса в паралленом сумматоре |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772483267A SU625205A1 (ru) | 1977-05-10 | 1977-05-10 | Устройство дл формировани сквозного переноса в паралленом сумматоре |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU625205A1 true SU625205A1 (ru) | 1978-09-25 |
Family
ID=20707868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU772483267A SU625205A1 (ru) | 1977-05-10 | 1977-05-10 | Устройство дл формировани сквозного переноса в паралленом сумматоре |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU625205A1 (ru) |
-
1977
- 1977-05-10 SU SU772483267A patent/SU625205A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0380100A3 (en) | Multiplier | |
| SU625205A1 (ru) | Устройство дл формировани сквозного переноса в паралленом сумматоре | |
| DE3575645D1 (de) | Dpcm-codierer mit verringerter interner rechenzeit. | |
| RU94010178A (ru) | Параллельный асинхронный сумматор | |
| SU860062A1 (ru) | Устройство дл умножени | |
| SU491950A1 (ru) | Двоичный арифметический блок | |
| SU402005A1 (ru) | Сумматор с умножением на постоянный коэффициент | |
| TW265496B (en) | Time-sharing multi-tasking digital filter and signal processing method thereof | |
| SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
| JPS53142844A (en) | Information processor | |
| SU734683A1 (ru) | Устройство дл умножени п-разр дных чисел | |
| SU997034A1 (ru) | Устройство дл вычислени квадратного корн из суммы квадратов двух чисел | |
| SU798829A1 (ru) | Устройство дл сложени | |
| JPS5696328A (en) | Logical arithmetic operating device | |
| SU913367A1 (ru) | Устройство для сравнения двоичных чисел 1 | |
| SU542993A1 (ru) | Арифметическое устройство | |
| SU877531A1 (ru) | Устройство дл вычислени функции Z= @ х @ +у @ | |
| SU868751A1 (ru) | Устройство дл умножени | |
| SU748412A1 (ru) | Устройство дл умножени двоичных чисел | |
| SU476578A1 (ru) | Двоичный арифметико-логический блок | |
| SU1621022A1 (ru) | Устройство дл умножени | |
| SU1080136A1 (ru) | Устройство дл умножени | |
| SU559241A1 (ru) | Цифровое устройство дл решени систем линейных алгебраических уравнений | |
| SU682895A1 (ru) | Устройство дл вычислени степенных функций | |
| JPS57162030A (en) | Multiplying and dividing circuit |