SU1672440A1

SU1672440A1 - Устройство дл делени

Info

Publication number: SU1672440A1
Application number: SU894668252A
Authority: SU
Inventors: Александр Леонидович Кушнаренко; Сергей Викторович Дегтярев; Бахтиер Нурмухамедович Бекмухамедов
Original assignee: Ташкентский Политехнический Институт Им.А.Р.Бируни
Priority date: 1989-01-13
Filing date: 1989-01-13
Publication date: 1991-08-23

Abstract

Изобретение относитс к вычислительной технике и может найти применение в арифметических устройствах дл реализации множительно-делительных операций универсальных и специализированных вычислител х. Цель изобретени - расширение функциональных возможностей за счет выполнени операции умножени . Устройство содержит регистр первого операнда 1, регистр второго операнда 2, регистр результата 3, сумматор по модулю два 4, блок пам ти 5, сумматор 6, блок выбора операции 7, генератор тактовых импульсов 8, коммутатор 9. 1 ил.

Description

Устройство относитс к вычислительной технике и может быть использовано в арифметических устройствах, дл реализации множительно-делительных операций, универсальных и специализированных вычислител х , обрабатывающих двоичную информацию.

Цель изобретени - расширение функциональных возможностей за счет выполнени операции умножени .

На чертеже приведена функциональна схема предлагаемого устройства.

Устройство содержит регистры первого 1 и второго 2 операндов, регистр 3 результата , сумматор 4 по модулю два, блок 5 пам ти , сумматор 6, блок 7 выбора операции, генератор 8 тактовых импульсов и коммутатор 9.

Устройство работает следующим образом .

В регистры 1 и 2 записываютс значени операндов в двоичном коде, причем

старшие разр ды операндов вл ютс знаковыми и поступают на входы сумматора 4 по модулю два. Значение второго операнда за исключением старшего разр да поступает на вход блока пам ти 5 В блоке пам ти 5 хранитс информаци в виде

СО

с

О,

1

Cl С2 Сз С4

1

Сп

где CiСп - значени второго операнда в

системе 8-4-2-1.

Значение операнда Сп на адресных входах блока пам ти 5 вл етс адресом, по котррому хранитс значение, обратное значению операнда Сп. Значение второго операнда из регистра второго операнда 2 и значение, обратное значению второго операнда из блока пам ти 5. поступают на входы блока 7 выбора операции Блок 7 выбора операции осуществл ет коммутацию входо

V4 N5

fc

О

ных значений в зависимости от кода операции (умножени или делени ). Если на выходе блока 7 выбора операции устанавливаетс значение второго операнда , то результат получаемый на выходе устройства , вл етс произведением первого и второго операнда. Если же на выходе блока выбора операции 7 устанавливаетс значение , обратное значению второго операнда, то результат, получаемый на выходе устройства, вл етс частным от делени первого операнда на второй. Операци умножени значени первого операнда на значение, установленное на выходе блока 7 выбора операции, осуществл етс следующим образом.

Одновременно с установлением коммутируемого значени на выходе блока 7 выбора операции в блоке формируетс сигнал управлени , разрешающий работу генератора тактовых импульсов 8, который осущ- ствл ет по каждомду такту сдвиг регистра первого операнда 1, который выполн ет фукнцию последовательного вывода разр - дов первого операнда 1. Коммутатор 9 опрашивает выход блока выбора операции 7: за один такт --один разр д. При наличии логической единицы в разр де производитс запись в регистр 3 результата информации с двоичного сумматора 6. После завершени опроса всех разр дов вычисление автоматически завершаетс , Результат находитс в регистре 3 результата. Знаковый разр д результата формируетс на выходе сумма- тора 4 по модулю два.

Claims

Формула изобретени

0

5

0 5 0 5

Устройство дл делени , содержащее регистры первого и второго операндов, сумматор , регистр результата, генератор тактовых импульсов, блок пам ти и коммутатор, причем выход сумматора соединен г информационным входом регистра результата, выход которого соединен с выходом результата устройства и входом первого слагаемого сумматора, отличающеес тем, что, с целью расширени функциональных возможностей за счет выполнени операции- умножени , в него введены блок выбора операции и сумматор по модулю два, выход которого соединен с выходом знака результата устройства, а первый и второй входы - соответственно с выходами знаковых разр дов регистров первого и второго операндов , вход второго слагаемого сумматора соединен с разр дными выходами регистра первого операнда, вход сдвига которого соединен с управл ющим входом коммутатора и выходом генератора тактовых импульсов, вход которого соединен с первым выходом блока выбора операции, первый информационный вход которого соединен с разр дными выходами регистра второго операнда и входом блока пам ти, выход которого соединен с вторым информационным входом блока выбора операции, управл ющий вход которого соединен с входом кода операции устройства, а второй выход - с информационным входом коммутатора, выход которого соединен с входом записи регистра результата.