SU1490675A1

SU1490675A1 - Устройство дл делени на константу 2 @ -1

Info

Publication number: SU1490675A1
Application number: SU874321243A
Authority: SU
Inventors: Александр Валентинович Дрозд; Евгений Леонидович Полин; Владимир Николаевич Лацин; Елена Владимировна Беликова; Юлия Владимировна Дрозд
Original assignee: Одесский Политехнический Институт
Priority date: 1987-10-28
Filing date: 1987-10-28
Publication date: 1989-06-30

Abstract

Изобретение относитс к вычислительной технике. Целью изобретени вл етс упрощение устройства. Деление осуществл етс в соответствии с уравнением A=2*^L.X-X, где X-частное. Устройство содержит регистр 1 делимого (A), промежуточный регистр 2, сумматор 3, осуществл ющий сложение числа A с результатом сложени , задержанным на такт на регистре 2 и сдвинутым в сторону младших разр дов на L разр дов. Первоначально регистр 2 обнул етс . С выходов старших и младших разр дов сумматора 3 снимаетс код X₁ целой части частного X и код остатка (дробной части) X₂ соответственно. Если код остатка составлен из всех единиц, то элемент И 4 и элемент И 5 устанавливаютс в единичное и нулевое значени соответственно. Нулевое значение обеспечивает обнуление кода X₂ на элементах И 7, на единичное значение обеспечивает увеличение кода X₁ на единицу младшего разр да путем инвертировани младших разр дов кода X₁, подр д принимающих единичное значение, и первого следующего за ними разр да с нулевым значением. Различаютс младшие разр ды кода X₁, подр д принимающие единичное значение с использованием последовательно соединенных элементов И 6. Инвертирование указанных разр дов кода X₁ осуществл етс с использованием элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8. 2 ил.

Description

Изобретение относитс к вычислительной технике.

Целью изобретени вл етс упрощение устройства.

На фиг.1 приведена структурна схема предлагаемого устройства; на фиг.2 - временные диаграммы его работы .

Устройство содержит регистр 1 делимого , промежуточный регистр 2,

сумматор 3, элемент И 4, элемент НЕ 5, элементы И 6.1,...,6.п-1 первой и 7.1, 7.2,...,7.1 вгорой групп, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1,..., В.п-1, 8.П-1+1 группы, тактовый вход 9, вход 10 запуска, входы II делимого , выходы 12 целой части результата и выходы 13 дробной части результата.

Устройство работает следующим образом .

На входы 11 поступает делимое - п-разр дное двоичное число А. Это число записываетс в регистр 1 по сигналу, поступающему на вход 10. Одновременно этот сигнал приходит на вход сброса регистра 2, устанавлива его в нулевое состо ние.

Получение искомого частного X можно описать уравнением

А/(2-1) X

или

А 2. X - X.

Отсюда следует, что частное X совпадает с делимым, сдвинутым на 1 двоичных разр дов в сторону младших разр дов, и при этом имеет место погрешность, котора определ етс значением - X и также выражаетс через делимое А. Погрешность учитываетс на сумматоре 3 путем сложени делимого А со сдвинутым на 1 разр до в сторону младших разр дов результатом сложени и синхронизации операции сложени с использованием регистра 2. Дл этого число А с выходо регистра 1 подаетс на первую группу входов сумматора 3. Код с выходов старших разр дов сумматора 3, с (1+1)-го по (п+1)-й поступает на информационные входы регистра 2 и далее с выходов его разр дов на вторую группу входов сумматора 3, с первого

по (п-1+1) разр ды. Регистр 2 осу-35 поступает на вторые входы элементов ществл ет прием информации по сигналам , поступающим на его синхровход через вход 9. На .старшие входы второй группы входов сумматора 3, с (п-1 + 2)-го по п-й разр ды, поступа- 40 ет уровень логического нул с нулевой шины 14.

С выходов старших разр дов сумматора 3, с (1+1)-го по (п+1)-й, снимаетс код X 1 целой части частного X, 45 а с выходов 1 младших разр дов сумматора 3 - код Х2 дробной части частного X. Код Х2 можно рассматривать как остаток от делени на константу при целочисленном делении или трактовать как код периода периодической двоичной дроби , причем возможен случай, когда все разр ды кода Х2 принимают единичные значени ,т.с. остаток от делени равен делителю 55 или период дроби равен единице, что требует обнулени кода Х2 и увеличени целой части XI частного X на единицу младшего разр да. Указанный

50

И 7.1, 7.2, ..., 7-1 второй группы, обеспечива трансл цию без изменеьм кода Х2 с выходов младших разр дов сумматора 3 через первые входы элементов И 7 второй группы на их выходы и соответственно выходы 13 устрой ства .

Если все разр ды кода Х2 принимают единичное значение, то на выходе элемента И 4 и на выходе элемента НЕ 5 устанавливаютс соответствен но единичный и нулевой сигналы. Единичный сигнал поступает на вторые входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1 группы и первого элемента И 6.1 первой группы. Элемент ИСКЛОЧАЮЩЕЕ Ш1И 8.1 инвертирует значение нпадшего разр да кода XI, поступающего на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1. Разр ды кода XI с выходов старших разр дов сумматора 3, с (1+1)-го по п-й, поступают на первые входы элементов И 6.1,..., 6.п-1 первой группы, обеспечива

10

в в

15

906754

случай идентифицируетс с использованием элемента И 4, на входы которого поступают значен 1Я разр дов кода Х2.

Если не все разр ды кода Х2 принимают единичное значение, то на выходе элемента И 4 устанавливаетс нулевое значение, а на выходе следующего за элементом И 4 инвертора формируетс единичное значение. Нуле- вой сигнал с выхода элемента И 4 поступает на вторые входы первого элемента ИСКЛОЧАЮЩЕЕ ПЛИ 8.1 группы и первого элемента П 6.1 первой группы . Элементы И 6 . 1 , . . . ,6 .п-1 первой группы подключены последовательно путем соединени выхода предыдущего элемента с вторым входом последующего элемента. При этом нулевой сигнал на втором входе первого элемента И 6.1 проходит через все элементы И 6.1, ..., 6.п-1 первой группы, устанавлива на их выходах нулевое значение, Нулевые сигналы с выходов элемента Н 4 и элементов И 6 . 1 ,. . . , 6 .п-1 первой группы поступают на вторые входы элементов ИСКЛЭЧАЮ1ЦЕЕ ИЛИ 8.1,..., 8.п-1 + 1 группы, обеспечива трансл цию без изменени кода XI с выходов старших разр дов сумматора 3 через первые входы элементов ИСКШОЧАЮЩЕЕ ИЛИ 8 группы на их вхдды и соответственно выходы 12 устройства. Единичный сигнал с выхода элемента НЕ 5

20

25

30

поступает на вторые входы элементов

И 7.1, 7.2, ..., 7-1 второй группы, обеспечива трансл цию без изменеьм кода Х2 с выходов младших разр дов сумматора 3 через первые входы элементов И 7 второй группы на их выходы и соответственно выходы 13 устройства .

Если все разр ды кода Х2 принимают единичное значение, то на выходе элемента И 4 и на выходе элемента НЕ 5 устанавливаютс соответственно единичный и нулевой сигналы. Единичный сигнал поступает на вторые входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1 группы и первого элемента И 6.1 первой группы. Элемент ИСКЛОЧАЮЩЕЕ Ш1И 8.1 инвертирует значение нпадшего разр да кода XI, поступающего на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1. Разр ды кода XI с выходов старших разр дов сумматора 3, с (1+1)-го по п-й, поступают на первые входы элементов И 6.1,..., 6.п-1 первой группы, обеспечива

прохождение единичного сигнала через эти элементы до элемента, на первый вход которого поступает самый младший их разр дов кода Х1, начина с второго, принимающий нулевое значение . Этот элемент и последующие элементы И первой группы 6 формируют на своих выходах нулевое значение. Код с выходов элементов И 6 первой группы поступает на вторые входы элементов ИСКЛЭТМЭЩЕЕ ИЛИ 8 группы, обеспечива единичными значени ми инвертирование младших разр дов ко

кода на выходах элементов И 6.1 и 6.2 группы обеспечивает трансл цию остальных разр дов кода Х2 на выходы 12 устройства без изменени . Таким образом, на третьем и последующих тактах на выходах 12 и 13 устройства устанавливаютс соответственно коды 1 2 и XI 00 2.

Claims

Формула изобретени

Устройство дл делени на кон„ f , станту 2 -1, содержащее сумматор,

да XI, а Нулевыми значени ми - транс- 15 регистр делимого, элемент НЕ и груп- л цию старших разр дов кода XI через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8 группы без изменени . Нулевой сигнал с выхода элемента НЕ 5 поступает на вторые входы элементов И 7.1, 7.2, 20 ...,7.1 второй группы, обнул их выходы. Таким образом осуществл етс обнуление кода Х2 на выходах 13 устройства , а также увеличение на единицу кода XI на выходах 12 устрой- 25 ства путем инвертировани младших разр дов кода XI, подр д принимающих единичное значение, и первого следующего за ними разр да с нулевым значением .30 Например, при делении числа А

пу элементов ИСЮГОЧАЮЩЕЕ ИЛИ, причем входы разр дов делимого устройства соединены с информационными входами соответствующих разр дов регистра делимого, отличающеес тем, что, с целью упрощени устройства, в него введены две группы элементов И, промежуточный регистр и элемент И, причем входы старщих разр дов сумматора с ()-го по п-й (где п - разр дность делимого ) соединены с первыми входами элементов И первой группы соответственно с первого по (п-1)-й, а вк5ход|,1 разр дов сумматора с (1-1-1)-го и по (п-f1)-й соединены с nepBbiNnf рхода- ми элементов ИСЮБЭЧА ЭЩЕЕ ИЛИ группы соответственно с первого по (п-1+1)-й и информационн 1 ми входами разр дов соответственно с первого по (п-1-ь1)-и промежуточного регистра, синхровход которого соединен с тактовым входом устройства, а вход сброса - синхро- входом регистра делимого и входом запуска устройства, выходы разр дов регистра делимого и промежуточного регистра соединены с входами соответствующих разр дов сумматора, выходы разр дов которого с первого по 1-й соединены с первыми входами соответствующих элементов И второй группы и входами элемента И, выход которого подключен к вторым входам первого элемента И первой группы и первого элемента ИСКЛЮЧА1Э1 |ЕЕ ИЛИ группы, а также к входу элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы, выходы которых вл ютс выходами дробной части результата устройства, выход каждого элемента И первой группы соединен с вторым входом последующего элемента И первой группы и вторым входом последующего эле 10101 на делитель 11 () (фиг.2) на первом такте число А принимаетс в регистр 1, регистр 2 обнул етс и выход сумматора 3 принимает значение А 10101, т.е. XI 101 и Х2 01. На втором такте код XI 101 с выхода регистра 2 складываетс с числом А, устанавлива на выходе сумматора 3 код 11010, т.е. Х1 110 и Х2 10. На третьем такте сложение кодов XI 110 и А 10101 формирует на выходе сумматора 3 код 11011, т.е. XI 110 и Х2 11. Код XI подтверждает свое значение, полученное на предыдущем такте, и дальнейшего изменени кода на выходах сумматора 3 на последующих тактах не происходит. Дл этого потребовалось Jri/lC 3 такта. На третьем такте все разр ды кода Х2 перешли в единичное значение, устанавлива вькоды элемента И 4 и элемента НЕ 5 соответственно в единичное и нулевое значени . При этом элементы И 7.1 и 7.2 второй группы переход т в нулевое значение, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1 группы инвертирует младщий разр д кода Х2, а сохранение нулевого

5 регистр делимого, элемент НЕ и груп- 0 5 0

5

0

5

0

5

пу элементов ИСЮГОЧАЮЩЕЕ ИЛИ, причем входы разр дов делимого устройства соединены с информационными входами соответствующих разр дов регистра делимого, отличающеес тем, что, с целью упрощени устройства, в него введены две группы элементов И, промежуточный регистр и элемент И, причем входы старщих разр дов сумматора с ()-го по п-й (где п - разр дность делимого ) соединены с первыми входами элементов И первой группы соответственно с первого по (п-1)-й, а вк5ход|,1 разр дов сумматора с (1-1-1)-го и по (п-f1)-й соединены с nepBbiNnf рхода- ми элементов ИСЮБЭЧА ЭЩЕЕ ИЛИ группы соответственно с первого по (п-1+1)-й и информационн 1 ми входами разр дов соответственно с первого по (п-1-ь1)-и промежуточного регистра, синхровход которого соединен с тактовым входом устройства, а вход сброса - синхро- входом регистра делимого и входом запуска устройства, выходы разр дов регистра делимого и промежуточного регистра соединены с входами соответствующих разр дов сумматора, выходы разр дов которого с первого по 1-й соединены с первыми входами соответствующих элементов И второй группы и входами элемента И, выход которого подключен к вторым входам первого элемента И первой группы и первого элемента ИСКЛЮЧА1Э1 |ЕЕ ИЛИ группы, а также к входу элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы, выходы которых вл ютс выходами дробной части результата устройства, выход каждого элемента И первой группы соединен с вторым входом последующего элемента И первой группы и вторым входом последующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ вл ютс выходами целой части результата устройства.