SU1280391A1 - Устройство дл вычислени функций - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в микропроцессорных системах. В устройстве вьшолн етс  вычисление функции двух переменных путем реализации алгоритма интерпол ции по шести узловым точкам аппаратными средствами с совмещением во времени отдельных вычислительных операций , что позвол ет повысить точность вычислений. Вычисление функции Z проводитс  по формуле Z f(x,+ ph,y. +  к)

Description

Изобретение относитс  к вычислительной технике, предназначено дл  использовани  в качестве аппаратного расширител  в микропроцессорных системах и может найти применение в приборостроении, управл ющих и информационно-измерительных системах. Цель изобретени  - повышение точности интерпол ции функций за счет увеличени  количества используемых узловых точек На фиг. 1-3 приведена функциональна  схема устройства; на фиг. 4 и 5 - пример реализации блока синхро низации; на фиг. 6-8 - временные диа граммы сигналов, формируемых блоком синхронизагщи по шинам управлени  и адреса соответственно. Устройство содержит (фиг. 1-3) первьй и второй входные регистры I и 2, первый и второй реверсивные счетчики 3 и 4, буферные регистры 58 , регистр 9 результата, мультиплексоры 10-14, первьй и второй преобразователи пр мого кода в дополнительный , выполненные на группе сумматоров 15 по модулю два и группах сумматоров 16 по модулю два и элемен тов НЕ 17 соответственно, блок 18 п м ти значений функции, второй умножитель-сумматор 19, умножитель 20, первьй умножитель-сумматор 21,блок 2 синхронизации. Блок 22 синхронизации (фиг. 4 и содержит элементы ИЛИ 23 и 24, гене ратор 25 импульсов, триггеры 26-41, элементы И 42-52, элементы ИЛИ 5358 , элемент НЕ 59. Позици ми 60-73 обозначены соответствующие св зи, посредством которых блок 22 подключен в устройстве. I Устройство работает следующим образом . При занесении аргументов X и Y во входные регистры 1 и 2 и счетчики 3 и 4 аргументы X и У раздел ютс  на группы младших разр дов Х.; и У(, которые занос тс  в регистры 1 и 2 соответственно, и группы старших разр дов Xj, и ,Y(, которые занос тс  в счетчики 3 и 4 соответственно. Вычисление функции двух переменных осу ществл етс  по интерпол ционной формуле Z f(x- + ph, у, + qk) (l-p)(l-q)f. (1-р) q.f,,-b ElEiii (,q)f. ElEiii qf. , 2 - Ч ,+,j 2 i + i,jfi . 2lpo-.)f,.,.,f,.,. i,Ji i,j-ni i4.i,J Ui/j4v i-i.J i-i,5+ начени  функции, соответствующие паам значений узловых точек элементов У. i У.м i., У, ., yjli X,-, У. . + ph, yj + qk; h- ПОСТОЯННЕЙ шаг размещени  узовых точек по оси X; k - ПОСТОЯННЕЙ шаг размещени  узовых точек по оси У; О 5 Р 1 переменна , определ юа  положение аргумента X в пределах шага квантовани ; О Ч i переменна , определ юща  положение аргумента У в пределах шага квантовани ; X i - ближайшее значение узловой точки по оси X, меньшее аргумента X; yj - ближайшее значение узловой точки по оси Y, меньшее аргумента Y. В устройстве дл  интерпол ции X:j и yj представл ют собой значени  старших разр дов аргументов Y, заносимые в счетчики 3 и 4 соответственно . Коды, считьшаемые с этих счетчиков , выступают в роли адреса блока 18 пам ти, адресное слово которого формируетс  путем конкатенации (объединени ) значений (х; и ) , считьгоаемых со счетчиков. Значени  р и q представл ют собой младшие разр ды кодов аргументов Х„ и Y, считываемые со входных регист1ров 1 и 2 соответственно . Процедура вычислени  значенийфункции двух переменных вьтрлн етс  в предлагаемом устройстве за 6 тактов. Управление процессом вычислени  осуществл ет блок 22 синхронизации. Работа блока 22 начинаетс  по сигналу Пуск. При этом предполагаетс , что все триггеры блока 22 к моменту выдачи сигнала Пуск наход тс  в нулевом состо нии, которое обеспечива- етс  по завершении цикла вычислений, а также может быть установлено специальным сигналом Сброс. Управл ющие сигналы, поступающие в устройство при активном уровне на выходе генератора 25 импульсов, объединены на шину Управление 1. Управл ющие сигналы, поступающие в устройство при пассивном уровне на выходе генератора 25 импульсов, объединены в шину Управление 2. Управл ющие сигналы на мультиплексоры 10-14 снимаютс  с выходов триггеров 39-4 и объединены в шину Ад рее. Признаком завершени  процесса вычислени   вл етс  нулевое состо ние триггера 26. В св зи с этим выходной сигнал, снимаемый с инверсного плеча этого триггера, используетс  в качестве сигнала Готов. Первьш такт вычислений начинаетс при поступлении сигнала Пуск на вход устройства. По переднему фронт сигнала Пуск производитс  занесение аргументов X и Y во входные регистры 1 и 2 и счетчики 3 и 4. Кром того, сигнал Пуск запускает блок управлени . В первом также производитс  вычисление слагаемого (1-р )х (l-q)f.j. Сомножитель (1-р ) вычис л етс  при помощи умножител -сумматора 19, сомножитель (l-q)f; / - при помощи умножител  20, а полное прои ведение (1-р)(l-q)f - при помощи умножител -сумматора 21. Сомножитель (1 -р ) вычисл етс  следующим образом. Буферный регистр 5 обнул етс . Мультиплексор 11 включаетс  на вход А. В буферный регистр 7 заноситс  код р из входного регистра 1, тот же код заноситс  и в регистр 9 чере мультиплексор 10, который включаетс  на вход А. Мультиплексор 12 вклю чаетс  на вход А. При этом умножитель-сумматор 19 формирует произведение р, а инверси  кода р поступает на группу сумматоров 16 по мод лю два, где к инверсии р прибавл етс  единица младшего разр ду что обеспечивает формирование кода 1-р Этот код поступает на вход X умножи тел -сумматора 21. Кроме того, указанный код запоминаетс  в буферном регистре 8 по сигналу, вход щему в шину Управление 2. Синхронизаци  в буферном регистре 8 динамическа , по положительному фронту синхросигт нала. Сомножитель (l-q)f,j вычисл етс  следующим образом. Значение (1-q) формируетс  путем прибавлени  к инверсии кода q единицы младшего разр да, что осуществл етс  при помощи группы сумматоров 15 по модулю два. Код 1-q подаетс  на вход сомножител  X умножител  20 через мультиплексор 13, который включаетс  на вход А. Значение f j считываетс  из блока.18 пам ти. Адресом дл  блока пам ти  вл етс  конкатенаци  старших разр дов Х и Y, аргументов Х, Y, считываемых со счетчиков 3 и 4 и поступающих на адресный вход блока 18 пам ти. Выход блока 18 пам ти соединен с входом сомножител  Y умножител  20. Таким образом, с выхода матричного умножител  20 считываетс  искомое произведение, которое поступает на вход сомножител  Y умножител -сумматора 21. Полное произведение (1-р) (l-q)fjj- формируетс  на умножителесумматоре 21, на вход сомножител  X которого подаетс  (1-р ), на вход сомножител  Y - (l-q)f-j , а на вход слагаемого К - О устройства с выхода регистра 9 результата, который обнул етс  сигналом, вход щим в шину Управление 1. Полученный результат заноситс  в регистр 9 по сигналу, вход щему в шину Управление 2. Синхронизаци  в регистре 9 динамическа , по положительному фронту. Во втором такте вычисл етс  сумма (l-p(I-q)fi,i+ (l-p)qf,. . Слагаемое (1-р)(l-q)f;j поступает на вход слагаемого К умножител -сумматора 21 с выхода регистра 9 результата. Сомножитель (1-р) сохран етс  в буфер ном регистре 8 после первого такта. Дл  передачи его на вход X умножител -сумматора 21 мультиплексор 14 переключаетс  на вход В. Сомножитель qfjj, вычисл етс  умножителем 20. При этом значение q считьшаетс  с входного регистра 2 и поступает на вход сомножител  X умножител  20. Дл  этого мультиплексор 13 переключаетс  на вход В. Значение , считьшаетс  из блока 18 пам ти, дл  чего адресное слово блока 18 пам ти во втором такте мен етс  путем увеличени  кода в счетчике 4 на единицу по сигналу, вход щему в шину Управление 1. Полученньш во втором такте результат заноситс  в регистр 9 результата по сигналу, вход щему в шину Управление 2. Кроме того, во втором такте по сигналу вход щему в шину Управление 1, в буферный регистр 5 заноситс  код р, что необхоимо дл  вычислений.в третьем такте. В третьем такте вычисл етс  сума (1-p2)(l-q)f,j + (l-p)q f../ - )f;;+,,j Первых два слагамых этой суммы поступают на вход

слагаемого К умножител -сумматора 21 с выхода регистра 9 результата

Третье слагаемое формируетс  следующим образом.

Сомножитель р()/2 вычисл етс  умножителем-сумматором 19. Дл  этой дели код р в буферных регистрах 5 и 6, занесенный в лредшествующих тактах , по сигналуS вход щему в шину Управление 1, сдвигаетс  на один разр д в сторону младших разр дов-, В освобождающийс  при сдвиге разр д заноситс  ноль через последовательньш вход L. В буферном регистре 7 сохран етс  код р, занесенный в него в первом такте. Коды буферных регистров 5, 6 и 7 подаютс  на входы k, X, Y умножител -сумматора 19. Мултиплексоры li и 12 при этом BKJro4emj на входы А, Искомое произведение через мультиплексор 14j переключаемьй на вход С, поступает па вход X умножител -сумматора 21, кроме того по сигналу, вход щему в шину Управление 2, оно заноситс  в- буферньш ре:гистр 8, Сомножитель (l-q)f 1 ;вычисл етс  в умножителе 20. Код -q как ;и в первом такте поступает с группы сумматоров 15 по модулю два через мультиплексор ГЗ на вход сомножител  X умножител  20. Мультиплексор 13 при этом включен навход А. Ордината .- ; считьшаетс  из блока 8- пам ти

1 1 1 J,

путем увеличени  кода в. счетчике 3 |на единицу и уменьшени  кода в счетчике 4 на единицу по сигналамг вход щим в шину Управление I. Полученный в третьем такте результат заноситс  в регистр результата 9 по сигналу, вход щему в шину Управление 2

В четвертом такте производ тс  следующие действи .

Во-первых, к ранее полученной сумме прибавл етс  слагаемое L,

а во-вторых, вычисл етс  значение, которое входит в п тое слагаемое интерпол ционного выражени . Перва  часть вычислений осуществл етс  следующим образом. Код р(р-М)/2 сохран етс  в буферном регистре 8 после третьего такта вычислений и подаетс  на вход X умножител -сумматора 2 через мультиплексор 14, включаемый на вход В. Код ранее полученной суммы поступает на вход К умножител сумматора 21 с выхода регистра 9 результата ,Сомножитель gf,j + , вычисл етс  умнбжителем 20, дл  чего значение q подаетс  через мультиплексор 13 на вход сомножител  X матричного умножител  20, Коммутатор-дл  этого переключаетс  на вход В. Ордината f,i+- считьшаетс  из блока 18 пам ти. Адрес блока 18 пам ти формируетс  в .четвертом такте следующим образом.

Код в счетчике 3 не измен етс , а код в счетчике 4 увеличиваетс  на единицу по сигналу, вход щему в инну Управление 1,

Результат, полученный в умножителе-сумматоре 21, записываетс  в регистр 9 результата по сигналу, вход щему в шину Управление 2. Причем динамическа  синхронизаци  в регистре 9 результата предохран ет полу ченный в матричном умножителе 21 код от искажений, обусловленных действием других сигналов, вход щих в шину Управление 2,

Формирование кода р-1 производитс  следующим образом. На вход слагаемого К умножител -сумматора 19 подаетс  код -1 через мультиплексор 11, дл  чего он переключаетс  на вход В, а на вход сомножител  J умножител  сумматора 19 подаетс  код 1 через мультиплексор 12, который переключаетс  на вход Во На вход сомножител  X умножител -сумматора 19 подаетс  . код р, записанный в буферном регист5 ре 7. Таким образом, на выходе умножител -сумматора 19 формируетс  искомьш код р-1. Этот код через мультиплексор 10, которьш переключаетс  на вход В, записываетс  в буферный ре гистр 6 по сигналу, вход щему в шину Управление 2. Кроме того, по сигналам , вход щим в щину Управление 2, сдвигаетс  код в буферном регистре 7 и уменьшаетс  на единицу код в счет чике 3, что необходимо дл  вычисчений в п том такте.

В п том такте к ранее полученной сумме прибавл етс  слагаемое

0 EiE-1 (i-q)f.,j. Сомножитель р(р-1)/

/2 формируетс  умножителем-сумматором 19, Дл  этой цели код р-1, записанный в буферном регистре 6, пода етс  через мувгньтиплексор 12, который переключаетс  на вход Ар на вход сомножител  Y умножител -сумматора 19, на вход сомножител  X которого поступает код р/25 записанный в буферном регистре 7. Вуферньй регистр 5 обнул етс  по сигналу, вход щему в шину Управление 1, и на вход слагаемого К умножител -сумматора 19 поступает О устройства через мультиплексор 11, которьй переключаетс  на вход А. Результат через мульти|Плексор 14, который переключаетс  |На вход С, поступает на вход сомножи тел  X умножител -сумматора 21. Кроме того, сомножитель р(р-1)/2 записываетс  в буферньш регистр 8 по си1 налу, вход щему в шину Управление 2 На вход слагаемого К умножител -сумматора 21 поступает с регистра 9 результата ранее полученна  сумма, а на вход сомножител  Y - сомножитель (l-q). Этот сомножитель формируетс  умножителем 20. На вход сомножител  X умножител  20 поступает через мультиплексор 13, включенньй на вход А, значение 1-q, формируемое группой сумматоров 15 по модулю два, а на вход сомножител  Y - ордината из блока 18 пам ти. Адрес ординаты f.,j вычисл етс  путем вычитани  единиц из кодов счетчиков 3 и. 4 по сигналам, вход щим в шину Управление 1. Отметим, что во втором полупериоде четвертого такта было также осуществлено вычитание единицы из кода счетчика 3. Эти действи  обеспечивают переход от ординаты f: . -.t , использовавшейс  в четверто r+i,J-H такте, к ординате i используемой в п том такте. Результат п того 9 резул такта записываетс  в регистр тата по сигналу, вход щему в шину равленйе 2. В шестом такте к ранее полученной сумме прибавл етс  слагаемое Е-2-2. qf; . Кор, сомножител  р(р-1)/2 сохран етс  в буферном регистре 8 после п того такта и подает с  на вход сомножител  X умножител сумматора 21 через мультиплексор 14, который переключаетс  на вход В. На вход слагаемого К умножител -сумматора 21 поступает ранее .полученна  сумма с выхода регистра 9 результата Сомножитель qf,.|,j4.,Формируетс  умножи телем 20 и поступает на вход сомножител  Y умножител -сумматора 21, в котором и формируетс  искомьй резуль тат. Сомножитель q поступает на вход сомножител  X умножител  20 с пр мого выхода входного регистра 2 через

Claims (2)

1. мультиплексор 13, которьй переключаетс  на вход В, а ордината ;,|Считываетс  из блока 18 пам ти и поступает на вход Y умножител  20. Дл  формировани  адреса искомой ординаты код в счетчике 4 увеличиваетс  на единицу по сигналу, вход щему в шину Управление 1. Результат шестого такта записываетс  в регистр 9 результата по сигналу, вход щему в пшну Управление
2. 2. Результат шестого такта  вл етс  искомым результатом вычислени  функции двух переменных. Он поступает на выход устройства в целой и сопровождаетс  признаком Готов , вырабатываемым в блоке 22. Формула изобретени  Устройство дл  вычислени  функций, содержащее два реверсивных счетчика, блок пам ти значений функции, два входных регистра, два мультиплексора, два преобразовател  пр мого кода в дополнительньй, три буферных регистра и регистр результата, первьй умножитель-сумматор и блок синхронизации, информационные входы первого и второго реверсивных счетчиков  вл ютс  входами старших разр дов первого и второго аргументов устройства соответственно , информационные входы первого и второго входных регистров  вл ютс  входами младших разр дов первого и второго аргументов устройства соответственно, выходы первого и второго реверсивных счетчиков подключены к первому и второму адресным входам блока пам ти значений функции, выход первого мультиплексора подключен к входу первого сомножител  умножител -сумматора , выход которого подключен к информационному входу регистра результата, выход которого .  вл етс  выходом результата устройства и соединен с входом слагаемого умножител  сумматора, первьй информациньй вход первого мультиплексора подключен к выходу первого буферного регистра , с первого по одиннадцатьй выходы блока синхронизации подключены к первому и второму управл ющим входам первого мультиплексора, к управл ющему входу второго мультиплексора , к входам синхронизации регистра результата, первого, второго и третьего буферных регистров и к вхоу сброса регистра результата, к вхоам задани  режима суммировани  пер912 вого и второго реверсивных счетчиков и к входу задани  режима вычитани  второго реверсивного счетчика, входы синхронизации первого и второго вход ных регистров и первого и второго ре версивных счетчиков объединены, о тличающее с  тем, что, с целью повьшени  точности интерпол ции функций за счет увеличени  количества используемых узловых точек, в него введены четвертьм буферный регистр , второй умножитель-сумматор, умножитель и с третьего по п тьш мультиплексоры, выход первого входного регистра подключен к информациокным входам второго и четвертого бу ферных регистров и к первому информационному входу второго мультиплексора , выход которого подключен к информационному входу третьего буферкого регистра, выход которого подключен к первому информационному вхо ду четвертого мультиплексора, второй информационный вход и выход которого подключены к входу первой константы устройства и к входу первого сомножи тел  второго, умножител -сумматора соответственно, выход которого подключен к вторым информационным входа |первого и второго мультиплексоров и (Через второй преобразоварель пр мого кода в дополнительный к третьему информационному входу первого мультиплексора , выход которого подключен к информационному входу первого буферного регистра, выход второго буферного регистра подключен к первому информационному входу третьего мультиплексора , второй информационный вход и выход которого соединены с входом второй константы устройства и входом слагаемого второго умножител  сумматора соответственно, вход второго сомножител  которого соединен с выходом четвертого буферного регист1 ра, выход второго входного регистра соединен с первым информационным входом п того мультиплексора и через первый преобразователь пр мого кода в дополнительный с вторым информационным входом п того мультиплексора выход которого подключен к входу первого сомножител  умножител , вход второго сомножител  которого и выход соединены с выходом блока пам ти значений функции и с входом второго сомножител  первого умножител -сумматора соответственно, вход пус:ка блока синхронизации  вл етс  входом пуска устройства и соединен с входом синхронизации первого входного регистра , первьй выход блока синхронизации подключен к управл ющему входу п того мультиплексора, третий выход блока синхронизации подключен к управл ющим входам третьего и четвертого мультиплексоров, восьмой выход блока синхронизации подключен к входу синхронизации четвертого буферного регистра, дев тьш выход блока синхронизации подключен к входам разрешени  записи информации второго и третьего буферных регистров, с двенадцатого по четырнадцатьш выходы блока синхронизации подключены к входу разрешени  записи информации четвертого буферного регистра,, к входу сброса второго буферного регистра и к входу задани  режима вычитани  первого реверсивного счетчика, причем с второго по четвертьм буферные регистры выполнены в виде регистров сдвига, последовательные информационные входы которых соединены с входом логического нул  устройства , вход сброса и п тнадцатый вы-ход блока синхрО1 изации  вл ютс  входом сброса и вы ходом признака окончани  вы числений устройства.

   W

   I2I Ш (4)

   S3

   66

   S

   М- 12L

   (81

   (9)

   ja

   ffo

   (Ш

   (Ш

   Фа г. 5

   71 ГП m ГП m m

   6B 67

   68 69 70

   7/ 7Z 7J

   60

   i

   If

   S9

   6f

   W

   65

   33

   /-

   7/

   /J

   7ff

   ynpaS/ie/ ue f

   dpec

   y/7flaS e//c/e 2

   HI

   n m m m m m

   m m

   63 Btf 65 ТП ГТ1 rn rn ГТ1

   62.

   фиг. 8

   97.7 m m