SU1132282A1 - Устройство дл сопр жени процессора с устройством ввода-вывода - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ВВОДА-ВЫВОДА , содержащее формирователь сигнала прерывани , регистр.входных данных, регистр выходных данных, регистр режимов , причем входы регистра режимов и регистра выходных данных соединены с выходной информационной шиной процессора , выход формировател  сигнала прерывани  соединен с входной шиной прерывани  процессора, информационный вход регистра входных данных соединен с выходной информационной шиной внешнего устройства, а его выход - с входной информационной шиной процессора , разр дный выход регистра выходных данных и первый разр дньй выход регистра режимов соединены соответстве но , с информационной и управл ющей входными шинами внешнего устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет организации обмена по инициативе внешнего устройства и повьш1ени  достоверности, в устройство введены ре,гистр признаков операций, регистр хранени  адресов, узел фиксации режима вьщача-прием, узел контрол  и узел анализа управл ющих сигналов , причем информационные входы регистра признаков операций и регистра хранени  адресов соединены с выходной информационной шиной процессо-. ра, управл ющий вход регистра хранени  адресов соединен с первым разр дным выходом регистра признаков операций , второй разр дный выход которого , и разр дный выход регистра хранени  адресов соединены соответственно с входной управл ющей и дополнительной информационной шинами процессора, входы режима, синхронизации и первый и второй управл ющие входы узла фик сации режима выдача-прием соединены i соответственно с вторым разр дным выходом регистра режима, выходной О) шиной синхронизации процессо1)а, управл ющим выходом регистра выходных данных и выходной упраьл. ющей шиной внешнего устройства, управл кнций вы . ход,узла фиксации режима ввдача-при- ем соединен с входной управл ющей шиной внешнего устройства и первым входом узла контрол , второй и третий входы которого соединены соответственно с выходной управл ющей шиной внешнего устройства и выходной шиной синхронизации процессора, стробирующий выход узла фиксации режима вьщача-прием соединен с .управл ющим входом регистра входных данных, синхровход формировател  сигнала прерывани  соединен с выходной шиной синхронизации процессора, при этом узел анализа управл ющих сигналов содержит двенадцать .триггеров , два элемента И и элемент ИЛИ, причем выходна  управл юща  шина внешнего устройства соединена с первьы , вторым и третьим установочными

Description

входами первого, первыми установочными входами второго, третьего,.четвертого , п того, шестого,, седьмого, восьмого и дев того триггеров, выходна  шина синхронизации процессора соединена с синхровходами третьего, п того, седьмого, дес того триггеров , вторым установочным входом восьмого триггера и первым входом первого элемента И, третий разр дный выход регистра режимов соединен с вторым и третьим установочными входами второго и четвертого Триггеров, вторым установочным входом шестого триггера, первым и вторым установочными входами двенадцатого триггера, вторым входом первого и первым входом второго элементов И, первым входом элемента ИЛИ и первыми установочными входами дес того и одиннадцатого триггеров, сигнальный выход узла фиксации режима вьщача-прием и выход узла контрол  соединены соответственно с вторым входом элемента ИЛИ и третьим установочным входом двенадцатого триггера, первые выходы первого и одиннадцатого триггеров соединены с вторым и третьим установочными входами дес того триггера, второй выход первого триггера соединен с вторым установочным входом одиннадцатого триггера, третий установочный вход которого и третий вход элемента ИЛИ соединены с выходом дес того тригге раувыход второго триггера соединен с вторым и третьим установочными вхо дами третьего триггера, выход которо го соединен с четвертым входом эле- мента ИЛИ, выходы четвертого и шесто го триггеров соединены с вторыми и третьими установочными входами соответственно п того и седьмого триггеров , выходы которьк соединены с п тым и шестым входами элемента ИЛИ, выход двенадцатого триггера соединен с седьмым входом элемента ШЩ, выход восьмого триггера соединен с вторым , и третьим установочными входами дев  того триггера, выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с третьим установочным входом восьмого триггера, первый выход первого триггера, выходы третьего, п того , седьмого, дев того, дес того и двенадцатого триггеров и выход эле мента ИЛИ соединены с входной информационной шиной процессора, выход 1 82 второго элемента и соединен с входной шиной Запрос процессора, выход элемента ИЛИ соединен с информационным входом формировател  сигнала прерывани , причем узел фиксации режима выдача-прием содержит п ть триггеров, четьфе элемента И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И соединены с входом синхронизации узла, второй вход третьего элемента И, первые входы четвертого элемента И и первого триггера соединены с входом режима узла, первый управл ющий вход узла соединен с первым входом второго триггера, выход которого соединен с вторым входом четвертого элемента И и первым входом третьего триггера, выход которого  вл етс  управл ющим выходом узла, второй упра1ш ющий вход узла соединен с первым и вторым входами четвертого триггера, вторым входом первого эле- . мента И, первым входом п того триггера , вторым входом второго триггера, третьим входом четвертого элемента И и вторым и третьим входами третьего триггера, выход четвертого триггера соединен с третьим входом первого элемента И и вторым входом второго элемента И, выходы которых соединены с вторым и третьим входами п того триггера, выход которого соединен с третьим входом третьего элемента И, четвертый вход которого соединен с выходом элемента ИЛИ, а выход - с третьим входом четвертого триггера, вторым входом первого триггера, первым входом элемента ИЛИ и  вл етс  стробирующим выходом узла, третий вход первого триггера соединен с выходом четвертого элемента И, а выход - с вторым входом элемента ИЛИ, четвертым входом третьего триггера и  вл етс  сигнальным выходом узла, при этом узел контрол  содержит триггер , три элемента И, элемент ШШ, элемент НЕ и элемент задержки, причем первый и второй входы элемента ИЛИ  вл ютс  первым и вторым входами узла, а выход соединен, с первым и вторым входами триггера, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, а выход  вл етс  выходом узла, третий вход узла соединен с первом входом второго элемента И, через элемент НЕ - с первым входом третьего элемента И, а через элемент за-

держки - с вторыми входами второго и третьего элементов И, выход третьего элемента И соединен с третьим входом триггера.

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  процессора с устройствами ввода-вывода, в том числе с устройствами, работающими в качестве пультов управлени  вычислительной системой. Известно устройство дл  подключени  устройств ввода-вывода (в том числе и пультов- оператора) к процессору через универсальный канал ввода-вывода, содержащий управл ющие и информационные шины процессора и абонента., регистр команд, буферные регистры, схему управлени  буфером, блок управлени  каналом m. Недостатками такого устройства  в л ютс  большой объем оборудовани  канала и сложность,алгоритмов взаимо действи  с абонентом, обусловленные универсальностью канала, а также тем, что он рассчитан на подключение большого числа абонентов. Кроме того функциональные возможности канала ог раничены лишь вводом и выводом инфор мации. Дл  абонентов, подключаемых к такому каналу, характерно наличие из быточного оборудовани . Наиболее близким к предлагаемому по технической сущности  вл етс  уст ройство св зи, имеющее узел формировани  прерывани , регистр входных . данных, регистр выходных данных, регистр режимов, выходную управл ющую шину абонента, входную управл ющую шину абонента, выходную информахщонкую шину абонента, входную информаци онную шину абонента, шину Прерывание , выходную управл ющую шину процессора входную информационную шину процессора, выходную информационную шину процессора, котора  соединена с входом регистра режимов и входом регистра выходных данных, первый выход которого соединен с входной информационной шиной абонента, первый выход регистра режимов соединен с входной управл ющей шиной абонента. первый вход и выход регистра входных данных соединены соответственно с выходной информационной шиной абонента и входной информационной шиной процессора , а выходна  управл юща  шина процессора соединена с первым входом узла формировани  прерывани , выход которого соединен с шиной Прерывание {2j . Недостатком известного устройства  вл етс  невозможность вьщачи в процессор прерывани  по инициативе абонента . Прерывание вырабатываетс  только при наличии команды обмена дл  инициализации программы, обеспечивающей считывание и запись информации с абонента. Это не позвол ет использовать известное устройство дл  подкйючени  к ЭВМ активных абонентов, таких как пульты управлени  системой (пишуща  машинка, дисплей). Известное устройство св зи выполн ет только операции ввода-вывода и не обеспечивает выполнение других операций (управление режимами работы процессора , управление программами .д.), что невозможно в св зис отсутствием: в аппаратуре известного устройства : информационного и управл ющего регистров дополнительных операций и шин выдачи их содержимого в процессор. Это также ограничивает возможности использовани  известного блока. Отсутствие контрол  отработки абонентом команд устройства св зи снижает контролепригодность известного устройст- , ва. Цель изобретени  - расширение функциональных возможностей за счет организации обмена по инициативе внешнего устройства и довьш1ени  достоверности , что обеспечит возможность подключени  к процессору пульта управлени  системой. Поставленна  цель достигаетс  тем, что в устройство, содержащее формирователь сигнала прерывани , регистр входных данных, регистр выходных н-

ных, регистр режимов, причем входы регистра режимов и регистра выходных данных соединены с выходной информационной шиной процессора, выход формировател  сигнала прерывани  соединен с входной шиной прерьгоани  процессора , информационный вход регистра входных данных соединен с выходной информационной шиной внешнего устройства , а.его выход - с входной информационной шиной процессора, разр д- ньй выход регистра выходных данных и первьй разр дный выход регистра режимов соединены соответственно синформационной и управл ющей входными шинами внешнего устройства, введены регистр признаков операций, регистр хранени  адресов, узел фиксации режима вьщача-прием, узел контрол  и узел анализа управл ющих сигналов, причем информационные входы регистра признаков операций и регистра хранени  адресов соединены с выходной ийформационной шиной процессора, управл ющий вход регистра хранени  адресов соедине с первым разр дным выходом регистра признаков операций, второй

разр дный выход которого и разр дный вькод регистра хранени  адресов соединены соответственно с входной управл ющей и дополнительной информационной шинами процессора, входы режима , синхронизации и первьй и второй управл ющие входы узла фиксации режима выдача-прием соединены соответственно с вторым разр дным выходом регистра режима,выходной шиной синхронизации процессора, управл ющим выходом регистра выходных данных и. выходной управл ющей шиной внешнего устройства, управл ющий выход узла фиксации режима вьщача-прием соединен с входной управл ющей шиной внешнего устройства и первым входом узла контрол , второй и третий входы которого соединены соответственно с выходной управл ющей шиной внешнего устройства и выходной шиной синхронизации процессора , стробирующий выход, узла фиксации режима вьщача-прием соединен с управл к цим входом регистра входных данных, синхровход формировател  сигнала прерывани  соединен с выходной шиной синхронизации процессора, при этом узел анализа управл ющих сигналов содержит двенадцать триггеров, два элемента И и элемент ИЛИ, причем выходна  управл юща  шина внешнего устройства соединена с первым, вторьи

третьим установочньми входами первого , первыми установочными входами второго, третьего, четвертого, п того, естого,седьмого, восьмого и дев того

триггеров, выходна  шина синхронизации процессора соединена с синхровхоами третьего, п того, седьмого, ес того триггеров, вторым установочным входом восьмого триггера и первым

входом первого элемента И, третий разр дньй выход регистра режимов соеинен с вторым и третьим установочными входами второго и четвертого триггеров , вторым установочным входом

шестого триггера, первым и вторым установочными входами двенадцатого триггера, вторым входом первого и первым входом второго элементов И, первым входом элемента ИЛИ и первыми

установочными входами дес того и одиннадцатого триггеров, сигнальньй выход узла фиксации режима вьщачаприем и выход узла контрол  соединены соответственно с вторым входом

элемента ИЛИ и третьим установочным входом двенадцатого триггера, первые выходы первого.и одиннадцатого триггеров соединены с вторым и третьим установочными входами дес того триггера , второй выход первого триггера соединен с вторым установочным входом одиннадцатого триггера, третий установочный вход которого и третий вход элемента ИЛИ соединены с выходом дес того триггера, выход второго триггера соединен с вторым и третьим ус- тановочными входами третьего триггера , выход которого соединен с четвертым ВХОД9М элемента ИЛИ, выходы четвертого и шестого триггеров соединены с вторыми и третьими установочными входами соответственно п того и седьмого триггеров, выходы которых соединены с п ть1М и шестым входами

элемента ИЛИ, выход двенадцатого триггера соединен с седьмым входом элемента ИЛИ, выход восьмого триггера соединен с вторым и третьим установочными входами дев того триггера,

выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с третьим установочным входом восьмого триггера, первьй выход первого триггера, выходы третьего, п того, седьмого, дев того,

дес того,и двенадцатого триггеров и выход элемента ИЛИ соединены с входной информационной шиной процессора, выход второго элемента И соединен

с входной шиной Запрос процессора, выход элемента ИЛИ соединен с информационным входом формировател  сигнала прерьшани , причем узел фиксации режимавыдача-прием содержит п ть триггеров, четыре элемента И и элемент ИЛИ, причем первые входы первого второго и третьего элементов И соединены с входом синхронизации узла второй вход третьего элемента И, первые входы .четвертого элемента И и первого триггера соединены -с входом режима узла, первый управл ющий вход узла соединен с первым входом второго триггера, выход которого соединен с вторым входом четвертого элемента И и первым входом третьего триггера, выход которого  вл етс  управл ющим выходом узла,второй управл ющий вход узла соединен с первым и вторым входами, четвертого триггера, вторым входом первого элемента И, первым входом п того триггера, вторым входом второго триггера, третьим входом четвертого элемента И и вторым и третьим входами третьего триггера, выход четвертого триггера соединен с третьим входом первого элемента И и вторым входом второго элемента И, выходы которых соединены с вторым и третьим входами п того триггера, выход которого соединен с третьим входом третьего элемента И, четвертый вход которого соединен с выходом элемента ИЛИ, а выход - с третьим входом четвертого триггера, вторым входом первого триггера, первым входом элемента ИЛИ и  вл етс  стробирующим выходом узла, третий вход первого триггера соединен с выходом четвертого элемента И, а выход - с вторым входом элемента ИЛИ, четвертым входом третьего триггера и  вл етс  .сигнальным выходом узла, при этом узел контрол  содержит триггер, три

элемента И, элемент ИЛИ, элемент НЕ 1

и элемент задержки, прИчем первый и второй входы элемента ИЛИ  вл ютс  первым и вторым входами узла, а выход соединен с первым и вторым входами триггера, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, а выход  вл етс  выходом узла, третий вход узла соединен с первым входом второго элемента И, через элемент НЕ - с первым входом третьего элемента И, а через

элемент задержки - с вторыми входами второго и третьего элементов И, выход третьего элемента И соединен с третьим входом триггера.

На фиг.1 изображена блок-схема устройства дл  сопр жени  процессора с устройством ввода-вьгоода; на фиг.2 - функциональна  схема узла фиксации режима выдача-прием; на фиг.З - функциональна  схема узла анализа управл ющих сигналов; на фиг.4 - функциональна  схема узла контрол i на фиг.5 - функциональна  схема формировател  сигнала прерывани .

Устройство дл  сопр жени  процессора с устройством ввода-вывода (фиг.1) содержит выходную информационную шину 1 процессора, входную информационную шину 2 процессора, выходную шину 3 синхронизации процессора , входную управл ющую шину 4 процессора , входную шину 5 прерывани  процессора, дополнительную информационную шину 6 процессора, входную шину 7 Запрос процессора, регистр 8 режимов, регистр 9 выходных данных регистр 10 признаков операций, регистр 11 хранени  адресов, регистр 12 входных данных, узел 13 анализа управл ющих сигналов, формирователь 14 сигнала- прерывани , узел 15 фиксации режима вьщача-прием, узел 16 контрол , входную управл ющую шину 17 внешнего устройства, выходную управл ющую шину 18 внешнего устройства , входную информационную шину 19 внешнего устройства и выходную информационную шину 20 внешнего устройства .

На фиг.1 обозначены второй разрешающий выход 21 регистра 8 режимов ивход режима узла 15 фиксации режима вьщача-прием, третий разр дный выход 22 регистра 8 режимов, управл ющий выход 23 регистра 9 выходных данных и первый управл ющий вход узла 15 фиксации режима вьщача-прием стробирующий выход 24 узла 15 фиксации режима вьщача-прием, сигнальный выход 25 узла 15 фиксащти режима выдача-прием , выход 26 узла контрол , информационный вход 27 формировател  14 сигнала прерывани , первый разрешающий выход 28 регистра 10 признако операций и управл ющий вход регистра 11 хранени  адресов. Узел фиксации режима вьщача-прием (фиг.2) содержит четвертый триггер 29, первый элемент И 30, второй элемент И 31, п тьй триггер 32, третий элемент И 33, элемент ИЛИ 34, четвер тый эл.емент И 35, первый триггер 36, второй триггер 37, третий триггер 38 Узел анализа управл ющих сигналов (фиг.З) содержит первьй триггер 39, второй триггер 40, третий триггер 41 четвертьй триггер 42, п тый триггер 43, шестой триггер 44, седьмой триггер 45, восьмой триггер 46, дев тый триггер 47, второй элемент И 48, первый элемент И 49, одиннадцатый триггер 50, дес тьш триггер 51, элемент ИЛИ 52, двенадцатьй триггер 53. Узел контрол  (фиг.4) содержит элемент НЕ 54, элемент 55 задержки, второй элемент И 56, третий элемент И 57, элемент ИЛИ 58, первьй элемент И 59, триггер 60. Формирователь сигнала прерывани  (фиг.5) содержит элемент НЕ 61, элемент И 62,триггер 63. Выходна  информационна  шина 1 процессора предназначена дл  выдачи управл ющей информации в регистр режимов и регистр признаков операций, а также дл  1вьцз;ачи байта данных в регистр выходных данных и в регистр крайени  адресов. Занесение информации с выходной информационной шины процессора производитс  микропрограммно , . Входна  информационна  шина 2 про цессора служит дл . передачи байта ин формации от внешнего устройства (пульта управлени  системой) продёссору . Выходна  шина 3 синхронизации про цессора предназначена дл.  выдачи управл ющих сигналов в узел анализа управл ющих сигналов, узел контрол , узел организации.обмена и формирова:тель сигнала прерыва1щ . ( Входна  управл юща  шина 4 процес сора служит дл  передачи процессору сигналов управлени  дополнительными операци ми. Входна  шина 5 прерывани  процессора служит дл  выдачи в процессор запросов на микропрограммное прерывание . Запрос инициирует микропрог . paMNJHoe выполнение передачи данных в режимах Считать и Записать, Дополнительна  информационна  шина 6 процессора служит дл  передачи 828 в процессор адресов оперативной пам ти и устройств загрузки при выполнении допблнительных операций. Входна  шина 7 - Запрос процессора предназначена дл  вьщачи в блок микропрограммных прерываний процессеР« сигнала, по которому инициируетс  микропрограммное вьтолнение дополнительных операций (операций управлени  системой) и операций изменени  и отображени  состо ний процессора. Регистр 8 режимов  вл етс  однобайтным и служит дл  задани  режимов работы устройства дл  сопр жени . Регистр 9 выходных данных также  вл етс  однобайтным и используетс  дл  передачи информации внешнему устройству (пульту управлени ). Регистр 10 признаков операций двухбайтньй, он предназначен дл  хранени  признаков вьтолн емых дополнительных операций. Регистр 11 хранени  адресов  вл етс  четырехбайтным, предназначен дл  хранени  адресов (пам ти или устройства загрузки), необходимых дл  вьшолнени  некоторых операций управлени  вычислительной системой (срав-t нение адресов, первоначальна  загрузка и т.д.). Регистр 12 входных данных представл ет собой однобайтный регистр, использующийс  дл  ввода информации из внешнего устройства в процессор. Информаци  в регистры 9-12 заноситс  микропрограммно. Узел 13 анализа управл ющих сигналов св зан с управл ющими клавишными переключател ми и индикаторами внешнего устройства. Триггеры узла анализа управл ющих сигналов имеют собственные установочные и сбросовые линии . Кроме того, в узле 13 анализа управл ющих сигналов формируетс  сигнал Запрос. Формирователь 14 сигнала прерывани  вырабатывает запрос устройства дл  сопр жени  на микропрограммное прерывание. Узел 15 фиксации режима выдачаприем предназначен дл  организации ввода байта информации внешнего устройства в регистр 2 входных данных и дл  организации вывода передаваемого байта информации из регистра 9 выходных данных внешнему устройству. Узел 16 контрол  предназначен дл  контрол  интерфейса на линии внешнее устройство - устройство дл  сопр же9113 ни . Признак сбо  устанавливаетс  при отсутствии в течение 260 мкс ответа внешнего устройства на сигнал, Сопровождающий байт передаваемой информацич . Устройство .дл  сопр жени  процессора с устройством ввода-вьшода работает в трех режимах: ввод информации; вывод информации; изменение и отображение состо ний процессора. В режиме изменени  и отображени  вьшолн ютс , кроме того, дополнитель .ные функции управлени  сист-емой. Дп  реализации указанных режимов устройство св зи обеспечивает работу аппара туру в режимах Считать, Записать, Сервис. Работа устройства дл  сопр жени  в режиме Записать осуществл етс  следующим образом. При дешифрации в инструкции вводавывода кода команды Записать в регистр 8 режимов (фиг.1) по выходной информационной шине 1 процессора микропрограммно заноситс  признак команды Записать, поступающий на вход 2 режима в узел 15 фиксации режима выдача-прием . В узле 15 фиг.2) при налйч1Ш этого сигнала,нулевом состо нии триггера 37 и отсутствии сигнала на выходной управл ющей шине 18 внешнего устройства, по вл етс  высокий потенциал на выходе элемента И 35 и устанавливает триггер 36, высокий потенциал которого  вл етс  сигнальным выходом узла и по линии 25 поСтупает в узел 13 анализа управл ющих сигналов (фиг.З), устанавлива  высокий потенциал на выходе элёмен- . та ИЛИ 52. Этот сигнал поступает на информационный вход 27 формировател  f 4 сигнала прерывани  (фиг.5), где при; отсутствии признак работы в режиме Сервис (низкий потенциал на входе .элемента НЕ 61) и при наличии .. сиЙхросигнала , поступающего по выходндйшине 3 синхронизациипроцессора, формирует высокий потенциал на выходе элемента И 62, который устанавливает триггер 63. Сформированный запрос за микропрограммное прерывание поступает в блок микропрограммных прерываний процессора по входной шине 5 прерывани  процессора. Дальнейшее выполнение режима Записать осуществл етс  под . управлением микропрограммы., вызванной запросом на прерывание, в процессе выполнени  которой код вводимого знака с выходной информационной шины t : 2 10 процессора заноситс  в регистр 9 выходных данных. Запрос на микропрограммное прерывание снимаетс  микропрограммно , дл  чего в регистре режимов устанавливаетс  соответствующий признак, который сбрасывает триггер 36 узла 15. При этом возника-ет низкий потенциал на выходе элемента ИЛИ 52 узла 13 анализа управл ющих сигналов (фиг.З), который поступает в формирователь 14 сигнала . прерывани  (фиг.5) и сбрасывает триггер 63 запроса на микропрограммное прерывание. При занесении данньк в регистр 9 выходных данных в узле 15 фиксации режима вьщача-прием устанавливаетс  триггер 37, по единичному состо нию которого и нулевому состо нию триггера 36 устанавливаетс  триггер 38. Из регистра 9 выходных данньк код выводимого символа передаетс  во внешнее устройство по входной информационной шине 19. По сигналу Цикл, формируемому .с помощью триггера 38 и вьщаваемому на входную управл ющую шину 17 внешнего устройства, внешнее устройство принимает данные с входной информационной шины 19. В ответ на сигнал Цикл .внешнее устройство по управл ющей Ш1ше 18 вьвдает сигнал Обратна  св зь, который сбрасывает . триггеры 37 и 38 в узле 15. После сн ти  сигнала Цикл внешнее устрой-, ство снимает сигнал Обратна  св зь, что приводит к выработке триггером 36 запроса на новое микропрограммное прерывание, в процессе обработки которого выводитс  на печать (или отображаетс  на экране диспле ) следующий символ. Так происходит до тех пор, пока вс  информаци  не будет передана . Работа устройства в ре шме- Считать осуществл етс  следующим образом . V Микропрограммно устанавливаетс  признак режима Считать в регистре 8 режимов. Регистр режимов выдает на входную управл ющую шину 17 внешнего устройства сигнал,, который разрешает работу внешнего устройства в режиме Считать. Внешнее устройство выдает на входную информационную шину 20 байт информации, после чего на выходнз- ю управл ющую шину 18 выдает сигнал Строб, который поступает в узел 15 (фиг.2). По сигналу Строб при наличии синхросигнала на выходной шине 3 синхронизации про.цессора и низком потенциале триггера 29 устанавливаетс  триггер 32. При поступ лении следующего синхроимпульса по шине 3, высоком потенциале триггера 32, наличии высокого уровн  на входе 21 на выходе элемента И 33 вырабатываетс  сигнал приема, по которому информаци  с выходной информационной шины 20 внешнего устройства записыва етс  в регистр 12 входных данных. Кроме того, по сигналу приема устанавливаетс  триггер 36, что вызывает вьфаботку запроса на микропрограммно прерывание аналогично режиму Записать . При наличии сигнала Строб по сигналу приема устанавливаетс  триггер 29, по высокому потенциалу к торого при наличии синхроимпульса на шине 3 сбрасываетс  триггер 32. Микропрограмма, вызванна  запросом , производит запись символа, введенного в регистр 12 входных данных, в заданную область оперативной пам ти процессора. Дл  отображени  вводимого символа (на пишущей машинке или экране диспле ) содержимое регистра 12 входных данных через рабочую область процессора переписываетс  в регистр 9 выходных данных. Алгоритм вывода симво ла в этом случае аналогичен алгоритму вывода символа в режиме Записать с той разницей, что в этом случае в ответ на сигнал Цикл внешним устройством снимаетс  сигнал Строб и вьщаетс  сигнал Об ратна  св зь. Ввод и отображение :каждого следующего символа осуществл  етс  по описанному механизму, причем запрос на новое микропрограммное пре рывание вырабатываетс  по сигналу Строб. Режим Сервис устанавливаетс  по инициативе оператора и вьшолн етс , если процессор находитс  в режиме ручного управлени . Режим Сервис позвол ет изменить или отобразить состо ние процессора (пам ть, регист ры PSW и т.д.), и выполнить дополнительные операции по управлению систе мой (первоначальна  загрузка программ , покомандньй режим работы, останов по сравнению адресов и т.д.). Работа устройства дл  сопр жени  в режиме Сервис осуществл етс  сле дующим образом. .1 212 При нажатии клавиши Сервис на пульте управлени  системой по выходной управл ющей шине 18 внешнего устройства поступает сигнал, который в узле 13 анализа управл ющих сигналов (фиг.13) устанавливает триггер 46 при наличии высокого потенциала режима Ручна  работа на выходной шине 3 синхронизации процессора. При отжатии клавиши Сервис устанавливаетс  триггер47 и при отсутствии в устройстве дл  сопр жени  режимов Считать и Записать (разрешающий потенциал на первом входе элемента И 48, поступающий по линии 22 из регистра 8 режимов) на выходе элемента И 48 по вл етс  сигнал Запрос, поступающий по входной шине 7 Запрос процессора в блок микропрограммных прерываний процессора. По сигналу Запрос в блоке микропрограммных прерываний процессора формируетс  адрес входа в микропрограмму , под управлением которой осуществл етс  работа устройства св зи .в режиме Сервис. Кроме того, в блоке микропрограммных прерываний устанавливаетс  признак работы уст-, ройства дл  сопр жени  в режиме Сервис , кс торьй сбрасызаетс  микропрограммно только после завершени  операции, выполн емой в данном режиме после нажати  на пульте клавиши Окончить. Триггер 46 сбрасываетс  высоким потенциалом, сформированным элементом И 49 при наличии разрешающего сигнала на линии 22 из регистра 8 режимов , установленного микропрограммно , и наличии потенциала режима Сервис на выходной шине 3 синхронизации процессора. По сбросу триггера 46 сбрасываетс  триггер 47 и снимаетс  сигнал Запрос. Следующий запрос на микропрограммное прерывание может вырабатыватьс  при следующем нажатии клавиши Сервис после завершени  выполнени  одной операции как после, так и до нажати  клавиши Окончить (т.е. до сн ти  признака режима Сервис в блоке микропрограммньгх прерываний процессора). , Работу в режиме Сервис осуществл етс  тод управлением микропро раммы . Дл  ;зьтолнени  опредигелной операции (например, отображени  оперативной пам ти процессора), оператор 1311 с клавиатуры вводит буквенно-цифровую мнемонику операции, котора  обрабаты ваетс  устройством дл  сопр жени  в режиме Считать описанным образом, с той разницей, что в этом случае при микропрограммной установке режим Считать формирователем 14 сигнала прерываний не вырабатываетс  сигнал запроса на микропрограммное прерывание в процессор. Блокировка осуществл етс  сигналом режима Сервис, по ступающим по выходной шине -3 синхронизации процессора на вход элемента НЕ 61 (фиг.5). Вывод отображаемой информации (например, содержимого оперативной пам ти) происходит в режиме Записать, устанавливаемом мик ропрограммно и вьшолн емом описанным образом с той разницей что запрос н микропрограммное прерывание в формирователе 14 сигнала прерывани  блоки руетс  сигналом режима Сервис. Дополнительные операции вьшолн ютс  также в режиме Сервис. Ввод мнемоники, задающей вьшолнение той или иной операции, осуществл етс  с клавиатуры пульта оператора таким же образом, как и дл  любой другой операции в режиме Сервис. После ввода мнемоники микропрограммно в регистр 10 признаков операций (фиг..1) по выходной информационной шине t процессора заноситс  управл юща  информаци , соответствующа введенной мнемонике. . Регистр tO признаков операций обеспечивает формирование потенциаль ных сигналов, которые по входной управл ющей шине 4 передаютс  в процес сор дл  задани  необходимых режимов функционировани  процессора при выполнении дополнительных операций. Если дл  вьшолнёни  дополнительны огГёраций по управлению системой необходимы адреса (загрузка программ, останов по сравнению адресов, установка адреса команды), то адрес, вве денный оператором вместе с мнемоникой , микропрограммно заноситс  с выходной информационной шины 1 процессора в регистр 11 хранени  адресов при наличии разрешающего сигнала на линии 28 из регистра 10 признаков опера1щи. Далее этот адрес по дополнительной информационной шине 6 поступает в процессор и используетс  при выполнении операции. 2 Узел 13 анализа управл ющих сигналов (фиг.З) предназначен дл  приема и преобразовани  асинхронных управл ющих сигналов, поступаюпщх от внешнего устройства дл  выдачи этой информации в процессор, а также дл  формировани  запроса на микропрограммное прерывание в режиме Сервис. Рассмотрим дл  примера работу узла анализа управл ющих сигналов при нажатии клавишного переключател  Окончить. При нажатии клавиши Окончить высокий потенциал по вл етс  на выходной управл ющей шине 18 внешнего устройства и устанавливает в единичное состо ние триггер 40 при-наличии разрешающего потенциала режимов Считать или Записать, поступающего с третьего разрешающего вькода регистра 8 режимов по линии 22. При отжатии клавиши Окончить по единичному состо нию триггера 40 устанавливаетс  триггер 41. Кроме того , на синхровход триггера 41 подаетс  разрешающий синхросигнал с выходной шины 3 синхронизации процессора дл  синхронизации вьфабатываемых при нажатии клавиш сигналов с работой процессора. Высокий потенциал с выхода триггера 41 поступает на зле-т мент IfflH 52 дл  вьфаботки в формирователе 14 сигнала прерывани  сигнала запроса на микропрограммное прерывание , поступающего в процессор по входной шине 5 прерывани  процессора. Кроме того, высокий потенциал с выхода триггера 41 поступает на входную информационную шину 2 процессора , что дает возможность микропрограммно опросить состо ние данного узла . Сбрасываютс  триггеры 40 и 41 сигналом из регистра 8 режимов при микропрограммной установке признака сброса. Остальные элементы схемы по роены и работают аналогично. Узел контрол  (фиг.4) повьшгает надежность устройства св зи. Контролиру  работу интерфейса на линии устройство дл  сопр жени  - внешнее устройство. Интерфейс организован таким образом, что-в ответ на сигнал Цикл, сопровождающий байт информации , внешнее устройство должно вьщать сигнал Обратна  св зь, по которому сбрасываетс  сигнал Цикл, а по сн тию сигнала Цикл внешнее устройство снимает сигнал Обратна  св зь. Схема контрол  предназначена дл  фиксации моментов зависа ни  т.е. когда в ответ на сигнал Цикл внешнее устройство не вьщает сигнал Обратна  св зь или, вьщав, не снимает ее.

Схема работает следующим образом.

Из процессора по выходной шине 3 синхронизации поступают тактовые импульсы , период которых по крайней ме ре в два раза больше промежутка времени , в течение которого осуществл етс  нормальный прием байта информации внешним устройством с помощью сигналов Цикл и Обратна  св зь. По заднему фронту тактового импульса высокий потенциал по вл етс  на выходе элемента НЕ 54 и на выходе элемента И 57. Сигнал Цикл, поступающий с входной управл юще й шины 17 внешнего устройства, устанавливает высокий потенциал на выходе элемента ИЛИ 58, что устанавливает в единичное состо ние триггер 60. Если в ответ на сигнал Цикл абонент вьвдает сигнал Обратна  св зь и цикл приема байта будет завершен нормально, то по сн тии сигнала Обратна  св зь поступающего по выходной управл ющей шине 18 внешнего устройства, сбрасываетс  триггер 60. Если же сигналы Цикл или Обратна  св зь зависают , то триггер 60 остаетс  в единичном состо нии. Тогда по переднему фронту следующего тактового импульса высокий потенциал по вл етс  на выходах элементов И 56 и 59. Этот сигнал  вл етс  признаком сбо  в работе интерфейса и по линии 26 поступает в узел 13 анализа управл ющих сигналов (фиг.З), где устанавливает триггер 53. При этом с помощью элемента ИЛИ 52 вырабатываетс  запрос на микропрограммное прерывание, в результате обработки которого указание о сбое становитс  доступным оператору.

фиг. 2

1132282

/

1

6f

Н

и

63 J

.62

фиг

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ВВОДА-ВЫВОДА, содержащее формирователь сигнала прерывания, регистр входных данных, регистр выходных данных, регистр режимов, причем входы регистра режимов и регистра выходных данных соединены с выходной информационной шиной процессора, выход формирователя сигнала прерывания соединен с входной шиной прерывания процессора, информационный вход регистра входных данных соединен £. Выходной информационной шиной внешнего устройства, а его выход - с входной информационной шиной процессора, разрядный выход регистра выходных данных и первый разрядный выход регистра режимов соединены соответственно. с информационной и управляющей входными шинами внешнего устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет организации обмена по инициативе внешнего устройства и повышения достоверности, в устройство введены ре.гистр признаков операций, регистр хранения адресов, узел фиксации режима вьщача-прием, узел контроля и узел анализа управляющих сиг налов, причем информационные входы регистра признаков операций и регист ра хранения адресов соединены с выходной информационной шиной процессора, управляющий вход регистра хранения адресов соединен с первым разрядным выходом регистра признаков операций, второй разрядный выход которого. и разрядный выход регистра хранения адресов соединены соответственно с входной управляющей и дополнительной информационной шинами процессора, входы режима, синхронизации и первый и второй управляющие входы узла фик сации режима выдача-прием соединены соответственно с вторым разрядным выходом регистра режима, выходной шиной синхронизации процессора, управляющим выходом регистра выходных данных и выходной управляющей шиной внешнего устройства, управляющий выход, узла фиксации режима вьщача-прием соединен с входной 'управляющей шиной внешнего устройства и первым входом узла контроля, второй и третий входы которого соединены соответственно с выходной управляющей шиной внешнего устройства и выходной шиной синхронизации процессора, стробирующий выход узла фиксации режима вьщача-прием соединен с управляющим входом регистра входных данных, синхровход формирователя сигнала прерывания соединен с выходной шиной синхронизации процессора, при этом узел анализа управляющих сигналов содержит двенадцать .тригге ров, два элемента И и элемент ИЛИ, причем выходная управляющая шина внешнего устройства соединена с первым, вторым и третьим установочными входами первого, первыми установочными входами второго, третьего,четвертого, пятого, шестого., седьмого, восьмого и девятого триггеров, выходная шина синхронизации процессора соединена с синхровходами третьего, пятого, седьмого, десятого триггеров, вторым установочным входом восьмого триггера и первым входом первого элемента И, третий разрядный выход регистра режимов соединен с вторым и третьим установочными входами второго и четвертого триггеров, вторым установочным входом шестого триггера, первым и вторым установочными входами двенадцатого триггера, вторым входом первого и первым входом второго элементов И, первым входом элемента ИЛИ и первыми установочными входами десятого и одиннадцатого триггеров, сигнальный выход узла фиксации режима выдача-прием и выход узла контроля соединены соответственно с вторым входом элемента ИЛИ и третьим установочным входом двенадцатого триггера, первые выходы первого и одиннадцатого триггеров соединены с вторым и третьим установочными входами десятого триггера, второй выход первого триггера соединен с вторым установочным входом одиннадцатого триггера, третий установочный вход · которого и третий вход элемента ИЛИ : соединены с выходом десятого триггера,выход второго триггера соединен с вторым и третьим установочными входами третьего триггера, выход которого соединен с четвертым входом элемента ИЛИ, выходы четвертого и шестого триггеров соединены с вторыми и третьими установочными входами соответственно пятого и седьмого триггеров, выходы которых соединены с пятым и шестым входами элемента ИЛИ, выход двенадцатого триггера соединен с седьмым входом элемента ИЛИ, выход_ восьмого триггера соединен с вторым ,и третьим установочными входами девятого триггера, выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с третьим установочным входом восьмого триггера, первый выход первого триггера, выходы третьего, пятого, седьмого, девятого, десятого и двенадцатого триггеров и выход элемента ИЛИ соединены с входной информационной шиной процессора, выход второго элемента И соединен с входной шиной Запрос’' процессора, выход элемента ИЛИ соединен с информационным входом формирователя сигнала прерывания, причем узел фиксации режима выдача-прием содержит пять триггеров, четыре элемента И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И соединены с входом синхронизации узла, второй вход третьего элемента И, первые входы четвертого элемента И и первого триггера соединены с входом режима узла, первый управляющий вход узла соединен с первым входом второго триггера, выход которого соединен с вторым входом четвертого элемента И и первым входом третьего триггера, выход которого является управляющим выходом узла, второй управляющий вход узла соединен с первым и вторым входами четвертого триггера, вторым входом первого элемента И, первым входом пятого триггера, вторым входом второго триггера, третьим входом четвертого элемента И и вторым и третьим входами третьего триггера, выход четвертого триггера соединен с третьим входом первого элемента И и вторым входом второго элемента И, выходы которых соединены с вторым и третьим входами пятого триггера, выход которого соединен с третьим входом третьего элемента И, четвертый вход которого соединен с выходом элемента ИЛИ, а выход - с третьим входом четвертого триггера, вторым входом первого триггера, первым входом элемента ИЛИ и является стробирующим выходом узла, третий вход первого триггера соединен с выходом четвертого элемента И, а выход - с вторым входом элемента ИЛИ, четвертым входом третьего триггера и является сигнальным выходом узла, при этом узел контроля содержит триггер, три элемента И, элемент ИЛИ, элемент НЕ и элемент задержки, причем первый и второй входы элемента ИЛИ являются первым и вторым входами узла, а выход соединен, с первым и вторым входами триггера, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента И, а выход является выходом узла, третий вход узла соединен с первым входом второго элемента И, через элемент НЕ - с первым входом третьего элемента И, а через элемент за.1132282 держки - с вторыми входами второго тьего элемента И соединен с третьим и третьего элементов И, выход тре- входом триггера.