SU955055A1

SU955055A1 - Микропрограммное устройство управлени

Info

Publication number: SU955055A1
Application number: SU802921715A
Authority: SU
Inventors: Герман Залкович Берсон
Original assignee: Предприятие П/Я Г-4152
Priority date: 1980-05-07
Filing date: 1980-05-07
Publication date: 1982-08-30

Description

(54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ

1

Изобретение относитс к вычислитель ной технике, а именно к устройствам дл программного управлени , и может быть использовано в качестве устройст-ва управлени в специализированных вы- , числительных машинах и периферийных устройствах автоматизированных систем управлени , например в устройствах ввода-вывода информации.

Известно устройство микропрограммно- JQ го управлени , содержащее два блока па м ти микропрограмм, два.блока проверки условий, два элемента И, два триггера и два регистра адреса l

Данное устройство не допускает воэ- 5 можности параллельного вьшолнени микропрограмм в режиме ожидани основной или более приоршетной микропрограммы, а также управлени несколькими операционными устройствами, работа которых 20 имеет различный приоритет.

Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту вл етс устройство, состо щее

из блока пам ти микропрограмм, блока проверки условий, элемента И, регистров адреса и триггеров 2j .

Недостатком известнс(го устройства вл етс то, что отношение абсолютного .приоритета установлено между основной и всеми дсполнкгельными микропрограммами , а сами дополнительные микропрограммы не св заны приоритетными отноШеНЕЕЯМИ ..

Цель изобрет@в и - расширение функциональных возможностей устройства за счет вьшолненв приоритетных отнсшений между всеми выполн емыми микропрограммами

Claims

. Поставленна цель достигаетс , тем, что в микропрограммное устройство управлени , содержащее каналы, а в каждом канале - блок пам ти микрощюграмм, блок проверки условий, регистр адреса И триггер, причем в каждом канале выход регистра адреса соединен с адресным входом блока пам ти микропрограмм, группа адресных выходов которого соединена с группой информационных входов блока проверки условий, группа выходов которого соед|шена с группой информапзгонных входов регистра адреса, пе)вый управгопоишй выход блока проверки условий соединен с нулевым входом триггера группа управгапоишх входов блока провер ки условий соединен с соответствующей группой информационных входов устройства , единичный вход триггера соединен со входом запроса устройства, группа информационных выходов блока пам ти микропрограмм соединена с соответствую щей группой информационных выходов устройства, введены в каждом канале элемент ИЛИ, причем первый вход элеме та ИЛИ канала соединен со вторым управл ющим выходом блока проверки условий , второй вход элемента ИЛИ каналов начина со второго соединен с выходом элемента ИЛИ предыдущего канала, второй вход элемента ИЛИ первогю канала соединен со входом логического нул устройства, выход элемента ИЛИ каждого 1 -го канала соединен с управл ющим входом регистра адреса ( -« + 1)-го канала , единичный выход триггера каждого канала соединен с первым управл ющим входом второй группы входов блока проверки условий своего канала, нулевой выход триггера каждого канала соединен с управл ющими входами второй группы входов блоков проверки условий всех последующих каналов. Кроме того, блок проверки условий . содержит дешифратор, счетчик и коммутатор , причем группа входов счетчика . соединена с группой входов коммутатора и Группой информационных входов блока, группа выходов счетчика соединета с первой группой входов дешифратора, втора группа входов, которого соединена с первой и второй группами управл ющих входов блока, выход дешифратора соединен со входом коммутатора, группа выходов которого соединена с группой выходов блока, первый и второй выходы счетчика соединены соответственно с пер вым и вторым управл ющими выходами блока. На фиг. 1 приведена структурна схема устройства; на фиг. 2 - структурна схема блока проверки условий. Устройство содержит каналы 1-3, регистр 4 адреса, блок 5 пам ти микро- щхэграмм, блок 6 проверки условий, элемент ИЛИ 7, триггер 8, вход 9 запроса устройства, группу информационных входов 10. устройства, вход 11 логического нуп устройства и группу информационных выходов 12 устройства. Блок 6 проверки условий содержит счетчик 13, д«шифратор 14, коммутатор 15, Блоки 5 пам ти предназначены дл хранени микропрограмм работы операционных устройств, причем в каждом блоке может хранитьс микропрограмма работы своего устройства или в нескольких блоках могут хранитьс различные микропрограммы работы одного устройства. Блок 6 проверки условий, включающий дещифратор микрокоманд и счетчик адреса , предназначен дл формировани адреса следующей микрокоманды в зависимос|ти от осведомительных сигналов логических условий, поступающих на его управл ющие входы 10. Триггеры 8 предназначены дл запоминани запросов на вы- : полнение микропрограмм. Регистры 4 предназначены дл хранени адреса очередной микрркоманды. При поступлении запроса на выполнение микропрограммы какого-либо канала этот запрос запоминаетс соответствую-. щим триггером 8. Единичное состо ние триггера свидетельствует о том, что получен запрос на выполнение данной микропрограммы , но выполнение этой микропрограммы не закончено. Адрес очередной микрокоманды формируетс блоком 6 проверки условий в зависимости от осведомительных сигналов логических условий, поступающих на его входы. Запись адреса очередной микрокоманды в регистр 4 адреса производитс по его информационным входам с адресных вь1ходов блока 6 проверки условий. С выхода регистра 4 адрес очередной микрокоманды передаетс на вход блока 5 пам ти микропрограмм. В случае отсутстви запросов на выполнение микропрограмм управлени операционными устройствами микропрограммами всех каналов проводитс циклическа проверка своих запросов. При поступлении запроса на выполнение микропрограммы какого-либо канала, например третьего, сигнал с единичного выхода триггера 8 этого канала поступает на управл ющий вход соответствующего блока 6 проверки условий, при этом формируетс микрокоманда условного перехода к анализу отсутстви запросов более высокого приоритета. Поскольку запросов на выполнение более приоритетных микропрограмм не поступает , то с единичных выходов триггеров 8 первого 1 и второго 2 каналов на управл ющие входы блока проверки условий б третьего 3 канала поступают сигналы об отсутствии запросов более ъысокого при оритета. Пор док, в котором производитс анализ запросов более высоких приоритетов , не имеет значени , так как при наличии хот бы одного любого из этих запросов формируетс микрокоманда условного перехода к началу анализа всех запросов более высокого приоритета . Рассмотрим работу устройства в случае прерывани вьшолн емой микропро- гpaммь например, третьего канала, более приоритетной микропрограммой, например , первого канала. В режиме ожидаии запроса микропрограмма циклически опрашивает условие наличи запроса. Запрос на выполнение микропрограммы первого канала 1 запоминаетс триггером 8 первого канала. Поскольку услови наличи своего запроса дл первого канала выполнилось, а запросов более высокого приоритета дл первого канала не существует, то микропрограмма вы ,дает микрокоманду на прерывание микро программы меньшего приоритета. При этом сигнал прерывани с первого управ л ющего выхода блока 6 проверки уелоВИЙ первого канала 1 через элементы или 7 первого 1 и второго 2 каналов, поступает на вхоаы установки нул регистров 4 адреса второго . и третьего каналов, осуществл етс безусловный переход менее приоритетных микропрограмм, т.е. второго и третьего каналов, к нулевому адресу, который должен соответствовать микрокоманде анализа запроса своего приоритета. При этом микропрограмма второго канала продолжает циклически анализировать условие наличи своего запроса. Дл микропрограммы третьего канала условие наличи своего запроса вьшолн етс , так как запрос был запомнен триггером 8 третьего канала и триг гер не был установлен в нулевое положе ние последней микропрограммой, посколь ку микропрограмма бьша прерва1ю. Микропрограмма третьего канала переходит к анализу отсутстви запросов большего приоритета. Так как на управл ющий вхо блока проверки условий 6 третьего канапа 3 с нулевого выхода триггера 8 первого канала 1 не поступает сигнала об отсутствии запроса, поскольку триггер находитс в единичном состо нии, то мшфопрограмма третьего канала юпсли- чески проводит анализ запросов более высокого приоритета, т.е. первого и вто рого каналов. По окончании выполнени микропрограммы первого канала последней ее микрокомандой триггер 8 первого канала 1 устанавливаетс в нулевое состо5ние . При этом микропрограмма первого канала переходит к циклическому анализу своего 3aiipoca, а с нулевого плеча триггера 8 первого канала 1 на управл ющий вход блока 6 проверки условий третьего канала 3 передаетс сигнал об отсутствии запроса первого приоритета, рследствие чего в третьем канале 3 фррмиру етс микрокоманда условного перехода к продолжению микропрограммы. Информаци дл внвиних устройств, с которыми работает микропрограммное устройство управлени , передаетс на группу выходов 12. Применение изобретени позвол ет расширить функциональные возможности устройства за счет выполнени приоритетных отношений между микропрограммами . Формула изобретени 1. Микропрограммное устройство управлени , содержащее каналы, а в каж- . дом канале - блок пам ти микропрограмм, блок проверки условий, регистр адреса и триггер, причем в каждом канале выход регистра адреса соединен с адресным входом блока пам ти микропрограмм, группа адресных выходов которого соединена с группой информационных входов блока проверки условий, группа выходов которого соединена с группой информационных входов регистра адреса, первый управл ющий выход блока проверки усло-вий соединен с нулевым входом триггера, перва группа управл ющих входов блока проверки условий соединена с соответствующей группой информационных входов устройства, единичный вход триггера соединен со входом запроса устройства, группа информационных выходов блока пам ти микропрограмм соединена с соответствующей группой информационных выт ходов устройства, отличающеес тем, что, с целью расширени функциональных возможностей за счет вьшол нени приоритетных отношений мезвду всеми выпcпн eмьDvШ микропрограммами, оно содержигг в каждом канале элемент ИЛИ, причем первый вход элемента ИЛИ канала соединен со вторым управл ющим выходом блока проверки условий, второй вход элемента ИЛИ каналов начина со второго соединен с въгходом элемента или предаздущего канала, второй вход э еметга ИЛИ первого канала соединен со Бходсм логического нул устройства, выход элемента ИЛИ каждого ( -го канала соедшхен с управл ющим входом регистра адреса ( V + 1)-го канала, единичный выход триггера каждого канала соединен с переьм утгр&вп юшхол входом второй грушпы входов блока проверки условий своего канала, нулевой выход триггфа каждого канала соединен с упрагил юшими входами второй грутшы входов блоков проверки условий всех последующих каналов. 2. Устройство поп. 1, отлича. ю ш е е с тем, что, блок проверки ус ловий содержит дешифратор, счетчик и коммутатор, причем группа входов счетчика соединена с группой входов комму9 55 татора и группой инфорпационных входов , бпока, группа выходов счетчика соединена с первой группой входов деши|)атора, втора грушю входов которого соединена с первой и второй группами управл ющих ккодов блока, выход дешифратора соедииен со входом коммутатора, группа выходов которого соединена с группой выходов блока, первый и второй выходы счетчика соединены соответственно с {первым и вторым управл{пацшми выхода|ми блока. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 437072, кл. Q 06 F 9/22, 1972.
2. Авторское свидетельство СССР № 643874, кл. Q Об F 9/22, 1976 (прсуготип). .

0/пЛюма5

. М W

JLJLJ

/3

г v t

-

-

От MOM,

HS/ioHy8

Ибдону

1

лу 1 г

15

HSeqty

Фиг.2