SU1180911A1 - Устройство дл сопр жени процессора с устройством ввода-вывода - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ВВОДАВЫВОДА , содержащее регистры режимов, входных данных, выходных данных, признаков операций и хранени  адресов , узел анализа управл ющих сигналов , формирователь сигнала прерывани , узел фиксации режима работы, узел контрол , при этом информационные входы регистров режимов, выходных данных, признаков операций и хранени  адресов подключены к выходной информационной шине процессора , информационные выходы регистра входных данных и узел анализа управл ющих сигналов подключены к входной информационной шине процессора, группы синхровходов узла фиксации режима работы, узла анализа управл ющих сигналов, синхровходы формировател  сигнала прерывани  и узла контрол  подключены к синхровходу процессора, перва  группа выходов регистра признаков операций подключена к управл ющей шине процессора , группа выходов регистра хранени  адресов подключена к адресной шине процессора, выход запроса узла анализа управл ющих сигналов подключен к входу запроса процессора, выход формировател  сигнала прерывани  подключен к входу прерывани  процессора , причем перва  группа информационных выходов регистра режимов соединена с первой группой управл ющих входов узла анализа управл ющих сигналов, запускающий выход которого соединен с информационным входом формировател  сигнала прерывани , втора  группа информационных выходов регистра режимов соединена с группой входов режима узла фиксации режима работы, стробирующий ю выход которого соединен с первым управл ющим входом регистра входных данных,., (Л выход управл ющего разр да регистра выходных данных соединен с установочным входом узла фиксации режима работы, сигнальный выход которого соединен с входом запроса узла анализа управл ющих сигналов, установочньш вход которого соединен с 00 выходом узла контрол , втора  групо па информационных выходов регистра ;0 признаков операций соединена с управл ющим входом регистра хранени  адресов, отличающеес  тем, что, с целью повьш1ени  достоверности путем организации микропрограммного диагностировани  оборудовани , в него введен узел ими тации сигналов, причем первый и второй входы узла имитации сигналов подключены к информационным и управл ющим выходам устройства ввода-вывода соответственно, первый и второй, выходы узла имитации сигналов подключены к информационному и управл ющему входам устройства ввода-вы

Description

вода соответственно, третий выход узла имитации сигналов соединен с информационным входом регистра входных данных, второй управл ющий вход которого соединен со стробирующим выходом узла имитации сигналов, четвеотьй выход которого соединен с первым управл ющим входом узла контрол , группой управл ющих входов узла фиксации режима работы и второй группой управл ющих входов узла анализа управл ющих сигналов, треть  группа информационных выходов регистра режимов и управл ющий выход узлп фиксации режима работы соединены с третьим входом узла имитации сигналов , четвертьп вход которого соединен с информационным выходом регистра выходных данных, причем управл ющий выход узла фиксации режима работы соединен с вторым управл ющим входом узла контрол , при этом узел имитации сигналов содержит два мультиплексора , дешифратор, триггер, два элемента И и группу элементов Н, причем первые входы элементов Н группы и первый информационный вход первого мультиплексора образуют первый вход узла имитации, первый информационныйвход второго мультиплексора образует второй вход узла имитации, первые единичный и нулевой входы триггера и первьш вход первого элемента И образуют третий вход и второй вход узла имитации, группа входов второго элемента И и дешифратора и второй информационньй вход первого мультиплексора образуют четвертый вход и первый выход узла имитации, выходы первого и второго мультиплексоров  вл ютс  третьим и четвертым выходами узла имитации соответственно, выход первого элемента И  вл етс  стробирующим выходом узла имитации, выход второго элемента И соединен с вторым единичным и нулевым входами триггера, третьи единичньй и нулевой входы которого соединены с соответствующими выходами дешифратора, группа выходов которого соединена с вторыми входами элементов И группы, выходы которых соединены с вторым информационным входом второго мультиплексора , управл ющий вход которого соединен с управл ющим входом . первого мультиплексора, с вторым входом первого элемента И и с выходом триггера.

2.Устройство по П.1, отличающеес  тем, что узел фиксации режима работы содержит п ть триггеров, четыре элемента И и элемент ИЛИ, причем первые входы первого и второго элементов И и первый вход третьего элемента И образуют группу синхровходов узла, второй вход первого элемента И и первый вход четвертого элемента И образуют группу управл ющих входов узла, второй вход третьего элемента Н, второй вход четвертого элемента И, нулевой вход первого триггера образуют вход режима узла, единичный вход второго триггера  вл етс  установочным входом узла, выход третьего элемента И соединен с первыми единичными входами первого и третьего триггеров первьм входом элемента ИЛИ и  вл етс  стробирующим выходом узла, выход первого триггера соединен с вторым входом элемента ИЛИ, первым единичным входом четвертого триггера и  вл етс  сигнальным выходом узла, вывыход четвертого триггера  вл етс  управл ющим выходом узла, при этом

в узле фиксации режима работы второй вход первого элемента И соединен с первым нулевым входом п того триггера , нулевым и вторым единичным входами третьего триггера, выход которого соединен с третьим входом первого элемента И и вторым входом второго элемента И, выход которого соединен с вторым нулевым входом п того триггера, единичный вход которого соединен с выходом первого элемента И, а выход - с третьим входом третьего элемента И, четвертый вход кото .рого соединен с выходом элемента ИЛИ, второй единичный вход первого триггера соединен с выходом четвер .того элемента И, третий вход которого соединен с выходом второго триггера и вторым единичным входом четвертого триггера, первый и второй нулевые входы которого соединены с нулевым входом второго триггера и первым входом четвертого элемента И.

3.Устройство по П.1, о т л и чающеес  тем, что узел анализа управл ющих сигналов содержит двенадцать триггеров, два элемента И, элемент ИЛИ, причем первый вход первого элемента И, первый единичный вход первого триггера и синхровход второго триггера образуют группу синхровходов узла, первый единичный вход четвертого триггера, первый единичный и нулевой входы ПЯтого триггера, первый единичный вход шестого триггера, нулевой вход седьмого триггера, второй вход первого элемента И, первый вход элемента ИЛИ и нулевой вход второго триггера образуют первую группу управл ющих входов узла, первый и -второй единичные входы третьего триггера, вторые единичные входы п того и шестого триггеров, единичный вход восьмого триггера и второй единичный ,-вхрд первого триггера образуют вторую группу управл ющих входов узла, второй вход элемента ИЛИ  вл етс  входом запроса узла, первый единичный вход седьмого триггера  вл етс  установочным входом узла, выходы второго, седьмого, дев того, дес того , одиннадцатого и двенадцатого триггеров, элемента ИШ и единичньй выход третьего триггера образуют информационный выход узла, выход элемента ИЛИ, кроме этого  вл етс  запускающим выходом узла, выход второго элемента И  вл етс  выходом запроса узла, при этом в узле анализа управл ющих :сигналов нулевой вход третьего триггера соединен со своими .единичными входами единичный выход третьего триггера соединен с первым единичным входом второго триггера, второй единичньй вход которого соединен с выходом четвертого триггера, нулевой вход которого соединен с выходом второго триггера и с третьим входом элемента ИЛИ, синхровход которого соединен с синхровходами дев того, дес того и одиннадцатого триггеров, выходы которых соединены с четвертым , п тым и шестым входами элемента ИЛИ соответственно, седьмой вход которого соединен с выходом седьмого триггера, второй единичный вход которого соединен с первым единичным входом п того триггера, второй единичный вход которого соединен с первым единичным входом дев того триггера, второй единичный и нулево

входы которого соединены с выходом п того триггера, нулевой выход третьего триггера соединен с вторым единичным входом четвертого триггера , второй единичный вход шестого триггера соединен с первым единичным входом дес того триггера, второ единичный и нулевой входы которого соединены с выходом шестого триггера , нулевой вход которого соединен с нулевыми входами п того и восьмого триггеров, единичный вход.которого соединен с первым единичным входом одиннадцатого триггера, второй единичный и нулевой входы которого соединены с выходом восьмого триггера, нулевой вход седьмого триггера соединен с первым входом второго элемента И, второй вход которого соединен с выходом двенадцатого триггера, первый единичный вход которого соединен с вторым единичным входом первого триггера, выход которого соединен с вторым единичным и нулевым входами двенадцатого триггера, выход первого элемента И соединен с нулевым входом первого триггера.

4. Устройство по п.1,о тл ичающеес  тем, что узел контрол  содержит триггер, три элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, причем вход элемента НЕ соединен с входом элемента зaдepжkи, первым входом первого элемента И и  вл етс  синхровходом узла , первый и второй входы элемента ИЛИ  вл ютс  первым и вторым управл ющими входами узла соответственно выход второго элемента И  вл етс  выходом узла, при этом выход элемента задержки соединен с первым входом третьего элемента И и вторым входом первого элемента И,,выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом триггера, первьй единичный вход которого, соединен с выходом третьего элемента И второй вход которого соединен с выходом элемента НЕ, вькод элемента ИЛИ соединен с нулевым и вторым единичным; входами триггера.

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  процессора с устройствами ввода-вывода, в том числе с устройствами, работающими в качестве пультов управлени  вычислительной системой.

Целью изобретени   вл етс  повышение достоверности путем организации микропрограммного диагностировани  оборудовани .

На фиг.1 изображена блок-схема предлагаемого устройства; на фиг.2 - функциональна  схема узла фиксации режима работы; на фиг.З функциональна  схема узла анализа управл ющих сигналов , на фиг.4 функциональна  схема узла контрол ; на фиг.З - функциональна  схема формировател  сигнала прерывани ; на фиг.6 - функциональна  схема узла имитации сигналов; на фиг.7 блок-схема алгоритма проверки регистров в режиме диагностики; на фиг. 8 - блок-схема алгоритма проверки схем управлени  в режиме диагностики.

Устройство дл  сопр жени  процессора с устройством ввода-вывода содержит выходную информационную шину 1 процессора, входнзпо информационную шину 2 процессора, выходную шину 3 синхронизации процессора, входную управл ющую шину 4 процессора , входную шину 5 прерывани  процессора, адресную шину 6 процессора , входную шину Запрос 7 процессора , регистр 8 режимов, регистр 9 выходных данных, регистр 10 признаков операций, регистр 11 хранени  адресов, регистр 12 входньос данных, узел 13 анализа управл ющих сигналов , формирователь 14. сигнала прерывани , узел 15 фиксации режима работы , узел 16 контрол , управл ющую шину 17 устройства, управл ющую шину 18 устройства, информационную шину 19 устройства, информационную шину 20 устройства, узел 21 имитации сигналов, информационный вход 22 устройства, управл ющий вход 23 устройства, управл ющий выход 24 устройства, информационный выход 25 устройства, вторую группу информационных выходов 26 регистра 8 режимов , вход режима узла 15 фиксации режима работы, первую группу информационных выходов 27 регистра 8

режимов, управл ющий выход 28 регистра 9 выходных данных, установочный вход узла 15 фиксации режима работы , стробирующий выход 29 узла 15 фиксации режима работы, сигнальный выход 30 узла 15, выход 31 узла контрол , информационный вход 32 формировател  14 сигнала прерывани , вторую группу выходов 33 регистра 10

признаков операций, управл ющий вход регистра 11 хранени  адресов, стробирующий выход 34 узла 21 имитации сигналов.

Узел 15 фиксации режима работы содержит третий триггер 35, первый элемент И 36, второй элемент И 37, п тый триггер 38, третий элемент И 39, элемент ИЛИ 40, четвертый элемент И 41, первый триггер 42, второй

триггер 43, четвертьп триггер 44.

Узел 13 анализа управл ющих сигналов содержит третий триггер 45, п тый триггер 46, дев тый триггер 47, шестой триггер 48, дес тый триггер 49, восьмой триггер 50, одиннадцатьй триггер 51, первый триггер

52, двенадцатый триггер 53, второй

элемент И 54, первый элемент И 55,

четвертый триггер 56, второй триггер 57, элемент ИЛИ. 58, седьмой триггер 59.

Узел 16 контрол  содержит элемент НЕ 60, элемент 61 задержки, первый элемент И 62, третий элемент И

63, элемент И 64, второй элемент И 65, триггер 66.

Узел 14 формировани  прерывани  содержит элемент НЕ 67, элемент И 68, триггер 69.

Узел 21 имитации сигналов содержит группу элементов И 70-72, дешифратор 73, второй элемент И 74, триггер 75,первый мультиплексор 76, второй мультиплексор 77, первый элемент И 78.

Выходна  информационна  шина 1 процессора предназначена дл  вьщачи управл ющей информации в регистр режимов и регистр признаков операций,

а также дл  вьщачи байта данных в регистр выходных данных и в регистр хранени  адресов. Занесение информации с выходной информационной шины процессора производитс  микропрограммно .

Входна  информационна  шина 2 процессора служит дл  передачи байта информации от внешнего устройства

31

(пульта управлени  системой) процессору .

Выходна  шина 3 синхронизации процессора предназначена дл  выдачи управл ющих сигналов в узел анализа управл ющих сигналов, узел контрол , узел фиксации режима Выдача-прием и в формирователь сигнала прерывани 

Входна  управл юща  шина 4 про , цессора служит дл  передачи процес сору сигналов управлени  дополнительными операци ми.

Входна  шина 5 прерывани  процессора служит дл  вьщачи в процессор запроса на микропрограммное прерывание . Запрос инициирует микропрограммное выполнение передачи данных в режим Считать и Записать.

Адресна  шина 6 процессора служи дл  передачи в процессор адресов оперативной пам ти и устройств загрузки при выполнении дополнительных операций.

Входна  шина Запрос 7 процессора предназначена дл  выдачи в блок микропрограммных прерываний процессора сигнала, по которому инициируетс  микропрограммное выполнение дополнительных операций (операций управлени  системой) и операций изменени  и отображени  состо ний процессора.

Регистр 8 режимов представл ет собой однобайтный регистр и служит дл  задани  режимов работы устройства дл  сопр жени .

Регистр 9 выходных данных представл ет собой однобайтный регистр, использующийс  дл  передачи информации внешнему устройству (пульту управлени ).

Регистр 10 признаков операций представл ет собой двухбайтный регистр , хран щий признаки выполн емых дополнительных операций.

Регистр 11 хранени  адресов представл ет собой четырехбайтный регистр , предназначенный дл  хранени  адресов (пам ти или устройств загрузки ) , необходимых дл  выполнени  некоторых операций управлени  вычислительной системой (сравнение адресов, первоначальна  загрузка и т.д.).

Регистр 12 входных данных представл ет собой однобайтный регистр , использующийс  дл  ввода информации из абонента в процессор.

14

Информаци  в регистры 8-1 заноситс  микропрограммно. Узел 13 анализа управл ющих сигналов св зан с управл ющими клавишными переключател ми и индикаторами внешнего устройства . Триггеры узла анализа управл ющих сигналов имеют собственные установочные и сбросовые линии. Кроме того, в узле анализа управл ющих сигналов 13 формируетс  сигнал Запрос.

Формирователь 14 сигнала прерывани  вьфабатывает запрос устройства дли сопр жени  на микропрограммное прерывание.

Узел 15 фиксации режима работы предназначен дл  организации ввода байта информации из внешнего устройства в регистр 12 входных данных и дл  организации вывода передаваемого байта информации из регистра 9 выходных данных внешнему устройству.

Узел 16 контрол  предназначен дл  контрол  интерфейса на линии внешнее устройство - устройство дл  сравнени . Признак сбо  устанавливаетс  при отсутствии в течение 260 МКС ответа внешнего устройства на сигнал, сопровождающий байт передаваемой информации.

Узел 21 имитации сигналов предназначен дл  микропрограммного диагностировани  аппаратуры устройства сопр жени .

Устройство дл  сопр жени  процессора с устройством ввода-вывода работает в четырех режимах: ввода информации, вывода информации, изменени  и отображени  состо ний процессора и диагностики.

В режиме изменени  и отображени  выполн ютс , кроме того, дополнительные функции управлени  системой Дл  реализации указанных режимов усройство дл  сопр жени  обеспечивает работу аппаратуры в режимах Считать , Записать, Сервис, Диагностика .

Режим Диагностика задаетс  единичным состо нием триггера 75 (фиг.6), при нулевом его состо нии устройство находитс  в одном из режимов Считать, Записать или Сервис. По сбросу системы при вкл чении электропитани  триггер 75 устанавливаетс  в нулевое состо ние и низкий потенциал с его выхода поступает на управл ющие входы первого 76 и второго 77 мультиплексоров разреша  передачу информации на выходы мультиплексоров с их первых информационных входов. Таким образом , информаци  из внешнего устройства , поступающа  на информационный вход 22 устройства, транслируетс  на информационную шину 20 устройства , а управл ющие сигналы из внешнего устройства, поступающие на управл ющий вход 23 устройства, транслируютс  на управл ющую шину 18 устройства . Информаци  и управл ющие сигналы, сформированные в устройстве сопр жени  дл  передачи внешнему устройству, при нулевом состо нии триггера 75 без изменени  транслируютс  с информационной 19 и управл ющей 17 шин устройства на информационный 25 и управл ющий 24 выходы устройства.

Работа устройства дл  сопр жени  в режиме Записать осуществл етс  следующим образом.

При дешифрации в инструкции ввода-вывода ; кода команды Записать в регистр 8 режимов по выходной информационной шине 1 процессора микропрограммно заноситс  признак команды Записать, поступающий на вход 26 режима в узел 15 фиксации режима работы. В узле фиксации режима работы при наличии этого сигнала, нулевом состо нии триггера 43 и отсутствии сигнала на управл ющей шине 18 устройства по вл етс  высокий потенциал на выходе элемента И 41 и устанавливаетс  триггер 42, высокий потенциал которого  вл етс  сигнальным выходом узла и по линии 30 поступает в узел 13 анализа управл ющих сигналов, устанавлива  высокий потенциал на выходе элемента ИЛИ 58 Этот сигнал поступает на информационный вход 32 формировател  14 сигнала прерывани  (фиг.5), где при отсутствии признака работы в режиме Сервис (низкий потенциал на входе элемента НЕ 67) и при наличии синхросигнала , поступающего по выходной шине 3 синхронизации процессора формирует высокий потенциал на выход элемента И 68, который устанавливает триггер 69. Сформированный запрос за микропрограммное прерывание поступает в блок микропрограммных прерываний процессора по входной шине 5 прерывани  процессора. Дальнейшее выполнение режима Записать осуществл етс  под управлением микропрограммы , вызванной запросом на прерьшание, в процессе выполнени  которой код вводимого знака с выходной информационной шины 1 процессора заноситс  в регистр 9 выходных данных. Запрос на микропрограммное прерывание снимаетс  микропрограммно, дл  чего в регистре режимов устанавливаетс  соответствующий признак, который сбрасьшает триггер 42 узла 15 фиксации режимов работы. При этом возникает низкий потенциал на выходе элемента ИЛИ 58 узла 13 анализа управл ющих сигналов, который поступает в формирователь 14 сигнала прерьшани  и сбрасывает триггер 69 запроса на микропрограммное прерывание . При занесении данных в регистр 9 выходных данных в узле 15 фиксации режима работы ycтaнaвJiИвaeтc  триггер 43, по единичному состо нию которого и нулевому состо нию триггера 42 устанавливаетс  триггер 44. Из регистра 9 выходных данных код вводимого символа передаетс  во внешнее устройство по информационной шине 19 на информационньш выход 25 устройства (триггер 75 находитс  в нулевом состо нии-). По сигналу Цикл, формируемому с помощью триггера 44 и вьщаваемому на управл ющую шину 17 устройства и управл ющий выход 24 устройства, внешнее устпойство принимает данные с информационной шины 19 (25). В ответ на сигнал Цикл внешнее устройство на управл ющий вход 23, т.е. на управл ющую шину 18 вьщает сигнал Обратна  св зь, который сбрасывает триггеры 43 и 44 в узле 15 фиксации режима работы. После сн ти  сигнала Цикл внешнее устройство снимает сигнал Обратна  св зь, что приводит к вьфаботке триггером 42 запроса на новое микропрограммное прерывание, в процессе обработки которого выводитс  на печать (или отображаетс  на экране диспле ) следующий символ. Так происходит до тех пор, пока вс  информаци  не будет передана.

Работа устройства в режиме Считать осуществл етс  следующим образом .

Микропрограммно устанавливаетс  признак режима Считать в регистре 8 режимов. Регистр режимов выдает на управл ющую шину 17 (и 24) устройства сигнал, которьй разрешает работу внешнего устройства в режиме Считать . Внешнее устройство выдает на информационный вход 22 устройства т.е. на информаиионную шину 20 байт информации, после чего на управл ющи вход 23 устройства, т.е. на управл ю щую шину 18 - сигнал Строб, которьй поступает в узел -15 фиксации режима работы. По сигналу Строб при наличии синхросигнала на выходной шине 3 синхронизации процессора и низком потенциале триггера 35 устанавливаетс  триггер 38. При поступлении следуюш,его синхроимпульса по шине 3, высоком потенциале триггера 38, наличии высокого уровн  на входе 25 режима на выходе элемента И 3 вырабатьгоаетс  сигнал приема, по которому информаци  с информационной шины 20 устройства записываетс  в регистр 12 входных данных. Кроме то го, по сигналу приема устанавливаетс  триггер 42, что вызьгоает выработку запроса на микропрограммное прерывание аналогично режиму Записать . При наличии сигнала Строб по сигналу приема устанавливаетс  триггер 35, по высокому потенциалу которого при наличии синхроимпульса на шине 3 сбрасываетс  триггер 38. Микропрограмма, вызванна  запросом , производит запись символа, введенного в регистр 12 входных дан ных, в заданную область оперативной пам ти процессора. Дл  отображени  вводимого символ ( на пишущей машинке или экране дисп ле ) содержимое регистра 12 входных данных через рабочую область процессора переписываетс  в регистр 9 выходных данных. Алгоритм вывода си вола в этом случае аналогичен алгоритму вьшода символа в режиме Записать с той разницей, что в этом случае в ответ на сигнал Цикл внешним устройством снимаетс  сигнал Строб и выдаетс  сигнал Обратна  св зь. Ввод и отображение каждого следующего символа осуществл етс  по вьш еописанному механизму причем запрос на новое микропрограм мное прерывание вьфабатывзетс  по сигналу Строб. Режим Сервис устанавливаетс  по инициативе оператора и выполн ет с , если процессор находитс  в режим ручного управлени . Режим Сервис позвол ет изменить или отобразить состо ние процессора (пам ть, регистры и т.д.) и выполнить дополнительные операции по управлению системой (первоначальна  загрузка программ , командный режим работы, останов по сравнению адресов и т.д.). Работа устройства дл  сопр жени  в режиме Сервис осуществл етс  следующим образом. При нджатии клавищи Сервис на пульте управлени  системой на управл ющий вход 23 устройства, т.е. на управл ющую шину 18 устройства поступает сигнал, который в узле 13 анализа управл ющих сигналов устанавливает триггер 52 при наличии высокого потенциала режима Ручна  работа на выходной шине 3 синхронизации процессора. При отжатии клавиши Сервис устанавливаетс  триггер 53, и при отсутствии в устройстве дл  сопр жени  режимов Считать и Записать (разрешающий потенциал на- первом входе элемента И 54, поступающий по линии 27 из регистра 8 режимов на вькоде элемента И 54 по вл етс  сигнал Запрос,, поступающий по входной шине Запрос 7 процессора в блок микропрограммных прерываний процессора. По сигналу Запрос в блоке микропрограммных прерываний процессора формируетс  адрес входа в микропрограмму , подуправлением которой осуществл етс  работа устройства св зи в режиме Сервис. Кроме того, в блоке микропрограммных прерываний устанавливаетс  признак работы устройства дл  сопр жени  в режиме Сервис, который сбрасываетс  микропрограммно только после завершени  операции, выполн емой в данном режиме после нажати  на пульте клавиши Окончить. Триггер 52 сбрасываетс  высоким потенциалом, сформированным элементом И 55 при наличии разрешающего сигнала на линии 27 из регистра 8 режимов, установленного микропрограммно , и наличии потенциала режима Сервис на выходной шине 3 синхронизации процессора. По сбросу триггера 52 сбрасываетс  триггер 53 и снимаетс  сигнал Запрос. Следующий запрос на микропрограммное прерьшание может вьфабатыватьс  при следующем нажатии клавиши Сервис после завершени  выполнени  одной операции как после так и до нажати  клавиши Окончить (т.е. до сн ти  признака режима Сервис в блоке микропрограммных прерываний процессора).

Работа в режиме Сервис осуществл етс  под управлением микропрограммы . Дл  выполнени  определенной операции (например, отображени  оперативной пам ти процессора) оператор с клавиатуры вводит буквенно-цифровую мнемонику операции, котора  обрабатываетс  устройством дл  сопр же|;и  в режиме Считать,. как описано выше, с той разницей, что в этом случае при микропрограммной установке режима Считать формирователем 14 сигнала прерывани  не вырабаты-ваетс  сигнал запроса на микропрограммное прерывание в процессор. Блокировка осуществл етс  сигналом режима Сервис, поступающим по выходпой шине 3 синхронизации процессора на вход элемента НЕ 67 (фиг.5). Вывод отображаемой информации (например , содержимого оперативной пам ти ) происходит в режиме Записать устанавливаемом микропрограммно и выполн емом аналогично вьш1еописанHONry с той разницей, что запрос на микропрограммное прерывание в формирователе 14 сигнала прерывани  блокируетс  сигналом режима Сервис.

Дополнительные операции выполн ютс  также в режиме Сервис. Ввод мнемоники, задающей выполнение той или иной операции, осуществл етс  с клавиатуры пульта оператора таким же образом, как и дл  любой операции в режиме Сервис.

После ввода мнемоники микропрограммно в регистр 10 признаков операций по выходной информационной шине 1 процессора заноситс  управл юща  информаци , соответствующа  введенной мнемонике.

Регистр 10 признаков операций обеспечивает формирование потенциальных сигналов, которые по входной управл ющей шине 4 процессора передаютс  в процессор дл  задани  необходимых режимов функционировани  процессора при вьтолнении дополнительных операций.

Если дл  выполнени  дополнительных операций по управлению системой необходимы адреса (загрузка программ , останов по сравнению адресов установка адреса и команды), то адрес , введенный оператором вместе с мнемоникой, микропротраммно заноситс  с выходной информационной шины 1 процессора в регистр 11 хранени  адресов при наличии разрешающег сигнала на линии 33 из регистра 10 признаков операций. Далее этот адрес по адресной шине 6 процессора поступает в процессор и используетс при выполнении операции.

Работа устройства в режиме Диагностика осуществл етс  следующим образом.

Дл  перевода устройства в режим диагностики необходимо триггер 75 установить в единичное состо ние. Микропрограммно в регистр 9 выходны данных заноситс  определенный код (во), который по информационной шине 19 устройст;ва поступает в узел 2 имитации. Этот код дешифрируетс  элементом И 74, дешифратором 73 и поступает на второй информационный вход первого мультиплексора 76. В регистре 8 режимов микропрограммно устанавливаетс  признак диагностики (соответствующий отсутствию режимов Считать и Записать, который по управл ющей шине 17 устройства поступает на первые единичный и нулевой входы триггера 75. При наличии этого сигнала и дешифрации кода 130 установки режима диагностики тригге 75 устанавливаетс  в единичное состо ние , разрешающее работу первого мультиплексора 76 по второму информационному входу, т.е. передачу информации с информационной шины 19 устройства на информационную шину 20 устройства. Рассмотрим проверку регистра 9 выходныхданных и регистра 12 входных данных в режиме диагностики . Микропрограммно в регистр 9 выходных данных заноситс  любой к ( например, АА), которьй, кроме того записываетс  в одном из рабочих регистров процессора. Затем информаци  из регистра 9 вькодных данных переписываетс  в другой рабочий регистр процессора, после чего информаци  в рабочих регистрах сравниваетс . При сравнении осуществл етс 

переход к следующей проверке, при несравнении - переход к сообщению об ошибке. Аналогичнь м образом может быть проверен регистр 8 режимов

Дл  проверки регистра 12 входных данных в регистр 8 режимов микропрограммно заноситс  признак приема в регистр 12 входных данных, который по управл ющей шине 17 устройства поступает на вход элемента И 78 и при наличии высокого потенциала на выходе триггера 75 формирует строб приема, который по линии 34 поступает на второй управл ющий вход регистра 12 входньгх данных, разреша  занесение в него информации. В регистр выходных данных (уже проверенный) микропрограммно заноситс  любой код (например, 55), который, кроме того, записываетс  в одном из рабочих регистров процессора . Этот код из регистра 9 выходных данных по информационной шине 19 устройства поступает на второ информационный вход первого мультиплексора 76 и при единичном состо нии триггера 75 передаетс  на информационную шину 20 устройства, а с нее (при наличии строба на линии 34) - в регистр 12 входных данных. Во второй рабочий регистр процессора переписываетс  информаци , прин та  в регистр 12 входных данных, после чего информаци  в рабочих регистрах процессора сравниваетс . При сравнении осуществл етс  перехо к следующей проверке, при несравненни - переход к сообщению об ошибке Задава  различные коды (бегающий О, бегающа  1 и т.д.), можно с точностью до бита локализовать неисправность регистров.

Проверка схем управлени  устройства осуществл етс  следующим образом .

Каждому сигналу управлени , поступающему по управл ющей шине 18 устройства, соответствует определенный код (В2, ВЗ и т.д.) и сигнал управлени  из устройства сопр жени  поступающий по управл ющей шине 17 устройства (в некоторых случа х сигнал управлени  из внешнего устройства может имитироватьс  только кодом , например, сигнал Строб), Этот определенный код микропрограммно заноситс  в регистр 9 выходных данных, поступает на входную информационную шину 19 внешнего устройства и дешифрируетс  дешифратором 73. При наличии соответствующего сигнала управлени  на шине 17 и высоком потенциале на определенном выходе дешифратора 73 высокий потенциал по вл етс  на выходе соответствующего из элементов И 70, 72 и т.д и втором информационном входе второго мультиплексора 77. Количество элементов И определ етс  числом сигналов управлени  из внешнего устройства , которые необходимо проверить (смоделировать). Высокий потенциал на управл ющем входе второго мультиплексора (установлен режим диагностики) разрешает передачу информации с второго информационного входа мультиплексора на управл ющую шину 18 устройства. Таким образом можно проимитировать любой сигнал управдени  и проверить работу схем управлени  устройства.

Дл  примера рассмотрим проверку линии сигнала Строб, занесени  в регистр 12 входных данных и сброса запроса на микропрограммное прерывание .

В регистр 9 выходных данных микропрограммно заноситс  код В4, соответствующий наличию на управл ющей шине 18 устройства сигнала Строб. В регистр 8 режимов заноситс  признак режима Считать. При этом должен сформироватьс  запрос на микропрограммное прерьгоание (установитс  триггер 69, см. описание работы устройства в режиме Считать

В первом рабочем регистре процессора формируетс  константа, соответствующа  ожидаемому результату во второй рабочий регистр процессора считьгоаетс  реальное состо ние схем управлени , после чего содержимое регистров сравниваетс .

Кроме того, по сигналу Строб должен сформироватьс  сигнал приема информации в регистр 12 входных данных (элемент И 39, см. описание работы в режиме Считать). По этому сигналу код В4, поступающий с информационной шины 19 через первый мультиплексор на информационную шину 20 должен занестись в регистр 12 входных данных. В первый рабочий регист процессора записываетс  константа В4, во второй рабочий регистр процессора переписываетс  информаци 

из регистра 12 входных данных, после этого информаци  в рабочих регистрах сравниваетс .

Дл  проверки сброса запроса на микропрограммное прерывание в регистр 8 режимов заноситс  признак сброса запроса, который должен сбросить триггеры 42 и 69. В первом рабочем регистре процессора подготавливаетс  константа, соответствующа  сбросу запроса на прерывание, во второй рабочий регистр считываетс  реальное состо ние схем управлени , результаты сравниваютс . Аналогичным образом могут быть проверены и други схемы устройства.

Дл  сброса режима диагностики служит специальный код (В1). Он г-1икропрограммно заноситс  в регистр выходных данных, поступает ло информационной шине в узел 21 имитации и дешифруетс  элементом И 74 и дешифратором 73. При наличии признака диагностики на управл ющей шине 17 устройства и дешифрации кода В1 происходит сброс триггера 75 в нулевое состо ние, которое разрешает работу первого и второго мультиплексоров по первым .информационным входам, как описано выше. Кроме того, тригге 75 может быть переведен в нулевое состо ние по сбросу системы при включении электропитани .

Узел 13 анализа управл ющих сигналов предназначен дл  приема и преобразовани  асинхронных управл ющих сигналов, поступающих от вргешнего устройства, выдачи этой информации в процессор, а также дл  формировани  запроса на микропрограммное прерывание в режиме Сервис.

Рассмотрим дл  примера работу узла анализа управл ющих сигналов при нажатии клавишного переключател  Окончить. При нажатии клавиши , Окончить высокий потенциал по вл етс  на управл ющем входе 23 устройства , т.е. на управл ющей шине 18 устройства (режим диагностики отсутствует), и устанавливает в единичное состо ние триггер 46 при наличии разрещающего пот-енциала режимов Считать или Записать, поступающего с первой группы информационных выходов регистра 8 режимов по линии 27. При отжатии клавиши Окончить по единичному состо нию триггера 46 устанавливаетс  триггер 47. Кроме

того, на синхровход триггера 47 подаетс  разрешающий синхросигнал с выходной шины 3 синхронизации процессора дл  синхронизации вырабатываемых при нажатии клавиш сигналов с работой процессора. Высокий потенциал с выхода триггера 47 поступает на элемент ИЛИ 58 дл  выработки в формирователе 14 сигнала прерывани  сигнала запроса на микропрограммное прерывание, поступающего в процессор по входной шине 5 прерывани  процессора. Кроме того, высокий потенциал с выхода триггера 47 поступает на входную информационную шину 2 процессора, что дает возможность микропрограммно опросить состо ние данного узла. Сбрасываютс  триггеры 46 и 47 сигналом из регистра 8 режимов при микропрограммной установке признака сброса. Остальные элементы схемы построены аналогично и работают подобным образом .

Узел контрол  повышает надежность устройства св зи, контролиру  работу интерфейса на линии устройство дл  сопр жени  - внешнее устройство Интерфейс организован таким образом, что-в ответ на сигнал Цикл, сопровождающий байт информации, внешнее устройство должно вьщать сигнал Обратна  св зь, по которому сбрасываетс  сигнал Цикл, а по сн тию сигнала Цикл внешнее устройство снимает сигнал Обратна  св зь. Схема контрол  предназначена дл  фиксации моментов зависани , т.е. когда в ответ на сигнал Цикл внешнее устройство не вьщает сигнал Обратна  св зь или вьщав, не снимает ее

Схема работает следующим образом

Из процессора по выходной шине 3 синхронизации поступают тактовые импульсы, период которых по крайней мере в два раза больше промежутка времени, в течение которого осуществл етс  нормальный прием байта информации внешним устройством с помощью сигналов Цикл и Обратна  св зь. По заднему фронту тактового импульса высокий потенциал по вл етс  на выходе элемента НЕ 60 и на выходе элемента И 63. Сигнал Цикл, поступающий с входной управл ющей шины 17 внешнего устройства, устанавливает высокий потенциал на выходе элемента ИЛИ 64, который устанавливает

в единичное состо ние триггер 66, Если в ответ на сигнал Цикл абонент выдает сигнал Обратна  св зь цикл приема байта завершен нормально , то по сн тий сигнала Обратна  св зь, поступающего по управл ющей шине 18 устройства с входа 23, сбрасываетс  триггер 66. Если же сигналы Цикл или Обратна  св зь зависают , то триггер 66 остаетс  в единичном состо нии. Тогда по переднему фронту следующего тактового импульса высокий потенциал по вл етс  на выходах элементов И 62 и 65. Этот сигнал  вл етс  признаком сбо  в работе интерфейса и по линии 31 поступает в узел 13 анализа управл ющих сигналов, где устанавливает триггер 59. При этом с помощью элемента ИЛИ 58 вырабатьшаетс  запрос на микропрограммное прерьгоание, в результате обработки которого указание о сбое становитс  доступным оператору.

S

35

№

IB

S R

n

39

42

5

S 71

3

J(7

/7

Фиг. 2

65

и

Т

68

S R

66

/1

т

Регистр бы ладных данных

Рабочий регистр 1К

Рабочий pezucmp7i fгистру StDtafHin динMutS

Нет

Coofu tHOf off ршиУпгастр ренимсв Sifuналу приет 6 petaatf tmdma вонтг 12

Регистр doHMtit 9-HI

ЗоЯеркю mjoo p/Kia МО кини к с1 1и

Pafowii регистр 1-111

PaSfv/v gfivcfnf Ifetvcmfy Siafiuf ва№ла P

Claims (4)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВОМ ВВОДАВЫВОДА, содержащее регистры режимов, входных данных, выходных данных, признаков операций и хранения адресов, узел анализа управляющих сигналов, формирователь сигнала прерывания, узел фиксации режима работы, узел контроля, при этом информационные входы регистров режимов, выходных данных, признаков операций и хранения адресов подключены к выходной информационной шине процессора, информационные выходы регистра входных данных и узел анализа управляющих сигналов подключены к входной информационной шине процессора, группы синхровходов узла фиксации режима работы, узла анализа управляющих сигналов, синхровходы формирователя сигнала прерывания и узла контроля подключены к синхровходу процессора, первая группа выходов регистра признаков операций подключена к управляющей шине процессора, группа выходов регистра хранения адресов подключена к адресной шине процессора, выход запроса узла анализа управляющих сигналов подключен к входу запроса процессора, выход формирователя сигнала прерывания подключен к входу прерывания процессора, причем первая группа информационных выходов регистра режимов соединена с первой группой управляющих входов узла анализа управляющих сигналов, запускающий выход которого соединен с информационным входом формирователя сигнала прерывания, вторая группа информационных ’ выходов регистра режимов соединена с группой входов режима узла фиксации режима работы, стробирующий _ выход которого соединен с первым управ- S ляющим входом регистра входных данных... выход управляющего разряда регистра выходных данных соединен с установочным входом узла фиксации режима работы, сигнальный выход которого соединен с входом запроса узла анализа управляющих сигналов, установочный вход которого соединен с выходом узла контроля, вторая группа информационных выходов регистра признаков операций соединена с управляющим входом регистра хранения адресов, отличающееся тем, что, с целью повышения достоверности путем организации микропрограммного диагностирования оборудования, в него введен узел имитации сигналов, причем первый и второй входы узла имитации сигналов подключены к информационным и управляющим выходам устройства ввода-вывода соответственно, первый и второй, выходы узла имитации сигналов подключены к информационному и управляющему входам устройства ввода-вы

П608П ’’ DS вода соответственно, третий выход узла имитации сигналов соединен с информационным входом регистра входных данных, второй управляющий вход которого соединен со стробирующим выходом узла имитации сигналов, четвептый выход которого соединен с первым управляющим входом узла контроля, группой управляющих входов узла фиксации режима работы и второй группой управляющих входов узла анализа управляющих сигналов, третья группа информационных выходов регистра режимов и управляющий выход узла, фиксации режима работы соединены с третьим входом узла имитации сигналов, четвертый вход которого соединен с информационным выходом регистра выходных данных, причем управляющий выход узла фиксации режима работы соединен с вторым управляющим входом узла контроля, при этом узел имитации сигналов содержит два мультиплексора, дешифратор, триггер, два элемента И и группу элементов И, причем первые входы элементов И группы и первый информационный вход первого мультиплексора образуют первый вход узла имитации, первый информационный вход второго мультиплексора образует второй вход узла имитации, первые · единичный и нулевой входы¹триггера и первый вход первого элемента И образуют третий вход и второй вход узла имитации, группа входов второго элемента И и дешифратора и второй информационный вход первого мультиплексора образуют четвертый вход и первый выход узла имитации, выходы первого и второго мультиплексоров являются третьим и четвертым выходами узла имитации соответственно, выход первого элемента И является стробирующим выходом узла имитации, выход второго элемента И соединен с вторым единичным и нулевым входами триггера, третьи единичный и нулевой входы которого соединены с соответствующими выходами дешифратора, группа выходов которого соединена с вторыми входами элементов И группы, выходы которых соединены с вторым информационным входом второго мультиплексора, управляющий вход которого соединен с управляющим входом . первого мультиплексора, с вторым входом первого элемента И и с выходом триггера.

2. Устройство по п.1, отличающееся тем, что узел фиксации режима работы содержит пять триггеров, четыре элемента И и элемент ИЛИ, причем первые входы первого и второго элементов И и первый вход третьего элемента И образуют группу синхровхог.ов узла, второй вход первого элемента И и первый вход четвертого элемента И образуют группу управляющих входов узла, второй вход третьего элемента И, второй вход четвертого элемента И, нулевой вход первого триггера образуют вход режима узла, единичный вход второго триггера является установочным входом узла, выход третьего элемента И соединен с первыми единичными входами первого и третьего триггеров, первым входом элемента ИЛИ и является стробирующим выходом узла, выход первого триггера соединен с вторым входом элемента ИЛИ, первым единичным входом четвертого триггера и является сигнальным выходом узла, вывыход четвертого триггера является управляющим выходом узла, при этом в узле фиксации режима работы второй вход первого элемента И соединен с первым нулевым входом пятого триггера, нулевым и вторым единичным входами третьего триггера, выход которого соединен с третьим входом первого элемента И и вторым входом второго элемента И, выход которого соединен с вторым нулевым входом пятого триггера, единичный вход которого соединен с выходом первого элемента И, а выход - с третьим входом третьего элемента И, четвертый вход которого соединен с выходом элемента ИЛИ, второй единичный вход первого триггера соединен с выходом четвертого элемента И, третий вход которого соединен с выходом второго триггера и вторым единичным входом четвертого триггера, первый и второй нулевые входы которого соединены с нулевым входом второго триггера и первым входом четвертого элемента И.

3. Устройство по п.1, о т л и чающееся тем, что узел анализа управляющих сигналов содержит двенадцать триггеров, два элемента И, элемент ИЛИ, причем первый вход первого элемента И, первый единичный вход первого триггера и син хровход второго триггера образуют группу синхровходов узла, первый единичный вход четвертого триггера, первый единичный и нулевой входы пятого триггера, первый единичный вход шестого триггера, нулевой вход седьмого триггера, второй вход первого элемента И, первый вход элемента ИЛИ и нулевой вход второго триггера образуют первую группу управляющих входов узла, первый и второй единичные входы третьего триггера, вторые единичные входы пятого и шестого триггеров, единичный вход восьмого триггера и второй единичный ..вход первого триггера образуют вторую группу управляющих входов узла, второй вход элемента ИЛИ является входом запроса узла, первый единичный вход седьмого триггера является установочным входом узла, выходы второго, седьмого, девятого, десятого, одиннадцатого и двенадцатого триггеров, элемента ИЛИ и единичный выход третьего триггера образуют информационный выход узла, выход элемента ИЛИ, кроме этого является запускающим выходом узла, выход второго элемента И является выходом запроса узла, при этом в узле анализа управляющих сигналов нулевой вход третьего триггера соединен со своими единичными входами, единичный выход третьего триггера соединен с первым единичным входом второго триггера, второй единичный вход которого соединен с выходом четвертого триггера, нулевой вход которого соединен с выходом второго триггера и с третьим входом элемента ИЛИ, синхровход которого соединен с синхровходами девятого, десятого и одиннадцатого триггеров, выходы которых соёдинены с четвертым, пятым и шестым входами элемента ИЛИ соответственно, седьмой вход которого соединен с выходом седьмого триггера, второй единичный вход которого соединен с первым единичным входом пятого триггера, второй единичный вход которого соединен с гервым единичным входом девятого триггера, второй единичный и нулевой входы которого соединены с выходом пятого триггера, нулевой выход третьего триггера соединен с вторым единичным входом четвертого триггера, второй единичный вход шестого триггера соединен с первым единичным входом десятого триггера, второй единичный и нулевой входы которого соединены с выходом шестого триггера, нулевой вход которого соединен с нулевыми входами пятого и восьмого триггеров, единичный вход которого соединен с первым единичным входом одиннадцатого триггера, второй единичный и нулевой входы которого соединены с выходом восьмого триггера, нулевой вход седьмого триггера соединен с первым входом второго элемента И, второй вход которого соединен с выходом двенадцатого триггера, первый единичный вход которого соединен с вторым единичным входом первого триггера, выход которого соединен с вторым единичным и нулевым входами двенадцатого триггера, выход первого элемента И соединен с нулевым входом первого триггера.

4. Устройство по п.1, о т л и чающееся тем, что узел контроля содержит триггер, три элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, причем вход элемента НЕ соединен с входом элемента задержки, первым входом первого элемента И и является синхровходом узла, первый и второй входы элемента ИЛИ являются первым и вторым управляющими входами узла соответственно, выход второго элемента И является выходом узла, при этом выход элемента задержки соединен с первым входом третьего элемента И и вторым входом первого элемента И,.выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом триггера, первый единичный вход которого, соединен с выходом третьего элемента И, второй вход которого соединен с вы-, ходом элемента НЕ, выход элемента ИЛИ соединен с нулевым и вторым единичным; входами триггера.

I