SU1059572A1 - Устройство дл логарифмировани двоичных чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее первый блок делени , регистр старших разр дов аргумента, выход которого соединен с входом первого блока пам ти и с первыми входами первого и второго сдвигатёлей, выход регистра младших разр дов аргумента подключен к вторым входам первого и второго сдвигатёлей, выход второго блока пам ти соединен с первым информационным входом первого коммутатора, выход которого подключен к первому входу первого сумматора, выход второго коммутатора соединен с вторьдм входом первого сумматора, вход которого подключен к входу регистра результата, выходы блока синхронизации соединены с управл ющими входами регистров старших и младших разр дов аргумента, первого и второго коммутаторов, первого и второго регистров и третий сдвигатель,отличающее с  тем, .что,.с целью повышени  быстродействи , в него-дополнительно введены второй сумматор, второГ- блок делени  и третий регистр, причем выход регистра старших разр дов аргумента соединен с информационным входом первого регистра, выход которого подключен к входу второго блока пам ти, выход регистра младших разр дов аргумента соединен с информационным входом второго регистра, выход которого подключен к первому информационному входу второго коммутатора и информационному входу третьего сдвигател , выходы первого и в орого сдви- гателей соединены с первыми информационными входами первого блока делени  и второго сумматора соответственно , выход первого блока пам ти (Л подключен к второму информационному входу первого блока делени , выход которого соединен с вторым входом второго сумматора, выход которого подключен к информационному входу третьего регистра, выход которого соединен с первым информационным входом второго блока делени , второй вход которого подключен к выходу пер ел вого сумматора, выход второго блока со СП делени  соединен с вторым информационным входом второго коммутатора, выход третьего сдвигател  подключен vl к второму информационному входу первого коммутатора, выходы блока синю хронизации соединены с управл ющими входами первого и второго блоков делени , третьего регистра, третьего сдвигател  и регистра результата.

Description

Изобретение OTHocHTCjr к вычислительной технике и может быть исполь зовано в качестве цифрового генератора значений логарифмической функции . Известно цифровое устройство дл  логарифмировани  двоичных чисел, крторое содержит регистр старших разр дов аргумента, соединенный с адрес ными входами двух блоков пам ти и регистр младших разр дов аргумента,, вход которого через сдвигатель,первый коммутатор и сумматор подключен к выходному регистру С1 Основным недостатком подобных устройств  вл етс  большой объем по сто нной пам ти, требуемый дл  хране ни  таблиц коэффициентов, что существенно суйсает область применени  подобных устройств и позвол ет их использовать лишь в малоразр дных ЦВМ. Наиболее близким к предлагаемому  вл етс  устройство дл  логарифмировани  двоичных чисел, которое содержит регистр старших разр дов аргумента; , соединенный 1-е адресным входом блока пам ти и с входами второго и третьего сдвигател , регистр младших разр дов аргумента, выход которого соединен с вторыми входами первого и второго сдвигател , первый блок делени , входы которого соедине ны, с выходами первого блока пам ти и вторым сдвигателем, второй блок пам ти , выход которого подключен к пер вому входу первого коммутатора,второ вход которого соединен с .выходом третьего сдвигател , а выход подключен к первому входу первого сумматора , второй вход которого соединен с выходом второго коммутатора, а выход св зан с регистром результата, и бло . синхронизации C2J.. В известном устройстве значительно снижаетс  емкость блоков пам ти по сравнению с устройством-аналогом, но заметно увеличиваетс  врем  вычислени  логарифма, что -св зано с двукратным последовательным применением операции делени . Цель изобретени  - повышение производительности устройства. Поставленна  цель достигаетс  тем что в устройство дл  логарифмировани двоичных чисел, содержащее первый блок делени , регистр старших разр дов аргумента, выход которого соединвн с входом первого блока пам ти и с первыми входами первого и второго сдвигателей, выход регистра младших разр дов аргумента подключен к вторым входам первого и второго сдвигателей , выход второго блока пам ти соединен с первь1м информационным вхо дом первого коммутатора, выход которого подключен к первому входу пер .вого сумматора, выход .второго коммутатора соединен с вторым входом лервого сумматора, выход которого подключен к входу.регистра результата ., выходы блока синхронизации соединены с управл ющими входами регистров старших и младших разр дов аргумента, первого и - второго коммутаторов,первого и второго регистров и третий сдвигатель, дополнительно введены, второй сумматор, второй блок делени  и третий регистр, причем выход регистра старших разр дов аргумента соединен с информационным входом первого регистра, выход которого подключен к входу второго блока пам ти, выход регистра младчшх разр дов аргумента соединен с информационным входом второго регистра, выход которого подключен к первому информационному входу второго коммутатора и информационному входу третьего сздвигател , выходы первого и второго сдвигателей соединены с первьми информационными входами первого блока делени  и второго сумматора соответственно, выход первого блока пам ти подключен к второму информационному входу первого блока делени ,выход которого соединен с вторыг. входом второго сумматора , выход которого подключен к информационному входу третьего регистра, выход которого соединен с первым информационным входом второго блока делени , второй вход которого подключен к выходу первого сумматора, выход второго блока делени  соединен с вторым информационным входом второго коммутатора, выход третьего сдвигател  подключен к второму информационному входу первого коммутатора, выходы блока синхронизации соединены с управл ющими входами первого и второго блоков делени , третьего регистра, третьего сдвигател  и регистра результата . Вычисление натурального логарифма от нормализованного аргумента Х() производитс  в устройст- не на основе следующих соотношений enXciF(X) F(X) enXjj + 3AX/F(X) Р()((2Хо+ЛХ) Здесь X - опорна , часть аргумента, представленна  к-старшими разр дами аргумента, а дх - приращение аргу- мента, представленное h-К-двоичными разр дами, где и- общее количество разр дов требуемое дл  представлени  аргумента х. Значени  рКрИ-2Хд, завис щие только от опорной части аргумента, вычисл ютс  предварительно и занос тс  в таблицы, Еализованные на блоках посто нной пам ти,

На чертеже представлена блокгсхема предлагаемого устройства.

Устройство содержит регистр 1 старших разр дов аргумента, первый регистр 2, первый блок 3 пам ти, первый и второй сдвигатели 4 и 5 соответственно , регистр б м адших разр дон аргумента, второй регистр 7,первый блок 8 делени , второй сумматор 9, третий регистр 10, второй блок 11 делени , второй коммутатор 12, первы сумматор 13, регистр 14 результата, ,третий сдвигатель 15, первый коммутатор 16, второй блок 17пам ти и /блок 18 синхронизации.

Первый и второй сдвигатели 4 и 5

реализуют операции 1- 4 X-f-дХ , и (-д X соозввтственно, которые заключаютс  в сдвиге старших разр дов аргумента на 2 и 1 разр д влево и заполнении освободившихс  разр дов нул ми.

Предлагаемое устройство дл  логарифмировани  двоичных чисел работает следующим образом,

В первом такте ,работы устройства по сигналу блока 18 синхронизахщи происходит приемЗначени , аргумента X на регистры старших 1 и младших б разр дов аргумента. Значение Х с выхода .регистра 1 старших разр дов аргумента передаетс  на адЕ есные входы первого блока Я пам ти, на выходе которого по вл етс  значение 2х , поступающее на вход делимого первого блока8 делени , и на входы первого и второго сдвигатёлей 4 и 5, на другие входы которых поступает значение дх с выхода регистра 6 младших разр дов аргумента. На выходах первого и второго сдвигатёлей 4 и 5 формируютс  значени  , поступающие на вход делител  первого блока 8 делени , и 4, поступающее на второй вход второго сумматора 9.

Во втором такте по сигнгшу блока 18 синхронизации запускаетс  первый блок 8 делени  и результат операции поступает на первый вход второго сумматора 9, на выходе которого образуетс  значение

.Р,(Х| 4Хо дХ-2Х /()

В третьем такте работы устройства по сигналу, блока 18 синхронизации значение F X поступает на третий регистр 10, значение Дх поступает на второй регистр 7, а значение Хд на первый регистр 2. При этом значение 2fix, сформированноена третьем сдвигателе 15, через первьгй коммутатор 16 поступает на второй вход первого сумматора 13, на второй вход .которог поступает значение дх, переданное через второй коммутатор 12. Значение 3uix с выхода первого сумматора посту

пает на вход делимого второго блока 11 делени , на вход делител  которого передаетс  значение F(Xf;c выхода третьего регистра 10. Одновременно с этим блок 18 синхронизации выдает сигналы управлени  дл  первого такта работы устройства, обеспечива  тем самым прием нового значени  аргумента X и его последующую обработку, описанную, выше.

В четвертом такте работы -по сигналу блока 18 синхронизации второй блок 11 делени  выполн ет операцию делени  и через второй коммутатор 12 передает результат на первый вход первого сумматора 13, на второй вход которого передаетс  через первый коммутатор 16 значение КпХд с выхода второго блока 17 пам ти. На выходе первого сумматора 13 формируетс  значение FtXJrCnXp+Зд X/F(X) . Одновременно

с этим блок 18 синхронизации выдает сигналы управлени  дл  второго такта работы устройства, обеспечива  тем самым правильную последовательность работы блока устройства, привод щую к формированию значени  промежуточного результата F(Xj на выходе второго сумматора 9 дл  нового значени  .аргумента х.

В п том такте работы устройства по сигналу блока синхронизации значение F(X) с выхода первого сумматора 13 принимаетс  на регистр 14 результата . Одновременно с этим блок 18 синхронизации выдает сигналы управлени  дл  первого и третьего тактов , работы устройства, что обеспечивает последовательности функционировани  блоков устройства, описанные выше дл  соответствующих тактов его работы.

Оценим производительность Р данного устройства, определ емую количеством вычисленных значений логарифма в единицу времени:

Р, 1/п.о,.(Тр,Т,),

где Tjj - Bpefoi выполнени  первого и

второго тактов работы, Tj - врем  выполнени  третьего

ичетвертого тактов устройства .

SClii в Б+ дел+ сЛ 1 ) idiп сдв

здесь Тддп врем  записи информаци

на регистр;

вы5 зРбм  В1э1борки информации из блока пам ти)

- врем  выполнени  операции сдвига на сдвигателе;

- врем  выполнени  операции делени 

Т - врем  выполнени  операции сложени .

Производительность Р устройства прототипа можно оценить по формуле Р 1/т, где .,;5+2Тде t2T- врем , необходимое дл  получени  результата .

Выигрыш по производительности дл  предлагаемого устройства по сравнению с устройством прототипа определ етс  отношением

i-.

2Тзс,п выб 2Тдед

Л

см

Рп--«(,Т.Т.,„(.

След5в:ательно, производительность предлагаемого устройства по сравнению с устройством прототипа выше почти в два раза.

LlJ

Claims (1)

1. УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащее первый блок деления, регистр старших разрядов аргумента, выход которого соединен с входом первого блока памяти и с первыми входами первого и ' второго сдвигатёлей, выход регистра младших разрядов аргумента подключен к вторым входам первого и второго сдвигателей, выход второго блока памяти соединен с первым информационным входом первого коммутатора, выход которого подключен к первому входу первого сумматора, выход второго коммутатора соединен с вторым входом первого сумматора, вход которого подключен к входу регистра результата, выходы блока синхронизации соединены с управляющими входами регистров старших и младших разрядов аргумента, первого и второго коммутаторов, первого и второго регистров и третий сдвигатель,отличающее с я тем, .что, с целью повышения быстро- действия, в него дополнительно введены второй сумматор, второй блок деления и третий регистр, причем выход регистра старших разрядов аргумента соединен с информационным входом первого регистра, выход которого подключен к входу второго блока памяти, выход регистра младших разрядов аргумента соединен с информационным входом второго регистра, выход которого подключен к первому информационному входу второго коммутатора и информационному входу третьего сдвигателя, выходы первого и второго сдвигателей соединены с первыми информационными входами первого блока делеНия и второго сумматора соответст- $д венно, выход первого блока памяти подключен к второму информационному входу первого блока деления, выход которого соединен с вторым входом второго сумматора, выход которого подключен к информационному входу третьего регистра, выход которого соединен с первым информационным входом второго блока деления, второй вход которого подключен к выходу первого сумматора, выход второго блока деления соединен с вторым информационным входом второго коммутатора, выход третьего сдвигателя подключен к второму информационному входу первого коммутатора, выходы блока синхронизации соединены с управляющими входами первого и второго блоков деления, третьего регистра, третьего сдвигателя и регистра результата.