SE468570B - Anordning foer oeverfoering av data mellan datasaendande och datamottagande enheter anslutna till en gemensam databuss. - Google Patents

Description

15 20 25 30 35 468 570 2 styrkort ansluten I/O-enhet och en systembuss, till vilken nämnda styrkort är anslutet, lagras i ett för styrkortet lokalt minne (ett s k fickminne) samtidigt som nämnda dataöverföring sker. Detta uppnås därigenom att en styren- het är ansluten till nämnda datasändande-, datamottagande och DHA-enheter och är inrättad att vid dataöverföring från en datasändande enhet till en datamottagande enhet bringa dataöverföringen att omfatta också simultan överföring av data till det direktadresserbara minnet.

Uppfinningen utgör en vidareutveckling av befintlig teknik inom området DMA (se US patent 3,812 ,465 , Christiansen) samt vanligt förekommande integrerade styrenheter för fler- kanals DMA. Dessa styrenheter för DMA är konstruerade att styra en dataöverföring mellan en I/0-enhet och ett lokalt anslutet minne. Nämnda anordning förändrar och kompletterar funktionen hos styrenheten för DMA så, att ändamålet med anordningen uppfylls.

Den samtidiga överföringen av data mellan en I/0-enhet och en systembuss och uppdatering av ett för styrkortet lokalt minne åstadkoms genom att utnyttja en separat BMA-kanal vars DREQ-signal aktiveras när både DREQ-signalen från styrenheten för den anslutna in-ut-enheten och DREQ- signalen från styrenheten för systembussen samtidigt är aktiverade. När styrenheten för DMA indikerar att en data- överföring kan starta genom .att aktivera BACK-signalen tillhörande kanalen genom vilken dataöverföringen sker, så aktiveras både BACK-signalen för I /0-enhetens styrenhet och BACK-signalen för systembussens styrenhet och data överförs mellan I/0-enheten och systembussen. Den samtidiga uppdate- ringen av styrkortets lokala minne ástadkoms genom den normala minnes-skriv-cykeln hos styrenheten för DMA.

Uppfinningen skall i det följande förklaras ytterligare med hänvisning till bifogade ritning, som i blockschemaform illustrerar den omgivning i vilken anordningen enligt upp- finningen arbetar. v, ff? 10 15 20 25 30 35 3 Pà ritningen betecknar 1 en I/0-enhet och 2 en styrenhet för denna. I/0-enheten 1' är i det visade exemplet en sekundär ndnnesenhet, men alla I/O-enheter, som överför data, är nöjliga. Styrenheten 2 är inrättad att hantera överföring av data mellan I/O-enhetens 1 speciella snitt och ett generellt snitt avsett för anslutning till en buss 14, där direkt minnesaccess (DMA) utnyttjas vid dataöver- föring. Med snitt avses här såväl de kretslösningar som de regler (protokoll) sonlerfordras för dataöverföringen. I/O- enheten 1 är i det pá ritningen visade exemplet ansluten till styrenheten 2 med det kända snittet SCSI men andra snitt är möjliga att använda.

Med 3 betecknas en styrenhet för en systembuss 13 och med 4 ett direktadresserbart minne. Styrenheten 3 är inrättad att hantera dataöverföring mellan systembusssen 13 och den lokala bussen 14, där DMA kan utnyttjas för överföring av data. Styrenheten 3 innefattar ett först-in-först-ut-minne (FIFO) 3' för utjämning av överföringshastigheter mellan systembussen 13 och den lokala bussen 14. I det på rit- ningen visade exemplet är snittet för systembussen 13 EISA (Extended Industry Standard Architecture) men även styren- heter för bussar med andra snitt kan användas. Minnet 4 är anslutet via bussen 14 och används här som fickminne, men även andra användningar är möjliga.

En styrenhet för flerkanals DMA betecknas på ritningen med 5 och med 6 betecknas en styrenhet inrättad att möjliggöra dataöverföring mellan styrenheten 2 och styrenheten 3. I det pà ritningen visade utförandet används tre kanaler, vilka vardera har en DREQ¿-signal nämligen på ledningar 7, 9 och 11 för DREQO, DREQ, resp DREQZ för att indikera att den till signalen anslutna styrenheten är redo att överföra data samt en DACKn-signal, nämligen på ledningar 8, 10 och 12 för DACKO, DACK, resp DACKZ, som aktiveras av DMA- styrenheten 5 när överföring kan ske. Styrenheten 5 använder skriv- och lässignaler WR resp RD avsedda för det lokala minnet 4. 10 15 20 25 468 570 4 Överföring av data mellan I/0-enhetens 1 styrenhet 2 och systembussens 13 styrenhet 3 àstadkommes genom att aktivera den till BMA-styrenheten 5 anslutna DREQz-signalen 11 endast när DREQO- och DREQ1-signalerna samtidigt är aktiva.

På samma sätt aktiveras de två BACK-signalerna DACKO och DACKZ när DHA-styrenheten 5 aktiverar DACKzi-signalenj Att möjliggöra dataöverföring mellan två BMA-enheter, vilka var för sig är kapabla att endast överföra data till och från ett minne, åstadkommes alltså genom att använda DMA- styrenheten 5 för bussarbitrering och låta styrenheten 6 synkronisera DREQ-signalerna från de båda styrenheterna 2 resp 3 så, att en dataöverföring sker endast när båda enheterna är beredda. En egen BMA-kanal används för detta ändamål. styrenheten 6 avslutar dataöverföríngen i de fall lokalt minne ej är delaktigt.

Uppfinningen omfattar även andra tillämpningar med DMA- styrenhet och BMA-slavar tillsammans med styrenhet mot systembuss. Dessa ändrar då styrningen så, att överföringen sker direkt eller indirekt mellan slavarna. Man "lurar" alltså BMA-styrenhet och inblandade slavar att tro att normal DNA-överföring sker.

Fackmannen inser, att styrenheten 6 inom ramen för uppfin- ningen kan byggas upp pà många olika sätt för att arbeta på ovan förklarade sätt. '

Claims (1)

10 15 20 25 30 35 .IE- ON CO G1 “J CD 5 Patentkrav

1. Anordning för överföring av data mellan datasändande och datamottagande enheter anslutna till en gemensam databuss, varvid anordningen innefattar ett direkt- adresserbart minne och en enhet för direkt minnesát- komst (DMA) inrättad att styra överföringen av data mellan nämnda datasändande och datamottagande enheter, k ä n n e t e c k n a d därav, att en styrenhet (6) är ansluten till nämnda.datasändande-, datamottagande- och DMA-enheter och är inrättad att vid dataöverföring från en datasändande enhet 'till en. datamottagande enhet bringa dataöverföringen att omfatta också simultan överföring av data till det direktadresser- bara minnet (4). Anordning enligt patentkrav 1, k ä n n e t e c k n a d därav, att styrenheten (6) är inrättad att synkro- nisera till dataenheterna resp 'till det direktad- resserbara minnet (4) tillordnade slavars Data Request (DREQ)- och Data Acknowleage (macro-signaler sa, att dataöverföringen sker endast när den datamottagande enheten och det direktadresserbara minnet (4) båda är beredda härför. Anordning enligt patentkrav 2, k ä n n e t e c k n a d därav, att styrenheten (6) är förbunden med dels de dataöverförande enheternas resp DREQ- och DACK-anslut- ningar och dels med DMA-enheten via en ytterligare av konventionellt tillgängliga DREQ-DACK-anslutningar till DMA-styrenheten (5) och är inrättad att aktivera DREQ-signalen på DMA-styrenhetens (5) ytterligare anslutning när de dataöverförande enheternas DREQ- signaler båda är aktiva och att aktivera de data- överförande enheternas DACK-signaler då DMA-styr- enheten aktiverat den ytterligare anslutningen.