RU2454841C2 - Схемная подложка - Google Patents

Схемная подложка Download PDF

Info

Publication number
RU2454841C2
RU2454841C2 RU2008152823/07A RU2008152823A RU2454841C2 RU 2454841 C2 RU2454841 C2 RU 2454841C2 RU 2008152823/07 A RU2008152823/07 A RU 2008152823/07A RU 2008152823 A RU2008152823 A RU 2008152823A RU 2454841 C2 RU2454841 C2 RU 2454841C2
Authority
RU
Russia
Prior art keywords
layer
glass
substrate
dielectric material
dielectric
Prior art date
Application number
RU2008152823/07A
Other languages
English (en)
Other versions
RU2008152823A (ru
Inventor
Бернд ХЕГЕЛЕ (DE)
Бернд ХЕГЕЛЕ
Original Assignee
Аб Микроэлектроник Гезелльшафт Мит Бешренктер Хафтунг
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Аб Микроэлектроник Гезелльшафт Мит Бешренктер Хафтунг filed Critical Аб Микроэлектроник Гезелльшафт Мит Бешренктер Хафтунг
Publication of RU2008152823A publication Critical patent/RU2008152823A/ru
Application granted granted Critical
Publication of RU2454841C2 publication Critical patent/RU2454841C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/02—Feeding of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/053—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C3/00—Glass compositions
    • C03C3/04—Glass compositions containing silica
    • C03C3/062—Glass compositions containing silica with less than 40% silica by weight
    • C03C3/064—Glass compositions containing silica with less than 40% silica by weight containing boron
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C4/00—Coating by spraying the coating material in the molten state, e.g. by flame, plasma or electric discharge
    • C23C4/18—After-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0116—Porous, e.g. foam
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/017—Glass ceramic coating, e.g. formed on inorganic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1147—Sealing or impregnating, e.g. of pores
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1333—Deposition techniques, e.g. coating
    • H05K2203/1366—Spraying coating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Laminated Bodies (AREA)
  • Coating By Spraying Or Casting (AREA)

Abstract

Изобретение относится к схемной подложке с металлическим несущим слоем, на котором по меньшей мере локально расположен диэлектрический слой, причем диэлектрический слой имеет множество пор. Технический результат - повышение электрической изоляционной способности слоя диэлектрического материала, устранение проблемы возникновения коротких замыканий. Достигается тем, что схемная подложка с металлическим несущим слоем, на который по меньшей мере локально нанесен слой диэлектрического материала, причем слой диэлектрического материала имеет множество пор, причем поры (20) по меньшей мере со стороны слоя диэлектрического материала, противоположной несущему слою подложки, заделаны стеклом (9). 2 н. и 10 з.п. ф-лы, 5 ил.

Description

Настоящее изобретение относится к схемной подложке с металлическим несущим слоем, на котором по меньшей мере локально расположен диэлектрический слой, причем диэлектрический слой имеет множество пор.
Такие схемные подложки, в первую очередь, находят применение в силовой полупроводниковой технике, в особенности в области высокотемпературных приложений, как то: подкапотное пространство автомобиля.
Работа любой электрической или электронной схемы связана с выделением тепла, которое во избежание нарушения работы схемы или ее выхода из строя должно отводиться как можно скорее. В частности, силовая электроника при работе отличается выделением очень большого количества тепла. Усложняющим фактором при высокотемпературном использовании является также относительно высокая температура в окружающем пространстве свыше 100°C (например, около 150°C в некоторых местах подкапотного пространства автомобиля). Для возможно более быстрого отвода выделяющегося тепла электрические или электронные схемы наносятся на схемные подложки, металл которых может служить теплоотводом.
Слой из диэлектрического материала, который в большинстве случаев гораздо тоньше, чем любой из металлических слоев, служит прежде всего для электрической изоляции отдельных токопроводящих дорожек, нанесенных на слой диэлектрика, от материала несущего слоя подложки. Вместе с тем может быть выбран диэлектрический материал, отличающийся очень низким термическим сопротивлением, так что тепло, выделяемое электрическими или электронными компонентами, смонтированными на слое диэлектрического материала, может максимально быстро отводиться металлическим элементом подложки.
Диэлектрический слой после его изготовления может содержать множество пор. По множеству причин может возникнуть необходимость заделки этих пор печатным материалом. Наличие пор оказывает, например, отрицательное воздействие на изоляционную способность слоя диэлектрического материала, что может создать проблемы во влажной рабочей атмосфере. Из-за проникновения влаги в поры может произойти короткое электрическое замыкание между токопроводящими дорожками и металлом несущего слоя материала подложки.
В зависимости от способа изготовления проблема образования пор проявляется в разной степени. В частности, способы изготовления, при которых слой диэлектрического материала наносится на металл подложки способом термического напыления, осложнены проблемой образования пор.
Такие способы описаны, например, в GB 990023, GB 1461031 и ЕР 115412 А2. Хотя способ термического напыления сам по себе удобен для нанесения диэлектрического материала на металл подложки, все же возникает проблема наличия в нанесенном слое диэлектрического материала множества пор, что может существенно уменьшить электрическую изоляционную способность слоя диэлектрического материала. Особенно проблемным является наличие пор во влажной атмосфере.
ЕР 48992 А2 описывает, например, способ, при котором после термического напыления слоя диэлектрического материала на него для заделки пор наносится смола. Из DE 19529627 С1 следует также заделка пор путем нанесения эпоксидной смолы. Кроме того, известна также заделка пор с помощью керамической глазури, плавящейся в интервале температур между 600 и 800°C.
Применение смол имеет тот недостаток, что речь идет об относительно затратном способе, поскольку смолы должны отверждаться соответствующим способом (например, путем полимеризации, см. ЕР 48992 А2). Нанесение керамической глазури, дополнительно описанное в DE 19529627 С1, является нежелательным, поскольку керамическая глазурь, являющаяся продуктом изготовления фарфора и плавящаяся при указанных температурах, содержит значительные количества свинца, и поэтому в большинстве стран не допускается к применению. Кроме того, оказалось, что подобная керамическая глазурь часто сама является пористой, так что пленка, нанесенная на слой диэлектрического материала, сама может иметь дыры. В этом случае проблема возникновения коротких замыканий вообще не устраняется.
Задачей изобретения является получение схемной подложки, лишенной вышеуказанных недостатков уровня техники.
Эта задача решается с помощью схемной подложки с признаками пункта 1 формулы изобретения.
Применение стекла в качестве материала заделки, предусматриваемое согласно изобретению, имеет по сравнению с применением смол то преимущество, что стекло не нужно отверждать с помощью специальной технологической операции.
Например, может быть предусмотрено нанесение стекла способом термического напыления. Предпочтительно, это осуществляется одновременно с термическим напылением слоя диэлектрического материала (коротко, изоляционного слоя). В обоих случаях затвердевание стекла осуществляется автоматически при охлаждении.
Можно также предусмотреть, чтобы слой диэлектрического материала обмазывался стеклом или чтобы стекло наносилось способом печати (например, трафаретной печати). В этом случае отверждение может происходить в печи.
По сравнению с нанесением керамической глазури, известным из уровня техники, использование стекла имеет то преимущество, что стекло не должно содержать свинца и, кроме того, само оно после нанесения не приводит к образованию дыр.
Особенно предпочтительно предусмотреть, чтобы поверхность слоя диэлектрического материала со стороны, противоположной несущему слою подложки, по существу была свободна от стекла. Этого можно добиться удалением стекла с поверхности слоя диэлектрического материала или в случае применения термического напыления - выбором соответствующих технологических параметров.
На подвергнутый заделке диэлектрический слой известным способом могут быть нанесены токопроводящие дорожки. Готовая схемная подложка может содержать электрические и/или электронные компоненты. Для получения токопроводящих дорожек на диэлектрический слой может наноситься, а затем внедряться в него проводящая паста. Нанесение пасты, предпочтительно, осуществляется способом трафаретной печати или струйным способом.
В качестве диэлектрического слоя может быть использован керамический материал, например, оксид алюминия (Al2O3) или нитрид алюминия (AlN).
Можно, например, предусмотреть, чтобы используемое стекло состояло из оксида висмута III (трехокиси дивисмута), оксида алюминия, двуокиси кремния или оксида бора III (трехокиси дибора) или из смеси этих двух или нескольких компонентов. В возможном примере осуществления может быть предусмотрено, чтобы используемое стекло состояло на 55% из оксида висмута III, на 21% - из оксида алюминия, на 14% - из двуокиси кремния и на 10% - из оксида бора III. Соответствующие стекла могут быть приобретены, например, в Ferro Corporation, 1000 Lakeside Avenue, Cleveland, Ohio 44114-7000, USA (www.ferro.com).
Желательная заделка пор может быть достигнута при количестве материала заделки (стекла) около 5-30% от общего количества диэлектрического материала и материала заделки (стекла).
Металлический несущий слой схемной подложки может состоять, например, из алюминия или меди.
Если в качестве способа напыления выбрано плазменное напыление, то следует обратить внимание на то, чтобы материал заделки, присутствующий чаще всего в виде порошка, выбирался с таким размером зерен и с такой температурой, например 2100°C, чтобы он мог распыляться на металл несущего слоя подложки без возгорания.
Применены могут быть, например, порошок оксида алюминия (Al2O3) с размером зерен 5-60 мкм (типичными являются размеры 5,6 или 22,5 мкм) и температура плавления порядка 2050°C.
Во всех примерах осуществления, предпочтительно, предусмотрено, чтобы металлический несущий слой схемной подложки одновременно выступал в качестве механического носителя всех компонентов подложки.
Другие преимущества и подробности отдельных вариантов осуществления изобретения раскрываются на основе фигур и относящихся к ним описаний. При этом показано:
фиг.1 схематически изображает устройство для осуществления способа согласно изобретению, а
фиг. 2а, b, с изображают виды сверху, сбоку и деталировку схемной подложки, изготовленной способом согласно изобретению.
На фиг.1 изображено термическое напыление слоя 3 диэлектрического материала на слой 2 из металлического несущего материла схемной подложки 1. Схематически изображена плазменная пушка 13 с катодом 14 и анодом 15. Стрелки 16 показывают подачу плазмообразующего газа. В результате высокочастотного зажигания между катодом 14 и анодом 15 возникает электрическая дуга, что ведет к ионизации плазмообразующего газа. Образовавшаяся таким образом плазма покидает форсунку с высокой скоростью (около 300-700 м/сек) и с температурой порядка 15000-20000°C. С помощью устройства 17 для внедрения материал, наносимый на слой 2 (изображенный стрелкой 18), внедрятся в плазменную струю, где он расплавляется и разгоняется до высокой скорости. Расплавленный материал с высокой скоростью попадает на металлический несущей слой 2 (струя 19) подложки и оседает на нем в качестве диэлектрического слоя 3 (короче, изоляционного слоя 3). В предпочтительном варианте осуществления смесь из материала заделки (стекла 9) и диэлектрического материала одновременно вносится в плазменную струю с помощью устройства 17 для внедрения.
На фиг. 2а в качестве примера изображены вид сверху схемной подложки 1, на которой размещен слой 3 диэлектрического материала, на который нанесены токопроводящие дорожки 4, а также электрические или электронные компоненты 5. В этом примере осуществления металлический несущий слой 2 схемной подложки состоит из алюминия, очищенного и зачищенного перед термическим напылением с помощью пескоструйной технологии. По четырем углам металлического несущего слоя 2 подложки выполнены отверстия 8, через которые схемная подложка 1 впоследствии может быть привинчена. Кроме того, на фиг. 2а видны двадцатичетырехполюсная контактная колодка 6, а также девятиполюсная контактная колодка 7. В случае изображенных электрических или электронных деталей речь идет о микроконтроллерах, регуляторах, возбуждающих схемах, силовых транзисторах и сопротивлениях.
После термического напыления на диэлектрический слой 3 методом печати были нанесены токопроводящие дорожки 4, а затем при температурах между 400 и 530°C подвергнуты спеканию. Затем на нанесенные токопроводящие дорожки 4 с помощью трафаретной печати был нанесен слой паяльной пасты, в котором впоследствии были смонтированы электрические или электронные схемы.
Смонтированные компоненты 5 и контактные колодки 6, 7 были смонтированы на подложке одновременно.
Для достижения идеального отвода тепла, выделяемого электрическими и электронными компонентами 5, все они были смонтированы на схемной подложке 1 (на ее диэлектрическом слое 3) непосредственно, т.е. без выводных рамок.
На фиг.2b изображена многослойная структура схемной подложки 1. Само собой разумеется, что масштаб в этом изображении не соблюдается. Толщина металлического несущего слоя 2 подложки может составлять, например, 2-10 мм (типичной является величина 1-5 мм), в то время как диэлектрический слой 3 в большинстве случаев имеет толщину 30-70 мкм.
На фиг.2с в виде выносного элемента показан участок диэлектрического слоя 3 схемной подложки 1, изображенной на фиг. 2а и 2b. В диэлектрическом слое 3 видны поры 20, заделанные стеклом. Кроме того, видно, что поверхность диэлектрического слоя 3 за пределами участка пор 20 по существу свободна от стекла.

Claims (12)

1. Схемная подложка с металлическим несущим слоем, на который по меньшей мере локально нанесен диэлектрический слой, причем диэлектрический слой имеет множество пор, причем поры (20) по меньшей мере со стороны диэлектрического слоя (3), противоположной несущему слою (2) подложки, заделаны стеклом (9), отличающаяся тем, что поверхность диэлектрического слоя (3) со стороны, противоположной несущему слою (2) подложки, по существу, свободна от стекла.
2. Подложка по п.1, отличающаяся тем, что на диэлектрический слой (3) нанесены токопроводящие дорожки (4, 4').
3. Подложка по п.1, отличающаяся тем, что на схемной подложке (1) смонтированы электрические и/или электронные компоненты (5).
4. Подложка по п.1, отличающаяся тем, что материалом диэлектрического слоя (3) является керамический материал, предпочтительно оксид алюминия (Аl2O3) или нитрид алюминия (AlN).
5. Подложка по п.1, отличающаяся тем, что стекло (9) состоит из оксида висмута III, оксида алюминия, двуокиси кремния или оксида бора III, или из смеси этих двух или нескольких компонентов.
6. Подложка по п.5, отличающаяся тем, что стекло (9) состоит на 55% из оксида висмута III, на 21% из оксида алюминия, на 14% из двуокиси кремния и на 10% из оксида бора III.
7. Подложка по п.1, отличающаяся тем, что количество стекла (9) составляет около 5-30% от общего количества материала диэлектрика и стекла (9).
8. Способ изготовления схемной подложки по любому из пп.1-7, при котором на металлический несущий слой схемной подложки наносят слой диэлектрического материала, отличающийся тем, что во время нанесения слоя диэлектрического материала или после этого на схемную подложку (1) наносят стекло (9).
9. Способ по п.8, отличающийся тем, что слой диэлектрического материала на металлический несущий слой (2) подложки наносят методом трафаретной печати.
10. Способ по п.8, отличающийся тем, что стекло (9) на слой диэлектрического материала наносят путем обмазки или печати.
11. Способ по п.8, отличающийся тем, что слой диэлектрического материала наносят на металлический несущий слой (2) схемной подложки (1) путем термического напыления, предпочтительно вместе со стеклом (9).
12. Способ по п.8, отличающийся тем, что для формирования токопроводящих дорожек (4, 4'), предпочтительно методом трафаретной печати или струйным способом, на слой (3) диэлектрического материала наносят, а затем в него внедряют проводящую пасту.
RU2008152823/07A 2006-06-07 2007-05-25 Схемная подложка RU2454841C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
AT0097306A AT503706B1 (de) 2006-06-07 2006-06-07 Schaltungsträger
ATA973/2006 2006-06-07

Publications (2)

Publication Number Publication Date
RU2008152823A RU2008152823A (ru) 2010-07-20
RU2454841C2 true RU2454841C2 (ru) 2012-06-27

Family

ID=38606495

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2008152823/07A RU2454841C2 (ru) 2006-06-07 2007-05-25 Схемная подложка

Country Status (17)

Country Link
US (1) US8134083B2 (ru)
EP (1) EP2025210B1 (ru)
KR (1) KR20090026270A (ru)
CN (1) CN101461293B (ru)
AT (2) AT503706B1 (ru)
CA (1) CA2659695C (ru)
DK (1) DK2025210T3 (ru)
ES (1) ES2382752T3 (ru)
MX (1) MX2008015669A (ru)
MY (1) MY149242A (ru)
PL (1) PL2025210T3 (ru)
PT (1) PT2025210E (ru)
RU (1) RU2454841C2 (ru)
SG (1) SG174762A1 (ru)
SI (1) SI2025210T1 (ru)
TW (1) TW200814880A (ru)
WO (1) WO2007140494A1 (ru)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMO20060322A1 (it) * 2006-10-12 2008-04-13 Maria Prudenziati Tecnica innovativa per il miglioramento delle caratteristiche dielettriche e di anticorrosione di ricoprimenti ottenuti con tecnologie thermal spray, aps, hvof e analoghe, in particolare di riporti isolanti quali ad es. a1203.
DE102011004171A1 (de) * 2011-02-15 2012-08-16 Brose Fahrzeugteile GmbH & Co. Kommanditgesellschaft, Würzburg Temperierelement und Verfahren zur Befestigung eines Elektrobauteils an dem Temperierelement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410598A (en) * 1981-01-21 1983-10-18 Universita Karlova Process for preparation of insulating coatings upon steel
SU1108962A1 (ru) * 1983-01-06 1995-04-10 В.М. Тюлькин Способ уменьшения дефектности двухслойного диэлектрика в структуре проводник - нитрид кремния - окисел кремния - полупроводник
GB2305672A (en) * 1995-09-29 1997-04-16 Aea Technology Plc An electrically isolating support for electronic components
RU2083064C1 (ru) * 1992-03-10 1997-06-27 Кемеровский государственный университет Способ изготовления электропроводящих серебряных покрытий
RU2254695C1 (ru) * 2003-09-18 2005-06-20 Марийский государственный университет Способ формирования трехмерной толстопленочной схемы

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB990023A (en) 1961-03-13 1965-04-22 Ass Elect Ind Improvements relating to printed electrical circults
US3202591A (en) * 1961-11-24 1965-08-24 Electralab Printed Electronics Method of making an electric circuit structure
US3340164A (en) * 1963-12-26 1967-09-05 Sperry Rand Corp Method of copper plating anodized aluminum
GB1461031A (en) 1975-01-07 1977-01-13 Standard Telephones Cables Ltd Thick film circuits
DE3176951D1 (en) 1980-09-30 1989-01-12 Toshiba Kk Printed circuit board and method for fabricating the same
GB8302216D0 (en) 1983-01-27 1983-03-02 United Kingdom Aromic Energy A Coating for electronic substrate
JPS6028296A (ja) * 1983-07-27 1985-02-13 株式会社日立製作所 セラミツク多層配線回路板
US4544577A (en) * 1984-04-26 1985-10-01 E. F. Johnson Company Process for metallization of dielectric substrate through holes
JPS61571A (ja) * 1984-06-12 1986-01-06 Showa Denko Kk 複合基板の製造方法
US4700276A (en) * 1986-01-03 1987-10-13 Motorola Inc. Ultra high density pad array chip carrier
US4700473A (en) * 1986-01-03 1987-10-20 Motorola Inc. Method of making an ultra high density pad array chip carrier
US4797992A (en) * 1987-02-02 1989-01-17 Hercules Defense Electronics Systems Inc. Method of making a thin film integrated microcircuit
DE68912932T2 (de) * 1989-05-12 1994-08-11 Ibm Deutschland Glas-Keramik-Gegenstand und Verfahren zu dessen Herstellung.
US5686790A (en) * 1993-06-22 1997-11-11 Candescent Technologies Corporation Flat panel device with ceramic backplate
US5740603A (en) * 1995-07-31 1998-04-21 Samsung Electro-Mechanics Co., Ltd. Method for manufacturing low dielectric constant multiple layer ceramic circuit board
DE19529627C1 (de) 1995-08-11 1997-01-16 Siemens Ag Thermisch leitende, elektrisch isolierende Verbindung und Verfahren zu seiner Herstellung
TW388043B (en) * 1997-04-15 2000-04-21 Sanyo Electric Co Solid electrolyte capacitor
WO2004030120A2 (en) * 1999-04-08 2004-04-08 Quallion Llc Battery case, cover and feedthrough
US6835785B2 (en) * 2002-01-28 2004-12-28 Mitsubishi Gas Chemical Company, Inc. Polyphenylene ether oligomer compound, derivatives thereof and use thereof
US7569165B2 (en) * 2005-03-09 2009-08-04 E. I. Du Pont De Nemours And Company Black conductive compositions, black electrodes, and methods of forming thereof
US7824579B2 (en) * 2005-06-07 2010-11-02 E. I. Du Pont De Nemours And Company Aluminum thick film composition(s), electrode(s), semiconductor device(s) and methods of making thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410598A (en) * 1981-01-21 1983-10-18 Universita Karlova Process for preparation of insulating coatings upon steel
SU1108962A1 (ru) * 1983-01-06 1995-04-10 В.М. Тюлькин Способ уменьшения дефектности двухслойного диэлектрика в структуре проводник - нитрид кремния - окисел кремния - полупроводник
RU2083064C1 (ru) * 1992-03-10 1997-06-27 Кемеровский государственный университет Способ изготовления электропроводящих серебряных покрытий
GB2305672A (en) * 1995-09-29 1997-04-16 Aea Technology Plc An electrically isolating support for electronic components
RU2254695C1 (ru) * 2003-09-18 2005-06-20 Марийский государственный университет Способ формирования трехмерной толстопленочной схемы

Also Published As

Publication number Publication date
CN101461293B (zh) 2011-12-07
US20090205858A1 (en) 2009-08-20
KR20090026270A (ko) 2009-03-12
HK1133989A1 (en) 2010-04-09
US8134083B2 (en) 2012-03-13
TW200814880A (en) 2008-03-16
TWI368467B (ru) 2012-07-11
PT2025210E (pt) 2012-04-13
DK2025210T3 (da) 2012-04-30
CN101461293A (zh) 2009-06-17
EP2025210A1 (de) 2009-02-18
AT503706A1 (de) 2007-12-15
WO2007140494A1 (de) 2007-12-13
ATE546980T1 (de) 2012-03-15
RU2008152823A (ru) 2010-07-20
MY149242A (en) 2013-07-31
ES2382752T3 (es) 2012-06-13
CA2659695C (en) 2013-03-12
SI2025210T1 (sl) 2012-06-29
SG174762A1 (en) 2011-10-28
CA2659695A1 (en) 2007-12-13
MX2008015669A (es) 2009-03-25
PL2025210T3 (pl) 2012-07-31
AT503706B1 (de) 2011-07-15
EP2025210B1 (de) 2012-02-22

Similar Documents

Publication Publication Date Title
WO1989008925A1 (en) Metallo-organic film fractional ampere fuses and method of making
US10692794B2 (en) Radiation plate structure, semiconductor device, and method for manufacturing radiation plate structure
KR20180093877A (ko) 후막 페이스트로 매개된 금속 또는 금속 하이브리드 포일과 접합된 세라믹
KR101096114B1 (ko) 일체형 전력 반도체 모듈 기판의 제조방법
US6207221B1 (en) Process for producing a metal-ceramic substrate and a metal-ceramic substrate
RU2454841C2 (ru) Схемная подложка
RU2384027C2 (ru) Способ изготовления микросхем
US20160148865A1 (en) Electronic Circuit Board, Semiconductor Device Using the Same and Manufacturing Method for the Same
TWI841666B (zh) 複合生片、陶瓷構件、複合生片的製造方法及陶瓷構件的製造方法
JP2726515B2 (ja) 半導体塔載用回路基板及びその製造方法
JPH04266087A (ja) 絶縁層付き金属基板およびその製造方法
HK1133989B (en) Circuit carrier and process for producing thereof
EP4614560A1 (en) Component mounting board, method for manufacturing component mounting board, electronic module, and method for manufacturing electronic module
GB2144922A (en) Substrate for thick-film electrical circuits
KR101989197B1 (ko) 전력반도체 모듈 및 적어도 하나의 전력반도체 부품용 기판의 제조 방법
JPS62122152A (ja) 半導体装置用基板の製造方法
JP2001118960A (ja) 電気絶縁膜付炭素基金属複合材基板
WO2025005459A1 (ko) 세라믹 회로 기판, 그 제조방법, 및 이를 구비한 양면 냉각형 파워 모듈
KR101181144B1 (ko) 고방열 인쇄회로기판용 원판 제조방법
JP2019091731A (ja) パワー半導体モジュール、並びにそれに搭載されるＳｉＣ半導体素子およびその製造方法
WO2025005458A1 (ko) 세라믹 회로 기판, 그 제조방법, 및 이를 구비한 양면 냉각형 파워 모듈
WO2025005460A1 (ko) 세라믹 회로 기판, 그 제조방법, 및 이를 구비한 양면 냉각형 파워 모듈
WO2025005457A1 (ko) 세라믹 회로 기판, 그 제조방법, 및 이를 구비한 양면 냉각형 파워 모듈
JP3663883B2 (ja) 回路基板の製造方法および電子部品の製造方法
JPH04237190A (ja) 絶縁層付き金属基板の製法

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20170526