NO141623B - Large scale integration (l.s.i.) skivekonstruksjon og fremgangsmaate for fremstilling av l.s.i-skivekonstruksjonen - Google Patents

Large scale integration (l.s.i.) skivekonstruksjon og fremgangsmaate for fremstilling av l.s.i-skivekonstruksjonen Download PDF

Info

Publication number
NO141623B
NO141623B NO2814/73A NO281473A NO141623B NO 141623 B NO141623 B NO 141623B NO 2814/73 A NO2814/73 A NO 2814/73A NO 281473 A NO281473 A NO 281473A NO 141623 B NO141623 B NO 141623B
Authority
NO
Norway
Prior art keywords
transistors
macros
resistors
layer
semiconductor body
Prior art date
Application number
NO2814/73A
Other languages
English (en)
Other versions
NO141623C (no
Inventor
Fred Karl Buelow
John Joseph Zasio
Original Assignee
Amdahl Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amdahl Corp filed Critical Amdahl Corp
Publication of NO141623B publication Critical patent/NO141623B/no
Publication of NO141623C publication Critical patent/NO141623C/no

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
    • H01L27/11801Masterslice integrated circuits using bipolar technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/02Contacts, special
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/037Diffusion-deposition
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/085Isolated-integrated
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/106Masks, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Measurement Of Radiation (AREA)
  • Air Bags (AREA)
  • Non-Silver Salt Photosensitive Materials And Non-Silver Salt Photography (AREA)
  • Forging (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)
  • Logic Circuits (AREA)

Description

Den foreliggende oppfinnelse vedrører en L.S.I.-skivekonstruksjon omfattende et enkelt halvlederlegeme som har en plan overflate, et flertall transistorer dannet i halvlederlegemet, hvor transistorene er dannet i et forutbestemt mønster på legemet,
et flertall motstander som er dannet i halvlederlegemet i et forutbestemt mønster, midler som overligger overflaten innbefattende i det minste ett metalliseringslag som har inn-
og utkontaktputer tilliggende omkretsen av legemet og forbundet med visse av flertallet av transistorer og visse av flertallet av motstandene for å danne et flertall kretser, hvor nevnte kretser er samlet i et flertall grupper som er benevnt makroer, idet hver makro er i stand til å inneholde et flertall logiske kretser, hvor hver av nevnte makroer er begrenset til et diskret areal på nevnte plane overflate, hvor nevnte diskrete arealer som inneholder nevnte makroer, er adskilt og anordnet på nevnte plane overflate for å tilveiebringe adskilte, parallelle rader og adskilte, parallelle kolonner av makroer som forløper i to retninger, hvilke er i en vinkel i forhold til hverandre, og for å gi sammenkoblingsarealer på nevnte plane overflate som forløper mellom nevnte diskrete arealer inneholdende nevnte makroer og langsmed nevnte rader og kolonner, hvor nevnte metallisering innbefatter metallisering som overligger nevnte sammenkoblingsarealer for sammenkobling av nevnte . makroer, og hvor visse av transistorene er relativt store og danner del av emitter-følgerkretser.
Med L.S.I.-skivekonstruksjon forstås her og i det etterfølgende den engelske betegnelse "Large Scale Integration chip construction".
Oppfinnelsen vedrører dessuten en fremgangsmåte for fremstilling av L.S.I.-skivekonstruksjonen, hvilken omfatter et halvlederlegeme som har en plan overflate for dannelse av diffunderte regioner i nevnte halvlederlegeme under anvendelse av diffunderingsmasker ved å utsette legemet for diffunderingsoperasjoner for å tilveiebringe makroer omfattende transistorer og motstander, hvor visse av nevnte transistorer i hvert av nevnte legemer er dannet slik at de er vesentlig større enn andre transistorer i samme legeme.
Fra tysk patent 1 764 567 er kjent en relativt enkel integrert krets i en meget liten skala. Den omhandler dog ikke foreliggende L.S.I.-skivekonstruksjon, i hvilken kretser er samlet i et flertall grupper som kalles makroer, som danner en rekke. Selv om det er omtalt et flertall transistorer og motstander som er anordnet i rader, er det ingen omtale av å begrense makroer til diskrete arealer på den plane overflaten som for-løper mellom arealene, som inneholder makroene og langs kolon-nene og radene. I tillegg er det ingen omtale av at visse av transistorene som er i tett nærhet av utgangskontaktflåtene er større enn transistorene i makroene. Det samme kan man si med hensyn til britisk patent 1 277 172. I det tyske patentet 1 765 632 er det heller ingen omtale av en slik anordning selv om det er omtalt bruk av korridorer. Imidlertid er disse korridorer anordnet på en annen måte enn rommene mellom makroene i forbindelse med den foreliggende oppfinnelse. Videre finnes det i nevnte publikasjon ikke noen konstruksjon hvor transistorene som er i tett nærhet av utgangskontaktflåtene er større enn transistorene i makroene.
Den foreliggende oppfinnelse tar således.sikte på å overvinne de nevnte mangler ved den kjente teknikk og bevirke reduksjon av elektrisk effekttap samt fordele varmeutviklingen i skiven, hvorved luftkjøling av skiven muliggjøres.
Ifølge oppfinnelsen kjennetegnes L.S.I.-skivekonstruksjonen ved at de relativt store transistorene er plassert i en viss avstand fra resten av makroene i tett nærhet til utkontaktputene tilliggende omkretsen av halvlederlegemet og er større enn transistorene i makroene. Ifølge et ytterligere trekk har transistorene vaskede emittere med relativt små geometrier. Fremgangsmåten for fremstillingen av L.S.I.-skivekonstruk-sjonen kjennetegnes ved at nevnte vesentlig større transistorer dannes utelukkende nær den ytre omkrets av legemet.
Ytterligere trekk ved oppfinnelsen vil fremgå av den etter-følgende beskrivelse i hvilken de foretrukkede utførelser er angitt i detalj i forbindelse med de vedlagte tegninger. Fig. 1 er et topp-planriss av en L.S.I.-skivekonstruksjon som innbefatter den foreliggende oppfinnelse og viser den samme montert i en pakke.
Fig. 2 er et tverrsnitt langs linjen 2-2 i fig. 1.
Figurene 3A-3L er tverrsnitt som viser metoden som anvendes for fremstilling av L.S.I.-skiven. Figurene 4A-4J er planriss av diffusjonsmasken som anvendes i trinnene som vises i figurene 3A-3L. Fig. 5 er et planriss av L.S.I.-skiven med mønsteret som er gitt av fig. 4E dannet i en av makroene av skiven. Fig. 6 er et sterkt forstørret bilde av transistorene og motstandene i en av makroene.
Fig. 7 er en maske for det første metalliseringslaget.
Fig. 8 er et planriss av en maske for gjennomgangshullene.
Fig. 9 er et planriss av en maske for det andre metalliseringslaget for L.S.I.-skiven. Fig. 10, 11 og 12 er kretsdiagrammer av komponentene i skiven. Fig. 13 er et forstørret planriss av makroen og viser inn/ut-portene.
En L.S.I.-skive 21 som innbefatter den foreliggende oppfinnelse er vist i figurene 1 og 2 og er montert inne i pakken 22 av den type som er beskrevet i Norsk patentansbkning nr. 28.13/73.
Ved fremstilling av L.S. I.-skiven anvendes det tynnskiver (wafers) av en hensiktsmessig stbrrelse slik som 6,35 cm i diameter og 0.508 mm i tykkelse for å tilveiebringe halvlederlegemet 26. Halvlederlegemet 26 er dannet av silisium og har en urenhet av
en konduktivitet type, P-type, jevnt fordelt i silisiumet. Halvlederlegemet 26 er forsynt med en plan overflate 27 som er vist i figur 3A. Et isolerende lag 28 dannet av et hensiktsmessig materiale slik som silisium-dioksyd er dannet på overflaten 27 for å tjene som diffusjonsmaske. Vinduer eller åpninger 29 er dannet i det isolerende laget 28 ved anvendelse av konvensjonell fotolitografiske teknikker i forbindelse ned masken som er vist i figur 4A. Stbrrelsen av åpningene eller vinduene 29 bestemmes av stbrrelsen av de morke arealene 31 i masken som er vist i figur 4A. Som det vil fremgå av figur 4A er vinduene 31 av forskjellige stbrrelser og er anordnet i et forutbestemt monster. Monsteret som er vist i figur 4A korresponderer med monsteret for en makro av et flertall av femogtyve slike makro er som tilveiebringes f or hver skive (chip) hvor hver tynnskive tilveiebringer 100 eller flere L.S.I.-skiver (chips).
Efter at åpningene eller vinduene 29 er blitt dannet,diffunderes en hensiktsmessig N-type urenhet igjennom åpningene 29 for å danne N-type regioner 32 som bestemt i tverrsnitt av skålformede PM overganger 33 som forlbper til overflaten 27 under det isoleren-de laget 28. På det tidspunktet hvor den diffunderte regionen 3 2
er blitt dannet, dannes det relativt tynt lag 28a av silisium- dioksyd i vinduene 29 som vist i figur 3C.
Efter at de diffunderte regionene 32 er blitt dannet, fjernes silisium-dioksyd-laget 28 fra overflaten 27 ved hjelp av en hen-sikt messig etser. Et epitaksiallag 34 med en N-type-urenhet dannes så på overflaten til en hensiktsmessig tykkelse som f.eks. O,254xl0~3 cm. Epitaksiallaget 34 har en plan overflate 36.
Under den tiden som epitaksiallaget 34 dannes, vil regionene
32 som skal danne skjulte lag (burried layers), utdiffundere oppad inn i det epitaksiale lag 34 som vist i fig. 3D.
Etter at epitaksiallaget 34 er blitt oppbygget, bygges det et lag 37 av silisium-dioksyd på overflaten 36 og så ved anvendelse av konvensjonelle fotolitografiske teknikker og masken som er vist i fig. 4B, dannes det åpninger eller vinduer 38 i silisium- <ji oksyd-laget 37. Stbrrelsen av åpningene 38 korresponderer med stbrrelsen av de morke arealene 39 i masken som vist i fig. 4B.
En hensiktsmessig N-typeurenhet diffunderes så gjennom åpningene eller vinduene 38 i en dypdiffusjonsprosess for å danne N+ regioner 41 som strekker seg nedad og lager kontakt med det N-type skjulte lag og N-typekollektorregionen 32, som vist i fig. 3D. Etter at denne dype kollektordiffusjon er blitt utfort, kan silisium-dioksyd-laget ' 37 fjernes ved hjelp av en hensiktsmessig etser og et annet lag av silisium-dioxyd 42 kan bygges opp på overflaten 36 som vist i fig. 3E. Vinduene 43 blir så dannet i silisium-dioksyd-laget 42 ved hjelp av konvensjonelle fotolitografiske teknikker som anvender masken som er vist i fig. 4C. Åpningene eller vinduene 43, som dannes i silisiurn-didssyd-laget 42, korresponderer med de morke arealene 44 som er tilveiebragt i masken som er vist i fig. 4C. De morke arealene 44 definerer også et flertall lommer 46 som, som vist i fig. 4C, tilveiebringer fire lommer til venstre, fire lommer til hoyre og en lomme i midten som danner isolasjonsregioner (se fig. 3E) i halvlederlegemet i hvilket transistorer kan dannes som beskrevet i det etterfølgende.
En P-typeurenhet diffunderes gjennom åpningene 43 og diffunderes nedad for å gi P+ regioner 47 som diffunderes nedad i tilstrekkelig grad til at de moter P-typehalvlederlegemet 26 for derved
å tilveiebringe regioner av N-typehalvledermateriale i epitaksiallaget 34, som anvendes for dannelsen av anordninger i L.S.I.skiven som beskrevet i det etterfølgende. De store morke arealene tilliggende lommene 46 korresponderer med arealer i hvilke P-typeurenheten diffunderes for å gi regioner som er hbyt ledende for å minske så mye som mulig ethvert spennings-
fall i regionen i tilfelle av enhver strbm gjennom isolasjonsregionen. Ved å holde dette spenningsfallet meget lavt, hindrer det aktive anordninger å bli dannet ut av isolasjonsregionen.
Man vil forstå at isolasjonstrinnet som er tilveiebragt ved masken som vist i fig. 4C kan gå forut for dannelsen av den dype kollektoren ved anvendelse av masken som vist i fig. 4B hvis onskelig. Begge trinnene involverer dype diffusjoner, og varmen som kreves for diffusjonstrinnet påvirker ikke på ødeleggende måte derfor de andre dypdiffunderte regionene som er blitt dannet.
SilisiuiR-clioksydlaget 42 fjernes så og et annet silisium-dioksydlag 51 bygges opp istedenfor på overflaten 36. Vinduene eller åpningene 52 dannes så i silisium-dioksydlaget 51 ved anvendelsen av masken som er vist i fig. 4D, i hvilken de morke arealene 53 representerer vinduene. En P-typeurenhet diffunderes så gjennom vinduene 52 for å gi en P-typeregion 54 som strekker seg generelt ned til kollektor skjult-lag regionen 32 som vist i fig. 3F
og som gitt av PN-overgangen 56 som strekte r seg til overflaten under silisium-dioksydlaget 51. Denne basisregion 54 har en resistivitet på ca. 500 ohm pr. kvadratenhet. Silisium-dioksyd-laget 51 kan deretter fjernes og et annet silisium-dioksyd-lag'57 plasseres i stedet på overflaten 36.
En flertall åpninger 58 blir så dannet i laget 57 ved hjelp av konvensjonelle fotolitografiske teknikker som anvender masken som er vist i fig. 4E, i hvilken de morke arealene 59 representerer arealer som avdekkes av åpningene 58. En P-typeurenhet diffunderes så gjennom åpningene 58 for å gi kontaktputer 61
for basisregionene 54 og motstandene 62. Motstandene 62 er de-finert av PN-overgangene 63. Regionene 64 og 62 har en resistivitet på ca. 60 ohm pr. kvadratenhet. Fra fig. 4E vil man se at motstandene 64 som dannes, er plassert i makroen slik at en ende av hver av motstandene nær midten av makroregionen hvor alle intraforbindelsene av makro'en vil bli fullfort som beskrevet nedenfor. Den andre enden av hver av motstandene er plassert slik at den er tilliggende periferien av makroen hvor krafttilforselslederen vil forløpe som beskrevet i det etter-følgende, slik at disse endene av motstandene kan plukkes opp uten bruk av ytterligere ledere eller ledningsføring. Som det vil sees av fig. 4E, legges motstandene ut slik at de er symmet-riske med hensyn til en senterlinje som passerer gjennom makroen slik at monsteret kan slås over fra en orientering til den neste for å forenkle sammenkobling av makroene. Som man vil forstå,
vil i intra-forbindelsemdnsteret i mange tilfeller basisen av transistoren være forbundet med en motstand for således å gjore mulig sammenkobling av basisen og motstanden under den samme diffusjonsoperasjonen.
Laget 57 kan så fjernes og et annet silisium-dioksydlaget 66 bygges opp istedenfor på overflaten 36. Vinduene 67 dannes så i laget 66 ved bruk av konvensjonelle fotolitografiske teknikker som anvender en maske av den type som vist i fig. 4F, i hvilken de morke arealene 68 representerer arealene av overflaten 36
som er avdekket av vinduene 67. En N-typeurenhet diffunderes så gjennom åpningene 67 for å danne N-typeregioner 69 som gitt ved PN-overgangene 71,som strekker seg til overflaten 36 og N+ kontaktregioner 70, som lager kontakt med N+ regionene 41. Åpningene 67 for emitterne har en meget liten mekanisk dimensjon
-3 -3
som f.eks. 0,381x10 cm x 1,27x10 cm. Kontakt til emitter-regionene 69 foretas ved hjelp av hva som vanligvis kalles den vaskede emitterprosess. Ved denne prosess fjernes ethvert tynt oksydlag som bygger seg opp i åpningene 67 ved hjelp av en etser slik at de samme åpningene kan anvendes for å lage emitterkontakter. Den vaskede emitterprosessen anvendes ved fremstilling av L.S.I.-skiven fordi den sparer flere trinn og også fordi den sparer areal.
For å foroke resultatet av tilfredsstillende L.S.I.skiver fra tynnskiven, foretrekkes det å anvende et emitterbeskyttelses-trinn for i alt vesentlig å eliminere muligheten for nålehull i fotoresisten, som tillater andre emittere å bli dannet på grunn av det faktum at emitterne som anvendes er så små. Dette kan iverksettes ved å anvende en maske av den typen som er vist i fig. 4G, som har morke arealer 72 som er anordnet i det samme monster som de morke arealene 68 i maskene som er vist i fig.
4F med det unntak at de er noe storre. Således legges et lag
av fotoresist ned på overflaten av silisium-dicksydlaget 66 Dette fotoresistiaget eksponeres og fremkalles for å tilveiebringe åpninger i fotoresisten som korresponderer med de morke arealene 72. Deretter plasseres et annet lag av fotoresist over laget som allerede befinner seg på silisiumdio.ksydlaget 66. Dette andre laget av fotoresist eksponeres så gjennom masken som
er vist i fig. 4F. Fotoresisten fremkalles så, og de uonskede delene fjernes for å gi åpningen eller vinduer 67 som korresponderer med de morke arealene 68 som korresponderer noyaktig med stbrrelsen av de onskede emitterne. Således vil man se at emitteråpningene i fotoresisten kun vil bli dannet hvor begge de morke arealene 68 og 72 overensstemmer. Deretter anvendes det en hensiktsmessig etser for å danne åpningene 67. Anvendelsen av de to lagene av fotoresist reduserer i stor grad muligheten for at det vil være overensstemmende nålehull i begge lagene som ville avdekke silisium-dioksydlaget- Det er meget usannsynlig at et nålehull i begge lag av fotoresisten skulle inntreffe på det samme stedet. Ytterligere åpninger 74 blir så dannet i silisium-dioksydlaget 66 ved anvendelse av masken som er vist i fig. 4H, i hvilken de morke arealene 76 korresponderer med arealene som er eksponert gjennom silisium-dioksydlaget 66. Dette kan identifiseres som et "pre-ohmsk" trinn.
Hvis bnskelig kan et pre-ohmisk beskyttelsestrinn tilveiebringes som er meget lik emitterbeskyttelsestrinnet som beskrevet ovenfor. For et slikt formål vil en maske av den type som er vist i fig. 41 bli anvendt, i hvilken de morke arealene 77, som er vist der, er plassert i hovedsaklig de samme posisjonene som de morke arealene 76 med den unntak at de er vesentlig stbrre i stbrrelse. To lag av fotoresist ville igjen bli anvendt for å minske muligheten for opptreden av nålehull.
Masken som er vist i fig. 4J, viser hovedsaklig bare den mini-mumsmengde av metall fra det fbrste metalliseringslaget som be-skrives nedenfor, som kreves for å lage kontakt med anordningene i hver makro.
Et lag av et hensiktsmessig metall slik som aluminium, blir så fordampet over hele overflaten av silisium-dioksydlaget 66 og inn i åpningene eller vinduene 67 og 74, som vist i fig. 3J. Deretter blir det uonskede metallet, ved hjelp av konvensjonelle fotolitografiske teknikker og ved anvendelse av masken som vist i fig. 7, fjernet slik at det kun gjenstår metallet som korresponderer med de morke arealene som er vist i fig. 7. De spesielle sammenkoblinger som dannes, vil i det etterfblgende bli
beskrevet i nærmere detalj.
Så snart monsteret av metallet er blitt dannet i overensstemmelse med monsteret som er vist i fig. 7, belegges hele overflaten av halvlederlegemet med et lag av isolerende materiale i form av et glass 82 av en hensiktsmessig type.
Etter at glasslaget 82 er blitt dannet, dannes det gjennomgangs-— hull 86 i glasslaget ved bruk av masken som vist i fig. 8,
hvor de mørke arealene 87 korresponderer med gjennomgangshullene. Eksempelvis kan visse av gjennomgangshullene ha en størrelse
av 0,762xl0~<3> cm x 0,762xl0~<3> cm.
Deretter kan et andre lag av et hensiktsmessig metall slik som aluminium, fordampes på overflaten av glasset 82 og inn i gjennomgangshullene 86 for å lage kontakt med det forste laget av metall 81 derunder. Det uonskede metallet fjernes så ved anvendelse av konvensjonelle fotolitografiske teknikker med masken som vist i fig. 9 for å gi monsteret som er vist ved de morke arealene i fig. 9. Så snart monsteret for det andre metalliseringslaget er blitt dannet, kan overflaten av det andre metalliseringslaget 91 dekkes med et lag av glass 96, som vist i fig. 3L. Dette av-slutter generelt fremgangsmåtetrinnene for fremstillingen av L.S.1.skiven.
Slik som det er vanlig når man lager integrerte kretser, vil skivene bli undersokt for å avgjore hvilke skiver som tilfreds-stiller konstruksjonsparametrene for skivene. Deretter vil tynnskiven (the wafer) bli risset og brutt og de gode skivene sortert vekk. Skivene er så klare for montering i pakken 22 som beskrevet forut.
L.S.I.skiven er blitt konstruert slik at den inneholder totalt 627 transistorer og 575 motstander som kan sammenkobles til å danne inntil loo strømbryteremitterfølgerkretser. 13 masker kreves for å fremstille skiven. To metallmasker og en gjennomgangsmaske må lages for hver skivetype, men alle skivetypene anvender de samme diffusjonsmaskene. De 627 transistorene som tilveiebringes for hver L.S.I.skive, innbefatter 550 små anordninger for strom-
I
brytere og indre emitterfølgere som beskrevet i det etter-følgende. Et flertall av større transistorer 101 er tilveiebragt nær den ytre omkretsen av skiven tilliggende alle fire sidene av den rektangulære skiven. Hver av disse større anordningene eller transistorene 101 er plassert meget nær inn-ut-kontaktputene 102, heretter benevnt I/U-kontaktputene, som er dannet av den første
og andre metalliseringen 81 og 91. Som man vil se fra fig. 6,
7 og 8, er I/U-kontaktputene anordnet på alle fire sider av
skiven meget nær den ytre omkretsen av samme og anvendt for å lage forbindelser til omgivelsene.
Som beskrevet i norsk patentansøkning nr. 2813/73, er skiven montert i en pakke 22, som beskrevet i denne ansøkning, og som vist i fig. 1 og 2. Skiven 21 er plassert i midten av pakken og festes til pakken som beskrevet i nevnte ansøkning. Pakken er utstyrt med åttifire ledere 103, med enogtyve på hver side av pakken. Disse lederne 103 er forbundet ved hjelp av tilfestings-tråder 104 av et hensiktsmessig materiale slik som gull, til I/U-kontaktputene 102 og spenningskontaktputene 106 og jordkontakt-putene 107. Som man vil se fra fig. 7, er det to store spennings-kontaktputer 106 som er blitt identifisert som Veg og to store jordkontaktputer og fire små jordkontaktputer 108, som er blitt identifisert som V
cc
Fra fig. 1 vil man bemerke at kun en av trådene 104 er tilveiebragt for å forbinde en leder til en av de små putene, mens et flertall tråder, slik som tre tråder, anvendes for å forbinde hver av de store lederne til hver av de større putene for å gi større strømbærende evner. Som beskrevet i nevnte ansøkning, lager lederne 103 kontakt med et metallisert skjermmønster som er tilveiebragt som en del av pakken ved hjelp av slaglodding av lederne til skjermmønsteret. Dette metalliserte skjermmønsteret er en naturlig del av forbindelsen til skiven og har relativt høy motstand som gir visse ønskede karakteristikker for skiven som beskrevet i det etterfølgende.
Spenningskontaktputene 106 er forbundet med en hensiktsmessig spen-ningskilde slik som en med - 5V. Spenningskontaktputene 106 dannes sam del av vertikale andre lag metalliseringsskinner eller remser 109 (se fig. 9) på motsatte sider av skiven. Spenningsskinnene 109 forbindes gjennom store gjennomgangshull som er dannet ved hjelp av arealene 111 og små gjennomgangshull som er dannet av arealene 112 i masken i fig. 8 til fire store horisontale skinner 113 og to små horisontale skinner 114, som er tilveiebragt i den første lagmetalliseringen (se fig. 7). Som man vil se av fig. 7, er disse skinnene adskilt med lik avstand over skiven hvor de to mindre skinnene 114 befinner seg på motsatte side av skiven og hvor de andre fire større spenningsskinnene befinner seg med lik avstand mellom de to mindre skinnene. Store gjennomgangshull som er laget ved hjelp av arealene 115 på masken i fig. 8, tilveiebringer forbindelse til putene 116 på det første metalliseringslaget.
Jordforbindelsen for skiven bringes inn gjennom jordkontakt-putene 107 til et jordfordelingsskinnesystem 117, som består av et flertall vertikalt forløpende skinner 119, som er anordnet i avstand fra hverandre over skiven og som forløper vertikalt gjennom midten av hver makro. De vertikalt forløpende jordingsskinnene 119 sammenkobles ved hjelp av horisontalt forløpende jordingsskinner 121. Åpningene 122 tilveiebringes i det andre metalliseringslaget i den vertikale jordingsskinnen 119 for å tilveiebringe sammenkoblinger innenfor makroene. Jordingssys-temet 117 er forbundet gjennom store jordingsgjennomgangshull som er dannet av arealene 123 og små jordingsgjennomgangshull som er dannet av arealene 124 (se fig. 8) til store puter 126
og små puter 127 som er tilveiebragt i det første metalliseringslaget .
Spenningsskinnene er blitt tilveiebragt på det f brste metalliseringslaget og jordingsskinnene på det andre metalliseringslaget for å oppnå et lavt spenningsfall på jordingsskinnesystemet. Dette mindre spenningsfallet på jordingsskinnesystemet oppnås primært på grunn av at det andre metalliseringslaget er vesentlig tykkere enn det forste metalliseringslaget. Eksempelvis kan det forste metalliseringslaget ha en tykkelse på ca. 6500 til 8000 Ångstrom, mens det andre metalliseringslaget kan ha en tykkelse på ca. 10 000 til 15 OOO Ångstrom eller med andre ord et forhold på ca. 1:2. Med slike parametre har det forste metalliseringslaget en platemotstand på ca. 45 milliohm pr. kvadratenhet, mens det andre metalliseringslaget har en platemotstand på ca.
22 milliohm pr. kvadratenhet. Det forste metalliseringslaget har en maksimal strombæreevne på ca. 6,3 mA pr. 1/1000 cm, mens det andre metalliseringslaget har en maksimal strombæreevne på
ca. 9,45 mA pr. 1/1000 cm.
Skivene er blitt konstruert til å ha de første metallinjene på
det første metalliseringslaget på 0,432x10 _3 cm og med de andre metallinjene på det andre metalliseringslaget på 2,41x10 cm senteravstand. Et gjennomgangshull som forløper gjennom glasslaget 82, kan plasseres ved enhver krysning av den første og
—6 2
andre metallinjen, og således gi et 1,78x2,41x10 cm gitter. Det er ikke tillatelig å anvende to tilliggende gjennomganger på grunn av at en minimumsklaring på 1,016x10 _3 cm må være til stede. Imidlertid kan diagonalt tilliggende gjennomganger anvendes hvis hjørnene av de andre metallkontaktputene kuttes for å opprett-holde den nødvendige minimumsklaring. Med en slik geometri er minimumsgjennomgangsstørrelsen konstruert til å være 0,762x0,762x 10~<6> cm<2>. Det første laget av metallunderlapping er på 0,381 x 10 <1> cm, og det andre laget av metalloverlapping er på 0,508x10 -3 cm.
I den foreliggende konstruksjon er det tilveiebragt 25 makros på hver skive hvor hver makro strekker seg over et areal på -3 -3
61x10 cm x 61x10 cm. Hver makro inneholder et forspenningsdrivtrinn og nok anordninger til å lage 2, 3 eller 4 strombryter-emitterfolgere. Anordningene er anordnet i fire speilbilde-kvadranter rundt forspenningsdrivtrinnet. Hver makro har 24
faste posisjoner hvor dens I/U kan forbindes ved hjelp av inter-makroledningsfoiring. Et maksimum på 13 kan anvendes på enhver gitt makro for å begrense kanalledningsforingskravene. Dette er et hensiktsmessig tall fordi de fleste doble "in-line"-pakker som nå anvendes, som har "small scale"-skiver, har 14 ledere.
Fig. 13 viser plasseringen av de 24 I/U-portene 131, som er blitt således benevnt. Som man vil se av fig. 13, er makrosammen-koblingsgitteret vist med den type av metall som ten anvendes ved hvert gitter-punkt i makro<1>ets gitter. Hver av makroene kan plasseres i en hvilken som helst av de 25 mulige makroposisjonene på skiven. For å forenkle skiveledningsforingen, har alle makro'ene evnen til å kunne vendes om Y-aksen.
I fig. 6 er det vist diffusjonsmdnsteret for en makro. Diffu-sjonsoperasjonene for å danne monsteret som er vist i fig. 6,
er blitt beskrevet tidligere. Alle motstander lages av 60 ohm pr. kvadratenhet basisdiffusjon. Som det vil fremgå av fig. 6, har motstandene form av et kjøttbein, dvs. de er langstrakte med forstorrede ender hvor visse av motstandene har en "S"-bøyning mellom endene for å kutté ned på arealet over hvilket motstandene forloper. Visse av motstandene som kobler direkte til anord-nin<g>ene, har rette ender. I den forelig<g>ende konstruksjon er den minimale motstandsbredden 0,762x10 cm for motstander med
-3
en los toleranse. Et minimum på 1,016x10 cm bredde anvendes for snevrere toleransemotstander eller motstander som må folge hverandre i verdi. Den minimale putekontaktåpningen er kvad-ratisk med sider lik 0,762x10 cm.
I fig. IO er det vist et kretsdiagram av den interne kretsen som anvendes i hver makro. Fire av kretsene som er vist i fig. 10,
er tilveiebragt, og hver består av motstander RI - R5 og transistorer Tl - T5, som også er blitt identifisert i fig. 6. Som forklart tidligere, er fire av kretsene av den type som er vist i fig. 10, tilveiebragt rundt hvert forspenningsdrivtrinn hvor ett er tilveiebragt for hver makro. Kretsdiagrammet for forspenningsdrivtrinnet er vist i fig. 11, og består av motstandene R6, R7 og R8, og transistorene T6 og T7, som også er blitt identifisert i fig. 6.
Den logiske kretsen som er vist i fig. 10, er en strdmbryter-emitterfdiger som opererer på konvensjonell måte. Den opererer med en - 5,2V (V ) krafttilførsel. En - 1,3V (Vbb) genereres ved hjelp av en forspenningsdrivkrets i hver makro.
Hvis en strombryteremitterfdiger har alle sine laster på samme skiven, blir en liten transistor og en 2 kohm nedtrekkingé-(pull-down) motstand som er plassert inne i makroen anvendt ved emitterfolgeren (indre EF). Når en strombryteremitterfolger driver laster som ikke er på skiven, anvendes en storre transistor nær I/U-kontaktputen som emitterfolgeren (ytre EF). Et kretsdiagram for den ytre emitterfdigertransistoren er vist i fig. 12, som opererer på samme måte som indre strømbryter. Hver ytre emitterfolger vil drive en transmisjonslinje terminert i 100 ohm til - 2,0V. Hvis en indre emitterfolger driver en stor last, kan to nedtrekkingsmotstander anvendes for å gjore avslåing hurtigere.
Med kretsen konstruert på denne måte, er det Hitt funnet at det nominelle effektforbruket for en strdmbryter er 20 milliwatt, for en indre emitterfdiger er IO milliwatt, for en ytre emitterfdiger er den 10 milliwatt, og for forspenningskretsen er den 21,5 milliwatt.
I forbindelse med hver av makroene er alle ubrukte anordninger bundet til V eller jord på en måte som ikke forbruker effekt
ee
eller bevirker lekkasjebaner. Strdmbryteremittermotstandene eller emitterfølger nedtrekkingsmotstandene er alltid knyttet til V -kraftskinnen. Alle kollektormotstandene og transistorkollek-ee
torene er forbundet med jord. Hvis en i/U-port for en makro ikke brukes, kortsluttes basisinngangene til emitteren, og emitter-fdlgeremitterne etterlates åpne.
I kombinasjonen motstand-transistorer som er tilveiebragt i hver av makroene, er den ut-av-fase indre emitterfdigertransistoren Tl og basisforspenningsmotstanden R5 i den samme overgangs-isolasjonsregion. N-type-silisiumet forbindes til jord for emitterfdlgerkollektoren for å holde motstandsovergangen motsatt forspent. Basiskontakten for transistoren og for motstanden er begge laget av den samme diffusjonen. Etter som de alltid elektrisk er bundet sammen, sammenfdyes motstanden og basisen under diffusjonen for å spare plass og eliminere en pre-ohmisk åpning.
Fire stdrrelser av transistorer anvendes i L.S.I.skiven. Den minste anordningen anvendes i strdmbryteren i makroen. En dobbel strdmbrytertransistor med en felles kollektor anvendes for strdmbryterinnmatninger, og er representert ved transistorene T2 og T3. En tredje liten anordning som anvendes for indre emitterfdlgere slik som transistoren T5, er den samme som strdm-bryteranordningen, bortsett fra en 127 mikrocm stdrre avstand" fra kollektoråpningen til emitteren. En stdrre transistor med to basiskontakter slik som transistoren T9, anvendes som en ytre emitterfolger. De ytre emitterfolgerne er plassert nær i/U-kontaktputen for å kutte ned utgangsledermotstanden. Når den anvendes, kan hver emitter av hver transistor kobles til en av to tilliggende puter. Derfor kan en kontaktpute kobles til maksimalt to emitter-følgere. Disse ytre emitterfølgertransistorene har ca. fem ganger større strømbærende kapasitet enn de mindre transistorene. Disse store transistorene er blitt plassert rundt ytterkanten av skiven for å minske enhver seriemotstand mellom disse ytre emitterfølger-transistorene og omgivelsene. Således er de blitt plassert meget nær I/U-kontaktputene slik at det totale løp fra emitteren av den ytre emitterfølgeren til I/U-kontaktputen ikke er over 5,08xl0~<3> eller 7,62xl0<-3> cm.
Ved at man har den forste nivåmetalliseringen som har ledere som forloper i alt vesentlig i en horisontal retning og med den andre nivåmetalliseringen som har ledere som forloper stort sett i en vertikal retning, gjor det lett å anvende datamaskindesign for å konstruere den indre ledningsfbringen for makroene, og led-ningsføringen for sammenkobling av makroene. Metalliseringen dannes slik at hver makro har 12 forste metall- og 16 andre metalledningsfbringskanaler. Man vil bemerke at for hver av makro1ene, er intra-makroledningsfbringen meget tett styrt i midten av makro<1>en for således å gjore stbrst mulig rommet som kan anvendes for inter-makroledningsfbring. Ved studering av skiven, vil man se at ca. 50% av plassen på skiven kan anvendes for inter-makroledningsf bring.
Fra det foregående vil man se at det er blitt tilveiebragt en L.S.I.-skivekonstruksjon og fremgangsmåte for fremstilling av denne, som har mange fordeler. De store emitterfblgétransistorene er tilveiebragt på periferien av skiven. Åpne trådkanaler anvendes for lett "computer aided design" plassering av intra-makro-tråder med tett manuell plassering av intra-makrotrådene. Dette er blitt muliggjort ved det faktum at det er begrensede posisjoner og antall I/U-porter. Hver makro korresponderer med en "small integration level" skive, og av den grunn korresponderer det begrensede antall av 13 I/U-porter med antallet av ledere som anvendes i konvensjonelle doble "in-line " pakker, som anvendes i "small scale integration". Forskjellige transistorstbrrelser er blitt tilveiebragt avhengig av funksjonen av transistoren. Således tjener de store transistorene som emitterfolgere for
å drive transmisjonslinjer med hoy effekt, mens de små transistorene er dannet slik at de har hoy hastighet og stabilitet, hoy seriemotstand (r,b, o ) og lav kollektorkapasitans (C cc). Dette tjener til en meget stabil anordning med kun et meget lite kompromiss i hastigheten av alle transistorene.
Emitterkoblet logisk krets er blitt anvendt for strømbryterkrets-ene fordi den er hurtig, enkel og stabil. Det er også mulig å
lage slike bryterkretser med et minimumsantall av komponenter. Således vil man se at den emitterkoblede logiske kretsen som anvendes, er meget allsidig og spesielt tilpassbar for L.S.I.-skivekonstruks jonen som er tilveiebragt her. En enkel spennings-referansegenereringskrets er tilveiebragt. For å minske kraft-tilforselforbindelsene til skiven, bringes det kun en krafttil-førsel på - 5,2V inn. Referansespenningen som kreves av kretsen som anvendes, genereres internt ved hjelp av en spenningsgene-reringskrets på hver makro . Denne referansegenereringskretsen som beskrevet forut, er i form av to transistorer og tre motstander som anvendes for å gi en spenningsfallende krets for å oppnå en halvregulerende - 1,3V tilfdrsel for referansespenningen.
M.h.t. effektfordelingen på skiven, er forholdet av I/U-kontaktputer av -j > ord i forhold til V ee mellom 3:1 og 4:1 for å bevare 3:1 til 4:1 forholdet av motstand og induktans for Vge og jor-dingsfordelingssystemet. Kraftskinnen tilveiebringes på to lag. Hele kraftfordelingssystemet er relativt enkelt selv om det er tilveiebragt på to lag på grunn av sin ortogonalitet. Halvlederlegemet av L.S.I.-skiven anvendes ikke for kraftdistribusjon.
Under operasjon av skiven, vil det være til stede effektforbruk
fra anordningene som vil ha en tendens til å oke temperaturen av skiven. Etter som temperaturen oker, trekker emitter-fdlger-diodekarakteristikken seg inn, dvs. utgangssignalnivåene for-skyver seg positivt. Hvis skiven forbruker effekt,vil hoye strøm-mer trekkes fra krafttilførselen. Kraftstromtilforselen kommer fra jord. Hvis det finnes motstand i jordforbindelsen til skiven, vil den strommen gjennom den motstanden gi en spenningsforskyvning
som er en negativ spenningsforskyvning. Ved omhyggelig konstruksjon av skiven "folger" spenningsfallet (på grunn av motstand og induktans i lederne) på jordingsdistribusjonssystemet med spenningsfallet på Vee-distribusjonssystemet. I tillegg lages jordforskyvningen i spenning for å "folge" med skivens temperatur . Således kan forskyvningen på grunn av temperatur og forskyvningen på grunn av motstand i jord utbalanseres ved omhyggelig konstruksjon av skiven i forbindelse med pakken. Dette oppnås som beskrevet forut ved bruken av et skjermmonster som er forbundet med jord, som er av'relativt hoy motstand. Man har funnet at med den foreliggende L.S.I.-skivekonstruksjon, oppnås det ytterligere krafttilforselavkobling fra innebygget kapasitans som fås hovedsaklig fra to kilder. En er kollektor til substrat PN-overgangene av emitterfolgerne som er anordnet i skiven. I
det tilfellet hvor det er visse emitterfolgere av L.S.I.-skiven som ikke anvendes i visse logiske kretser, kobles Vcc-terminalene av slike emitterfolgere til jord for å foroke verdien av avkoblingskapasitansen. Denne overgang som gir avkoblingskapasitansen, representeres av en mork, brutt linje 98, som er vist i fig. 3L. En annen hovedkilde for avkoblingskapasitansen gis av PN-overgangene, som danner isolasjonslommene for motstandene. Disse isolasjonslommene dekker relativt store arealer. F.eks. er en typisk isolasjonslomme det arealet som er omgitt av den brutte linjen 99, som er vist i fig. 6. Som vist i fig. 6, er dette store arealet tilegnet motstander.
Denne innebyggede krafttilforselsavkoblingskapasitans er viktig fordi den hindrer hoyfrekvensavvik på krafttilførselen som anvendes i skiven.
Det er klart fra det foregående at det er blitt tilveiebragt en ny og forbedret L.S.I.-skivekonstruksjon og en fremgangsmåte for fremstilling av denne, som har mange fordeler. Det er mulig å oppnå meget hoy ytelse. Tidsforsinkelsen i kretsene og skiven er mindre enn 2 nanosekunder. Selv om et stort antall av logiske kretser kan tilveiebringes som anvender forskjellige sammenkoblingsmbnster, kreves det kun et enkelt sett av felles diffusjonsmasker. Arrange-mentet av anordningene på L.S.I.-skiven er slik at de gjor anvendelsen av plassen på skiven storst mulig mens det tilveiebringes tilstrekkelig plass for intra- og inter-skiveledningsforing. Kon-struksjonen av skiven er slik at det finnes en innebygget krafttilforselsavkoblingskapasitans. I tillegg folger jordforskyvningen i spenning med skivetemperaturen. Således kan forskyvninger på grunn av temperatur-forandringer og motstandsforandringer i jord utbalanseres.

Claims (3)

1. L.S.I.-skivekonstruksjon omfattende et enkelt halvlederlegeme (26) som har en plan overflate (27), et flertall transistorer dannet i halvlederlegemet, hvor transistorene (T1-T6)
er dannet i et forutbestemt mønster på legemet, et flertall motstander (R1-R5) som er dannet i halvlederlegemet i et forutbestemt mønster, midler som overligger overflaten innbefattende i det minste ett metalliseringslag (81) som har inn- og utkontaktputer (102) tilliggende omkretsen av legemet og forbundet med visse av flertallet av transistorer og visse av flertallet av motstandene for å danne et flertall kretser, hvor nevnte kretser er samlet i et flertall grupper som er benevnt makroer, idet hver makro er i stand til å inneholde et flertall logiske kretser, hvor hver av nevnte makroer er begrenset til et diskret areal på nevnte plane overflate, hvor nevnte diskrete arealer som inneholder nevnte makroer, er adskilt og anordnet på nevnte plane overflate (27) for å tilveiebringe adskilte, parallelle rader og adskilte, parallelle kolonner av makroer som forløper i to retninger, hvilke er i en vinkel i forhold til hverandre, og for å gi sammenkoblingsarealer på nevnte plane overflate (27) som forløper mellom nevnte diskrete arealer inneholdende nevnte makroer og langsmed nevnte rader og kolonner, hvor nevnte metallisering innbefatter metallisering som overligger nevnte sammenkoblingsarealer for sammenkobling av nevnte makroer, og hvor visse av transistorene er relativt store og danner del av emitter-følgerkretser, karakterisert ved at de.relativt store transistorene (T9) er plassert i en viss avstand fra resten av makroene i tett nærhet til utkontaktputene (102) tilliggende omkretsen av halvlederlegemet og er større enn transistorene i makroene. !
2. Konstruksjon som angitt i krav 1, karakterisert ved at transistorene har vaskede emittere med relativt små geometrier.
3. Fremgangsmåte for fremstilling av en L.S.I.-skivekonstruksjon som angitt i krav 1, omfattende et halvlederlegeme som har en plan overflate for dannelse av diffunderte regioner i nevnte halvlederlegeme under anvendelse av diffunderingsmasker ved å utsette legemet for diffunderingsoperasjoner for å tilveiebringe makroer omfattende transistorer og motstander, hvor visse av nevnte transistorer i hvert av nevnte legemer er dannet slik at de er vesentlig større enn andre transistorer i samme legeme, karakterisert ved at nevnte vesentlig større transistorer dannes utelukkende nær den ytre omkrets av legemet.
NO2814/73A 1972-07-10 1973-07-09 Large scale integration (l.s.i.) skivekonstruksjon og fremgangsmaate for fremstilling av l.s.i-skivekonstruksjonen NO141623C (no)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US00270449A US3808475A (en) 1972-07-10 1972-07-10 Lsi chip construction and method

Publications (2)

Publication Number Publication Date
NO141623B true NO141623B (no) 1980-01-02
NO141623C NO141623C (no) 1980-04-16

Family

ID=23031365

Family Applications (2)

Application Number Title Priority Date Filing Date
NO2814/73A NO141623C (no) 1972-07-10 1973-07-09 Large scale integration (l.s.i.) skivekonstruksjon og fremgangsmaate for fremstilling av l.s.i-skivekonstruksjonen
NO783892A NO783892L (no) 1972-07-10 1978-11-17 Large scale integration (l.s.i.) skivekonstruksjon og fremgangsmaate for fremstilling av et flertall l.s.i. skiver

Family Applications After (1)

Application Number Title Priority Date Filing Date
NO783892A NO783892L (no) 1972-07-10 1978-11-17 Large scale integration (l.s.i.) skivekonstruksjon og fremgangsmaate for fremstilling av et flertall l.s.i. skiver

Country Status (17)

Country Link
US (1) US3808475A (no)
JP (1) JPS5531624B2 (no)
AT (1) AT371628B (no)
AU (1) AU467309B2 (no)
BE (1) BE801909A (no)
BR (1) BR7305011D0 (no)
CA (1) CA990414A (no)
CH (2) CH599679A5 (no)
DE (1) DE2334405B2 (no)
DK (1) DK139208B (no)
ES (1) ES417198A1 (no)
FR (1) FR2192383B1 (no)
GB (3) GB1443363A (no)
IT (1) IT991086B (no)
NL (1) NL7309342A (no)
NO (2) NO141623C (no)
SE (1) SE409628B (no)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3916434A (en) * 1972-11-30 1975-10-28 Power Hybrids Inc Hermetically sealed encapsulation of semiconductor devices
US3999214A (en) * 1974-06-26 1976-12-21 Ibm Corporation Wireable planar integrated circuit chip structure
CA1024661A (en) * 1974-06-26 1978-01-17 International Business Machines Corporation Wireable planar integrated circuit chip structure
GB1584003A (en) * 1976-06-07 1981-02-04 Amdahl Corp Data processing system and information scanout
JPS5519005Y2 (no) * 1976-11-24 1980-05-06
US4969029A (en) * 1977-11-01 1990-11-06 Fujitsu Limited Cellular integrated circuit and hierarchial method
CA1102009A (en) * 1977-09-06 1981-05-26 Algirdas J. Gruodis Integrated circuit layout utilizing separated active circuit and wiring regions
JPS60953B2 (ja) * 1977-12-30 1985-01-11 富士通株式会社 半導体集積回路装置
JPS5493376A (en) * 1977-12-30 1979-07-24 Fujitsu Ltd Semiconductor integrated circuit device
US4259935A (en) * 1978-04-05 1981-04-07 Toyota Jidosha Kogyo Kabushiki Kaisha Fuel injection type throttle valve
FR2426334A1 (fr) * 1978-05-19 1979-12-14 Fujitsu Ltd Dispositif de connexion de semi-conducteurs et son procede de fabrication
JPS5555541A (en) * 1978-10-20 1980-04-23 Hitachi Ltd Semiconductor element
GB2035688A (en) * 1978-11-13 1980-06-18 Hughes Aircraft Co A multi-function large scale integrated circuit
US4278897A (en) * 1978-12-28 1981-07-14 Fujitsu Limited Large scale semiconductor integrated circuit device
DE3066941D1 (en) * 1979-05-24 1984-04-19 Fujitsu Ltd Masterslice semiconductor device and method of producing it
US4320438A (en) * 1980-05-15 1982-03-16 Cts Corporation Multi-layer ceramic package
JPS57153464A (en) * 1981-03-18 1982-09-22 Toshiba Corp Injection type semiconductor integrated logic circuit
US4413271A (en) * 1981-03-30 1983-11-01 Sprague Electric Company Integrated circuit including test portion and method for making
US4475119A (en) * 1981-04-14 1984-10-02 Fairchild Camera & Instrument Corporation Integrated circuit power transmission array
JPS5844743A (ja) * 1981-09-10 1983-03-15 Fujitsu Ltd 半導体集積回路
JPS5884445A (ja) * 1981-11-16 1983-05-20 Hitachi Ltd 大規模集積回路
DE3380548D1 (en) * 1982-03-03 1989-10-12 Fujitsu Ltd A semiconductor memory device
EP0344873B1 (en) * 1982-06-30 1993-12-15 Fujitsu Limited Semiconductor integrated-circuit apparatus
US4511914A (en) * 1982-07-01 1985-04-16 Motorola, Inc. Power bus routing for providing noise isolation in gate arrays
US4549262A (en) * 1983-06-20 1985-10-22 Western Digital Corporation Chip topography for a MOS disk memory controller circuit
EP0130262B1 (fr) * 1983-06-30 1987-11-19 International Business Machines Corporation Circuits logiques permettant de constituer des réseaux logiques très denses
US4593205A (en) * 1983-07-01 1986-06-03 Motorola, Inc. Macrocell array having an on-chip clock generator
JPS6030152A (ja) * 1983-07-28 1985-02-15 Toshiba Corp 集積回路
US4583111A (en) * 1983-09-09 1986-04-15 Fairchild Semiconductor Corporation Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients
US4575744A (en) * 1983-09-16 1986-03-11 International Business Machines Corporation Interconnection of elements on integrated circuit substrate
US4737836A (en) * 1983-12-30 1988-04-12 International Business Machines Corporation VLSI integrated circuit having parallel bonding areas
JPS60152039A (ja) * 1984-01-20 1985-08-10 Toshiba Corp GaAsゲ−トアレイ集積回路
WO1985004518A1 (en) * 1984-03-22 1985-10-10 Mostek Corporation Integrated circuits with contact pads in a standard array
EP0177560A1 (en) * 1984-03-22 1986-04-16 Mostek Corporation Integrated circuit add-on components
JPS6112042A (ja) * 1984-06-27 1986-01-20 Toshiba Corp マスタ−スライス型半導体装置
GB2168840A (en) * 1984-08-22 1986-06-25 Plessey Co Plc Customerisation of integrated logic devices
JPS61241964A (ja) * 1985-04-19 1986-10-28 Hitachi Ltd 半導体装置
US4789889A (en) * 1985-11-20 1988-12-06 Ge Solid State Patents, Inc. Integrated circuit device having slanted peripheral circuits
US4959751A (en) * 1988-08-16 1990-09-25 Delco Electronics Corporation Ceramic hybrid integrated circuit having surface mount device solder stress reduction
US5121298A (en) * 1988-08-16 1992-06-09 Delco Electronics Corporation Controlled adhesion conductor
JPH0727968B2 (ja) * 1988-12-20 1995-03-29 株式会社東芝 半導体集積回路装置
EP0382948B1 (en) * 1989-02-14 2003-10-08 Koninklijke Philips Electronics N.V. Supply pin rearrangement for an integrated circuit
US5126822A (en) * 1989-02-14 1992-06-30 North American Philips Corporation Supply pin rearrangement for an I.C.
NL8901822A (nl) * 1989-07-14 1991-02-01 Philips Nv Geintegreerde schakeling met stroomdetectie.
GB9007492D0 (en) * 1990-04-03 1990-05-30 Pilkington Micro Electronics Semiconductor integrated circuit
JPH04132252A (ja) * 1990-09-21 1992-05-06 Hitachi Ltd 半導体集積回路装置
US5446410A (en) * 1992-04-20 1995-08-29 Matsushita Electric Industrial Co.,Ltd. Semiconductor integrated circuit
JPH0824177B2 (ja) * 1992-11-13 1996-03-06 セイコーエプソン株式会社 半導体装置
US6675361B1 (en) * 1993-12-27 2004-01-06 Hyundai Electronics America Method of constructing an integrated circuit comprising an embedded macro
US5671397A (en) * 1993-12-27 1997-09-23 At&T Global Information Solutions Company Sea-of-cells array of transistors
US5440153A (en) * 1994-04-01 1995-08-08 United Technologies Corporation Array architecture with enhanced routing for linear asics
US5757041A (en) * 1996-09-11 1998-05-26 Northrop Grumman Corporation Adaptable MMIC array
US6137181A (en) * 1999-09-24 2000-10-24 Nguyen; Dzung Method for locating active support circuitry on an integrated circuit fabrication die

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL251064A (no) * 1955-11-04
US3312871A (en) * 1964-12-23 1967-04-04 Ibm Interconnection arrangement for integrated circuits
US3639814A (en) * 1967-05-24 1972-02-01 Telefunken Patent Integrated semiconductor circuit having increased barrier layer capacitance
US3643232A (en) * 1967-06-05 1972-02-15 Texas Instruments Inc Large-scale integration of electronic systems in microminiature form
US3365707A (en) * 1967-06-23 1968-01-23 Rca Corp Lsi array and standard cells
US3584269A (en) * 1968-10-11 1971-06-08 Ibm Diffused equal impedance interconnections for integrated circuits
JPS492796B1 (no) * 1969-02-28 1974-01-22
JPS492798B1 (no) * 1969-04-16 1974-01-22
US3656028A (en) * 1969-05-12 1972-04-11 Ibm Construction of monolithic chip and method of distributing power therein for individual electronic devices constructed thereon
DE2033130A1 (de) * 1969-07-04 1971-02-04 Hitachi Ltd , Tokio Verfahren zur Herstellung einer mte gnerten Großschaltung
DE2109803C3 (de) * 1970-03-12 1981-09-10 Honeywell Information Systems Italia S.p.A., Caluso, Torino Integrierter Elementarstromkreis mit Feldeffekt-Transistoren
US3621562A (en) * 1970-04-29 1971-11-23 Sylvania Electric Prod Method of manufacturing integrated circuit arrays
US3689803A (en) * 1971-03-30 1972-09-05 Ibm Integrated circuit structure having a unique surface metallization layout

Also Published As

Publication number Publication date
NL7309342A (no) 1974-01-14
FR2192383A1 (no) 1974-02-08
JPS5531624B2 (no) 1980-08-19
DE2334405C3 (no) 1987-01-22
GB1443361A (en) 1976-07-21
DE2334405B2 (de) 1980-08-14
ATA594873A (de) 1982-11-15
US3808475A (en) 1974-04-30
SE409628B (sv) 1979-08-27
NO141623C (no) 1980-04-16
BE801909A (fr) 1973-11-05
AU5794673A (en) 1975-02-06
DK139208B (da) 1979-01-08
CH600568A5 (no) 1978-06-15
CH599679A5 (no) 1978-05-31
CA990414A (en) 1976-06-01
DE2334405A1 (de) 1974-01-31
NO783892L (no) 1974-01-11
FR2192383B1 (no) 1978-09-08
JPS4939388A (no) 1974-04-12
BR7305011D0 (pt) 1974-08-22
GB1443363A (en) 1976-07-21
ES417198A1 (es) 1976-06-16
DK139208C (no) 1979-07-16
GB1443365A (en) 1976-07-21
IT991086B (it) 1975-07-30
AT371628B (de) 1983-07-11
AU467309B2 (en) 1975-11-27

Similar Documents

Publication Publication Date Title
NO141623B (no) Large scale integration (l.s.i.) skivekonstruksjon og fremgangsmaate for fremstilling av l.s.i-skivekonstruksjonen
US3849872A (en) Contacting integrated circuit chip terminal through the wafer kerf
US3138747A (en) Integrated semiconductor circuit device
US2985804A (en) Compound transistor
EP0020116B1 (en) Masterslice semiconductor device and method of producing it
US4825276A (en) Integrated circuit semiconductor device having improved wiring structure
US6662344B2 (en) Semiconductor device and method for fabricating the same
US3448344A (en) Mosaic of semiconductor elements interconnected in an xy matrix
US3488564A (en) Planar epitaxial resistors
US3443176A (en) Low resistivity semiconductor underpass connector and fabrication method therefor
US3558992A (en) Integrated circuit having bonding pads over unused active area components
US3981070A (en) LSI chip construction and method
CA1102009A (en) Integrated circuit layout utilizing separated active circuit and wiring regions
US4890191A (en) Integrated circuits
US3659162A (en) Semiconductor integrated circuit device having improved wiring layer structure
JPS648468B2 (no)
KR920003568A (ko) 반도체 집적회로장치 및 셀의 배치배선방법
US3544860A (en) Integrated power output circuit
JPS6231832B2 (no)
US4053336A (en) Method of manufacturing a semiconductor integrated circuit device having a conductive plane and a diffused network of conductive tracks
US5068702A (en) Programmable transistor
US7317240B2 (en) Redundant interconnect high current bipolar device and method of forming the device
JPS6366948A (ja) プログラマブルボンデイングパツド
US4737836A (en) VLSI integrated circuit having parallel bonding areas
KR20010006037A (ko) 양극 트랜지스터 구조