KR980013559A - 예비 도금된 리드 단자를 가지는 성형된 전자부품 및그의 제조방법(molded electronic component having pre-plated lead terminals and manufacturing process thereof) - Google Patents
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Abstract
본 발명은 음극층, 양극 리드, 그 양극 리드에 접속된 예비 도금된 양극 리드 단자, 그 음극층에 접속된 예비 도금된 음극 리드 단자, 및 양극 및 음극 리드 단자의 일부분이 노출되고, 캐패시터 소자를 밀봉하는 절연부재를 포함하는 캐패시터 소자로 구성된 고체 전해 캐패시터와 같은 성형된 전자부품에 관한 것이다. 그 예비 도금된 양극 및 음극 리드 단자의 밀봉된 부분은 그 상부에 형성되어진, 유기물을 0.03wt% 이하의 양으로 함유하는 도금층을 갖는다. 또한, 고체 전해 캐패시터를 제조하는 방법이 개시된다. 비록, 부품이 열적인 상승 스트레스를 받는 경우에도, 양호한 접속강도가 유지되며, 땜납 볼이 형성되지 않는다.
Description
본 발명은 리드 단자를 가지는 수지로 성형된 전자부품에 관한 것으로, 좀더 자세하게는, 땜납으로 용접된 리드 단자를 가지는 칩형 고체 전해 캐패시터와 그의 제조방법에 관한 것이다.
전자장비의 크기와 중량이 점차 감소되고, 표면실장기술이 발달함에 따라, 소형 및 대용량을 특징으로 하는 고체 전해 캐패시터와 같은 칩형 부품에 대한 시장규모가 점차 확대되고 있으며, 여러 가지 응용에 사용되고 있다.
도 8 에 도시된 바와 같이, 종래, 칩형 고체 전해 캐패시터는 음극층(3), 양극층(2), 용접 등에 의해 양극 리드(2)에 접속된 양극 리드 단자(8), 패캐시터 소자(1), 및 음극층(3)에 접속된 음극 리드 단자(9)를 가지는 캐패시터 소자를 갖는다.
또한, 음극층(3) 및 음극 리드 단자(9)는 은 페이스트와 같은 도전성 접착제(10)에 의해 접속된다. 캐패시터는 양극 리드단자(8) 및 음극 리드 단자(9)를 노출시킨 체로 수지(6)에 의해 패키지된다. 또한, 양극 및 음극 리드 단자(8 및 9)는 수지 패키지(6)의 외표면을 따라 구부려진다. 이들 단자(8 및 9)들이 도 9에 도시된 바와 같은 선형 전류파형을 이용하여, 직류 도금방법에 의해 땜납 등의 도금층과 예비 도금되므로, 하기와 같은 단점(1) 및 (2)을 가지고 있다.
(1) 광택제 또는 분산제와 같은 도금 용액내에 함유된 유기성분이 도금하는 층에 결합되어진다. 그결과, 양극 및 음극 리드 단자(8 및 9)상에 형성된 땜납 등의 도금하는 층은 하기와 같은 유기물을 상당량 함유한다.
샘플 : 직류 도금에 의해 형성된 도금막
검출된 성분들 : 디클로로톨루엔,
N, N, 2, 6-테트라메틸벤젠아민,
트리클로로벤젠메탄올,
디클로로벤잘디하이드,
디클로로벤젠메탄올,
라우르산 (lauric acid) 메틸
그러한 예비 도금된 리드단자들이 수지 성형류 전자부품에 채용될 경우, 땜납등의 도금층에서의 유기물이 부품을 실장할 때 열 스트레스에 의해 증발되어, 상당량의 가스를 발생한다.
그렇게 도전성 접착제(10)와 음극 리드 단자(9) 사이의 접착하는 계면에서 발생된 가스는 접속 신뢰성에 영향을 미쳐, 도전성 접착제 (10)과 음극 리드 단자 (9) 사이의 접속강도를 감소시킨다. 최악의 경우, 음극 리드 단자가 피복되어 결과적으로 전기적인 개방 회로가 된다.
(2) 지 패키지 (6)에서 리드 단자(8 및 9)상의 도금된 땜납은 수지 패키지로부터 용리되어, 땜납 볼 (7)을 형성하는 경향이 있다. 이는 전자부품 실장시에 열 스트레스에 기하여 발생되는 경우, 초과하는 유기물의 양이 발생될 때, 발생한다. 부품이 프린트된 회로보드상에 실장될 때, 이러한 땝납 볼 (7)이 도전성 패턴들을 회로단락시킬 수 있다.
이러한 단점들을 해결하기 위하여는, 리드 단자들의 노출부분말은 도금하는 것이 가능하다. 그러나, 그러한 선택적인 도금은 생산비용을 증가시킨다.
따라서, 본 발명의 목절은 도전성 접착제를 이용하여 그 접속부에서 양호한 접속 신뢰성을 유지하고, 땜납볼의 생성을 방지하는 고체 전해 캐패시터와 같은 전자부품, 및 선택적인 도금방법에 의존함이 없이 그러한 전자부품을 제조하는 공정을 제공하는데 있다.
상기 본 발명의 목적은 유기물을 0.03wt% 이하의 양으로 함유하는 전기도금된 리드 단자를 채용함으로써 달성된다. 고체 전해 캐패시터의 경우, 예비 도금된 양극 리드 단자가 캐패시터 소자의 양극 단자에 용접되며, 예비 도금된 음극 리드 단자가 도전성 접착제를 이용하여 캐패시터 소자의 음극층에 접속된다. 캐패시터 소자는 음극 및 양극 리드 단자의 부위가 노출되어지도록 절연부재로 밀봉된다. 예비 도금된 양극 및 음극 리드 단자들의 밀봉부분과 노출부분 양자는 유기물을 0.03wt% 이하의 양으로 함유하는 예비 도금된 층을 갖는다.
그러한 전기도금된 층에서 소량의 유기물은 카운터 펄스를 가지는 전류파형으로 특정한 펄스 도금방법을 이용하여 달성되어질 수 있다. 전류파형의 온 시간과 오프 시간은 온 시간의 1/2 내지 1/50 인 진폭 및 2 내지 20msec 주기를 갖는 카운터 (음의) 전류 펄스를 포함한다.
도 1 은 본 발명의 실시예에 따른 칩형 고체 전해 캐패시터의 측단면도.
도 2a 는 성형공정전의 리드 프레임에 조립된 칩형 고체 전해 캐패시터의 사시도.
도 2b 는 도 2a 에 도시된 요부 (B)를 나타낸 확대 사시도.
도 3 은 본 발명의 펄스 도금 방법에서 사용된 전류파형의 예를 나타낸 파형도.
도 4 는 본 발명의 바람직한 실시예에 사용된 전류파형의 예를 나타낸 파형도.
도 5 는 본 발명에 사용하기 위한 도금장치의 다이아그램.
도 6 은 도금층의 불순물 함량과 음극 접속강도사이의 상관관계를 나타낸 그래프.
도 7 은 불순물 함량의 함수로 납땜 볼 발생율을 나타낸 그래프.
도 8 은 종래 칩형 고체 전해 캐패시터의 예를 나타낸 측단면도.
도 9 는 종래 직류 도금방법에서 사용된 전류 파형의 예를 나타낸 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 고체 전해 캐패시터 소자 2 : 양극 리드
3 : 음극층 6 : 절연부재
8 : 양극 리드 단자 9 : 음극 리드 단자
13 : 도금 배쓰 (bath) 14 : 전극
15 : 리드 단자 베이스 금속 16 : 전류 소오스
91 : 상부 땜납 도금층 92 : 하부 땜납 도금층
900 : 리드 프레임
도 1을 참조하며, 탄타륨과 같은 밸브(valve) 금속으로된 양극 본체는 양극산화를 겪은 후, 그 상부에 망간 산화물층, 카본 층 및 은 페이스트층과 같은 고체 전해이 순차적으로 형성된다. 그 결과, 최외각 층에 음극층(3)을 가지는 고체 전해 캐패시터 소자(1)가 형성된다. 도 2a 에 도시된 바와 같이, 이 캐패시터 소자(1)에 묻힌 양극 리드(2) 및 예비 도금된 양극 리드 단자(8)가 용접 등에 의해 함께 접속된다. 예비 도금된 음극 리드 단자(9)는 도전성 접착제(10)를 통하여 음극층(3)에 접속된다. 그후, 그 어셈블 리가 트랜스퍼 성형법 (transfer molding process)에 의해 에폭시 수지와 같은 전기 절연 부재(6)로, 양극 및 음극 리드 단자(8 및 9)의 각 부분이 노출되어지도록 밀봉된다.
리드 프레인 (900)이 땜납이 도금된 금속 테입 (미도시됨)으로부터 천공되어지므로, 리드 단자 (8 및 9)에는 상부 땜납 도금층 (91) 및 하부 땜납 도금층 (92)이 제공되며, 그 측면 에지는 도 2b 에 도시된 바와 같이 도금되지 않는다. 즉, 비도금된 금속 테입으로부터 천공된 후, 리드 프레임에 대하여 땜납 도금이 수행되어질 수 있다. 이때, 리드 프레임의 전체 표면은 도금층으로 코팅된다.
본 발명의 땜납 도금층은, 도 3 에 도시된 바와 같이, 양의 전류를 포함하는 약 10 내지 500 msec 의 온 시간 및 음의 전류를 포함하는 약 10 내지 500 msec 의 오프 시간을 가지는 전류 파형으로 펄스 도금방법을 이용하여 형성된다. 음의 전류 펄스 (카운터 펄스)는 양의 전류펄스의 1/2 내지 1/50 의 진폭과 2 내지 20 msec의 주기를 갖는다. 카운터 펄스외에는, 파형의 오프 부분 동안에 전류가 흐르지 않는 것이 바람직하다. 음의 전류펄스의 타이밍은 도 3 에 도시된 위치에 한정되지 않으나, 인접한 양의 전류 펄스들 사이의 어떠한 위치가 될 수도 있다.
바람직한 실시예에서, 전류 파형은 200msec 의 온시간 (양의 펄스) 및 도 4 에 도시된 양의 펄스의 늘어지는 에지에서 10msec 음의 펄스를 포함하는 200msec의 오프 시간을 갖는다. 음의 펄스의 진폭은 양의 펄스의 1/10 이 되도록 선택된다. 본 발명의 펄스 도금방법은 약 4um의 두께를 가지는 땜납 도금층으로부터 유기물의 양 (즉, 분산제 또는 광택제, 분산제 및 광택제)을 감소시킨다.
도 5 에 도시된 바와 같이, 도금 배쓰 (13), 전극 (14), 리드 단자 베이스 금속 (15) 및 전류 소오스 (16)를 포함하는 널리 공지된 도금장치가 본 발명에 사용될 수 있다. 양 및 음의 펄스가 전극에 인가되는 경우에는, 베이스 금속 (15)은 접지될 수도 있다. 전극 (14) 는 Pb/Sn 합금으로 제조되며, 땜납 도금 배쓰는 10 내지 60 vol.% 의 /내지 40voL%DMLpb(BF4)2, vol.%의 HBF4및 1 내지 20 vol.%의 첨가제를 포함한다. 베이스 금속 (15)은 전자부품의 리드 단자로 널리 사용되고 있는 공지된 42 합금으로 제조된다. 즉, 땜납 도금 배쓰는 상술한 용액에 한정되지 않고, 예를 들어, 미국 특허 제 4,589,962 호 공보에 개시된 땜납 도금 용액이 사용될 수도 있다.
그렇게 외부 패키지를 형성하기 전에 제조된 칩형 고체 전해 캐패시터의 음극층(3)과 음극 리드 단자(9) 사이의 접속강도가 평가되었다. 본 발명자는, 도 9 에 도시된 바와같이, 본 발명에서의 접속강도가 종래 접속 강도보다 약 1.5 배 임을 알 수 있었다. 또한, 접속강도에서의 변동도 20% 이상까지 감소되었다.
또한, 그 제품은 외부 패키지가 형성된 후 그 상부에 열 스트레스를 가하도록 가열노로 이송되어, 땜납 볼발생이 검사되었다. 음극 단자가 종래 직류 도금법을 이용하여 형성된 땜납 층을 그상부에 갖는 경우, 시간의 75% (75% 땜납 볼 발생율)로 땜납 볼이 생성되었으나, 본 발명의 고체 전해 캐패시터의 제조시에는 땜납 볼이 발생하지 않음을 알수 있었다.
또한, 도 7 에 나타낸 바와 같이 음극 접속강도와 불순물 함량 (wt%)의 관계로부터 명확히 알 수 있는 바와 같이, 본 발명자는 땜납 도금층에서 유기물(불순물) 함량이 0.03wt% 이하일 경우, 땜납 볼이 실질적으로 발생하지 않음을 알 수 있었다.
이러한 효과는 양극 및 음극 리드 단자들의 모든 포면상에 도금층을 제공하거나, 표면이 프린트된 배선 보드에 실질적으로 땜납되는 양극 및 음극 리드 단자(8 및 9)의 상부 도금층(91)만을 제공함으로써 얻어질 수 있다.
종래 직류 도금법에서 양극과 음극 리드 단자상에 형성되어진 도금층에 함유된 유기물 (불순물) 의 함량은 약 0.2 wt% 이다. 한편, 본 발명의 펄스 도금법에서는, 불순물 함량이 부품이 열적으로 상승하는 스트레스를 겪는 경우 감소될 수 있으며, 땜납 볼이 형성되지 않는다.
균일한 도금층을 제공하기 위한 단순한 펄스 도금법이 공지되어 있다. 예를들면, 일본 특개소 87-151592 호 공보에는 1 msec 온 시간 및 25 내지 msec 오프 시간의 펄스파형의 전류를 도금전극에 인가하여 결함이 없는 신규한 도그층을 형성하는 것이 개시되고 있다. 그러나, 온시간이 너무 짧고, 카운터 펄스가 오프 시간동안에 제공되지 않아, 도금층은 여전히 유기물을 0.05wt% 내지 0.08wt%로 함유한다.
한편, 일본 특개소 88-95698호 공보에는 도전성 회로 패턴과 다층 프리트 배선 보드의 관통홀 양자의 상부에 균일하게 도금된 땜납 층을 얻기위해 땜납 도금법이 개시되어 있다. 비록 카운터 펄스가 도금 전극에 인가되더라도, 도금층에서의 유기물에 대해서는 언급할 필요가 없다. 펄스 폭이 오프 시간없이 4.0 msec 이하가 되도록 선택되어지므로, 양 및 음의 펄스 양자는 동일한 진폭을 가지며, 도금층에서의 유기물 양이 0.03wt% 이하인지 아닌지의 여부에 대해서는 알 수 없다. 비록, 유기물의 양이 0.03wt% 이하가 될 수 있을지라도, 일본 특개소 88-95698호 공보에서는 고체 전해 캐패시터와 음극층에 도전성 접착제를 사용하여 접속된 그 땜납 도금된 리드 단자에 대해서는 언급되어 있지 않으며, 더욱이 그 성형된 패키지를 관통하는 예비 도금된 리드 단자들을 가지는 성형류 전자부품에 특유한 가스 및 땜납 볼의 발생 문제에 대하여 언급되어 있지 않다.
위에서 개시 및 상술한 바와 같이, 본 발명의 형태와 내용에서의 여러 가지 변경이 가해질 수 있음은 당업자에게는 자명하다. 그러한 변경은 첨주된 청구범위의 범주와 정신내에 포함시키려는 의도이다.
상술한 바와 같이, 하기 이점들은 땜납 등의 층들과 양극 및 음극 리드 단자를 본 발명의 펄스 도금법을 이용하여 도금함으로써 실현된다.
(1) 통상 도금 용액에 함유된 광택제 또는 분산제, 광택제 및 분산제와 같은 유기물이, 땜납이 직류 도금법에 의해 도금되는 경우와는 달리, 도금층에 결합되지 않기 때문에, 양극 및 음극 리드 단자상에 형성된 도금층이 저 유기물 함량을 갖는다. 따라서, 최종적으로 제조된 전자부품을 실장할 때 열 스트레스에 기인하는, 어떠한 가스도 도전성 접착제와 음극 리드 단자 사이의 접착 계면에서 거의 발생되지 않는다. 그 결과, 접속 신뢰성이 향상된다.
(2) 또한, 땜납 발생의 문제를 제거하는 것이 가능하게 된다.
Claims (9)
- 전극을 갖는 전자소자: 상기 전극에 접속된 예비 도금된 리드 단자: 및 상기 리드 단자의 일 부분이 노출되어지도록 남기고, 상기 전자소자를 밀봉하는 절연부재를 구비하고, 상기 예비 도금된 리드 단자의 밀봉된 부분 상에는 유기물을 0.03wt% 이하로 함유하는 도금층이 형성된 것을 특징으로 하는 성형된 전자부품.
- 제 1 항에 있어서, 상기 전자부품은 고체 전해 캐패시터이며, 상기 도금층은 납땜 도금층을 포함하는 것을 특징으로 하는 성형된 전자제품.
- 제 2 항에 있어서, 양극 리드 단자가 도전성 접착제로 상기 캐패시터의 양극 리드 및 상기 캐패시터의 음극층에 용접된 것을 특징으로 하는 성형된 전자제품.
- 제 3 항에 있어서, 상기 도금층은 상기 양극 및 음극 리드 단자의 상부 및 하부 표면에만 존재하는 것을 특징으로 하는 성형된 전자제품.
- 유기물을 0.03wt%의 양으로 함유하는 도금층을 갖는 예비 도금된 리드 단자를 형성하는 단계: 상기 예비 도금된 리드 단자를 전자소자의 전극에 전기적으로 접속하는, 전극을 갖는 전자소자를 제공하는 단계: 및 상기 예비 도금된 리드 단자의 일부를 노출시키고 상기 전자소자를 밀봉하는 단계를 포함하는 것을 특징으로 하는 성형된 전자제품을 제조하는 방법.
- 제 5 항에 있어서, 상기 도금층을 형성하는 단계는 카운터(counter) 펄스를 가지는 전류 파형은 펄스 도금하는 단계를 포함하는 것을 특징으로 하는 성형된 전자제품을 제조하는 방법.
- 제 6 항에 있어서, 상기 전류 파형은 양의 전류펄스를 포함하는 약 10 내지 500 msec 의 온 시간, 음의 전류펄스를 포함하는 약 10 내지 500 msec 의 오프시간을 포함하고, 상기 카운터 펄스는 양의 전류펄스의 진폭의 1/2 내지 1/50인 진폭 및 2 내지 20 msec 의 주기를 갖는 음의 전류 펄스인 것을 특징으로 하는 성형된 전자제품을 제조하는 방법.
- 제 5 항에 있어서, 상기 도금층을 형성하는 단계는 전해성 도금 배쓰 및 펄스파형의 전류 소오스를 제공하는 단계, 상기 도금 배쓰에 상기 리드 단자 베이스 금속을 침지시키는 단계: 및 상기 도름 배쓰를 통하여 카운터 펄스를 갖는 펄스파형의 전류를 통과시키는 단계를 포함하는 것을 특징으로 하는 성형된 전자제품을 제조하는 방법.
- 제 5 항에 있어서, 상기 도금층을 형성하는 단계는 금속 시트를 도금하는 단계 및 상기 리드 단자의 상부 표면과 하부 표면에만 도금층이 존재하는 예비 도금된 리드 단자를 얻기 위하여 금속시트를 천공하는 단계를 포함하는 것을 특징으로 하는 성형된 전자제품을 제조하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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