KR20030069880A - 전자부품 및 그 제조방법 - Google Patents

전자부품 및 그 제조방법 Download PDF

Info

Publication number
KR20030069880A
KR20030069880A KR10-2003-0010802A KR20030010802A KR20030069880A KR 20030069880 A KR20030069880 A KR 20030069880A KR 20030010802 A KR20030010802 A KR 20030010802A KR 20030069880 A KR20030069880 A KR 20030069880A
Authority
KR
South Korea
Prior art keywords
tin
electronic component
alloy
nickel
conductive layer
Prior art date
Application number
KR10-2003-0010802A
Other languages
English (en)
Inventor
오가와겐타
Original Assignee
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 코포레이션 filed Critical 엔이씨 일렉트로닉스 코포레이션
Publication of KR20030069880A publication Critical patent/KR20030069880A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H05K3/3426—Leaded components characterised by the leads

Abstract

전자부품에는, 외부단자로서 사용되는 리드의 표면에 0.05중량% 내지 1.5중량%의 니켈을 주석-비스무트(Sn-Bi)합금에 함유한 접속전도층이 제공된다. 니켈(Ni)은 주석-비스무트합금조직에 석출상으로서 결정화되고 Sn-Bi합금을 구성하는 성분원자들이 서로 인접한 두 주석(Sn)결정입자들 간의 결정입자경계를 따라 이동하는 것을 저지한다. 그러므로, 접속전도층으로서 사용되는 Sn-Bi합금의 합금조직의 경시변화는 작아지게 된다.

Description

전자부품 및 그 제조방법{Electronic component and method of manufacturing same}
본 발명은 전자부품(소자) 및 그 제조방법에 관한 것으로, 보다 상세하게는, 주석-비스무트(Sn-Bi)합금을 함유한 접속전도층이 외부단자 위에 형성된 전자부품(소자) 및 그 제조방법에 관한 것이다.
넓은 분야에서 사용되는 전자장치는 집적회로(IC), 트랜지스터, 커패시터, 저항기, 인덕터 등과 같은 다양한 전자부품들을 사용하여 조립된다. 전자장치가 조립될 때, 전도층으로 된 회로패턴이 미리 인쇄된 절연기판(이후, 간단히 "회로기판"이라 함)이 사용되며, 소망의 전자부품들이 회로기판에 실장된다. 구체적으로는, 전자부품에서 외부단자로서 소용되는 리드가 땜납합금으로 알려진 저융점의 접속전도층을 통해 회로패턴의 특정 위치에 납땜(솔더링)되어 전기적으로 접속된다.
도 8은 종래의 전자부품을 실장하기 위한 제1실장예를 보여주는 부분단면도이다. 리드(외부단자; 55)는 관통홀(52)을 통해 회로기판(51)에 삽입되고 접속전도층(54)을 통해 제1면(51A)에 형성된 회로패턴(53)에 전기 접속되어, 전자부품(56)이 실장된다. 이것은 "삽입실장형"이라 불린다.
도 9는 다른 종래의 전자부품을 실장하기 위한 제2실장예를 보여주는 부분단면도이다. 리드(55)는 저융점을 갖는 접속전도층(58)을 통한 납땜에 의해 회로기판(51)의 제2면(51B)에 형성된 회로패턴(57)에 전기 접속된다. 이것은 표면실장형이라 불린다.
또한, 전술한 제1실장예 및 제2실장예를 조합하여, 전자부품(56)이 회로기판(51)의 제1면(51A)에 삽입실장되고 전자부품(59)은 회로기판(51)의 제2면(51B)상에 표면실장되는 양면실장형이 알려져 있다.
저융점을 갖는 접속전도층(54, 58)은 리드(55)에 미리 도금되어, 전자부품(56, 59)을 실장하는 경우에 땜납으로서 사용된다.
납땜에 사용되는 저융점을 갖는 전술한 접속전도층의 재료로는, 종래, 주석-납(Sn-Pb)합금이 광범위하게 사용된다. 주석(Sn)은 접착제로서 역할을 하고 납(Pb)은 Sn-Pb합금의 융점을 낮추고 접속신뢰성을 향상시킨다. 전술한 바와 같이, Sn-Pb합금의 융점은 주석(Sn)과 납(Pb) 사이의 비율을 바꿈으로써 쉽게 조정될 수 있고, 양호한 전기접속 외에도 비용이 절감되어, Sn-Pb합금은 바람직한 것으로 사용된다.
그러나, Sn-Pb합금에서의 Pb성분은 인체에 유해하여, 사용된 전자부품들이 폐기될 때, 이러한 전자부품들은 공해를 야기하고, 그러므로 환경파괴라는 관점에서 바람직하지 않다. 그러므로, 최근에는, 전자부품이 회로기판에 실장될 때, 땜납합금에 납(Pb)을 함유하지 않은 접속전도층, 이른바 Pb없는(Pb-free) 저융점의 접속전도층이 일반적으로 사용된다.
예를 들면, 일본공개특허공보 평11-251503호는 저융점을 갖는 Pb없는 접속전도층으로서 비스무트(Bi)가 Pb를 대체한 주석-비스무트(Sn-Bi)합금을 사용하는 전자부품을 개시한다. 일본특개평 11-251503호는 주석(Sn)에 4중량% 미만의 비스무트(Bi)를 함유한 금속층(접속전도층)이 외부접속전극 상에 액침(dipping)법, 도금법 등에 의해 형성된 전자부품을 개시한다. 비스무트(Bi)는 전술한 Sn-Pb합금에서 납(Pb)과 유사한 역할을 하여 Sn-Bi합금의 융점을 낮춘다.
그런데, 종래의 Sn-Bi합금이 접속전도층으로서 사용되는 전자부품에서, 소량의 Bi는 주석(Sn)에 고용되어 Sn-Bi합금의 융점을 낮추는 역할을 한다. 그러나, 저융점을 가지며 석출상(deposition phase)을 갖지 않는 Sn-Bi합금은 안정한 합금조직으로 형성되지 않는다는 문제가 있다. 그러므로, 합금조직에서 큰 경시변화가 일어나는 문제가 있다.
이후로, 그 이유가 설명될 것이다. 도 10은 Sn-Bi합금이 리드 위에 접속전도층으로서 도금된 전자부품의 일부의 단면구조를 보여주는 개략도이다. 예를 들어, Sn-Bi합금으로 만들어진 접속전도층(62)은 철-니켈(Fe-Ni)합금으로 만들어진 리드(61)의 표면에 도금된다. 접속전도층이 되는 Sn-Bi합금에서, 예를 들어, 4중량% 미만의 Bi는 일본특개평11-251503호에 개시된 바와 같이 주석(Sn)에 고용되어 Sn-Bi합금의 융점을 낮추는 기능을 한다. Bi가 주석(Sn)에 고용되어 있는 Sn-Bi합금의 합금조직에서, 결정입자경계(64)는 Sn-Bi합금의 주성분이 되는 Sn결정들(63) 사이에 형성된다. 또, Sn-Bi합금에서의 Bi의 함량(예컨대, 4중량% 미만)이 증가할 때, 일본특개평11-251503호에 기재된 바와 같이 Sn-Bi합금의 접속강도는 약하게 되므로 바람직하지 않다.
그런데, 저융점을 갖는 Sn-Bi합금조직에서는, 실온에서도, 합금(모재)의 각 종류의 성분원자들로 이루어진 결정입자들이 시간의 경과에 따라 쉽게 발생하게 되어, 다른 종류의 합금층이 Sn-Bi합금 및 도금층 간의 계면에서 발생하고 쉽게 성장한다. 또, 일반적으로, 결정들 간의 결정입자경계에서는, 원자이동(결정입자경계확산)이 비교적 낮은 온도에서도 결정입자경계를 따라 발생하는 경향이 있다. 예를 들어, 도 10에 보인 것처럼, 접속전도층(62)이 되는 Sn-Bi합금의 합금조직에서는, Sn결정들(63) 간의 결정입자경계(64)에서, 전자부품을 회로기판(51)상에 실장하기 전의 단계에 또는 전자부품(56,59)을 회로기판(51)상에 실장한 후의 단계에, Sn-Bi합금을 형성하는 Sn원자 또는 Bi원자가 시간의 경과에 따라 결정입자경계(64)를 따라 쉽게 이동하는 경향이 있다.
전술한 바와 같이, 도금된 층에서의 결정성정, Sn-Bi합금 및 도금층 간의 계면에서의 다른 합금층의 형성 및 성장, 그리고 Sn-Bi합금을 이루는 성분원자들이 시간의 경과에 따라 결정입자경계를 따라 이동하는 경향이 있다는 사실은, Sn-Bi합금의 합금조직이 불안정하게 된다는 것과 Sn-Bi합금의 합금조직의 경시변화(시간의 경과에 따른 변화)가 커지게 됨을 나타낸다. 합금조직의 경시변화가 커지게 되는 경우, 전자부품(56, 59)을 회로기판(51) 위에 실장한 후, 전자부품의 전기접속성, 절연성, 접속강도 등이 낮아져, 전자부품(56, 59)을 실장하는 신뢰도를 떨어뜨린다.
한편, 접속전도층으로서 종래에 사용되고 있는 Sn-Pb합금에서, 납(Pb)은 주석(Sn)에 대한 비스무트(Bi)의 고용성(solid solubility)한계보다도 낮은 고용성한계를 주석(Sn)에 대하여 가져, 비스무트(Bi)의 양보다 더 많이 첨가될 수 있고, 그러므로, 도 11에 보인 것처럼, 납(Pb)은 주석(Sn)결정들 사이의 결정입자경계(64)에서 납(Pb)석출상(65)으로서 결정화된다. 그러면, 납(Pb)석출상(65)은 결정성장에 따라 결정입자경계(64)의 변화가 작아지게 하고, 또, 결정입자경계(64)를 따라 Sn-Pb합금을 형성하는 성분원자들의 이동이 적어지게 한다. 그러므로, Sn-Pb합금에서, 합금조직의 경시변화는 Sn-Bi합금의 경시변화에 비해 감소된다. 그러나, Sn-Pb합금은 전술한 이유 때문에 접속전도층으로서 사용될 수 없다.
전술한 바를 고려한 본 발명의 목적은 접속전도층으로서 사용되는 Sn-Bi합금의 합금조직의 경시변화를 줄일 수 있는 전자부품 및 전자부품 제조방법을 제공하는 것이다.
도 1은 본 발명의 제1실시예에 따른 전자부품의 구조를 보여주는 사시도,
도 2는 도 1의 화살표들인 A-A에 의해 표시된 선을 따라 취해진 단면도,
도 3은 본 발명의 제1실시예에 따른 회로기판 상에 실장된 전자부품을 보여주는 단면도,
도 4는 본 발명의 제1실시예에 따른 전자부품의 일부의 단면구조를 보여주는 개략도,
도 5는 본 발명의 제1실시예에 따른 전자부품의 제1제조방법에 사용되는 도금법을 설명하기 위한 예시도,
도 6은 본 발명의 제1실시예에 따른 전자부품의 제2제조방법에 사용되는 다른 도금법을 설명하기 위한 예시도,
도 7a 내지 7e는 본 발명에 따른 전자부품들을 보여주는 도면들,
도 8은 회로기판 상에 실장된 전자부품의 제1종례예를 보여주는 단면도,
도 9는 회로기판 상에 실장된 전자부품의 제2종례예를 보여주는 단면도,
도 10은 종래의 전자부품의 일부분의 단면구조를 보여주는 개략도,
도 11은 다른 종래의 전자부품의 일부분의 단면구조를 보여주는 개략도.
본 발명의 제1양태에 따르면, 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품으로서, 주석-비스무트(Sn-Bi)합금은, 실온에서 주석에 대한 고용성한계가 Sn-Bi합금에서의 비스무트(Bi)의 고용성한계보다 작은 금속을 함유하는 전자부품이 제공된다.
전술의 양태에서, 바람직한 형태는, 실온에서 주석에 대한 고용성한계가 Bi의 고용성한계보다 작은 금속은 이온화경향이 Sn의 이온화경향보다 큰 금속이라는 것이다.
또, 바람직한 형태는, 이온화경향이 주석(Sn)의 이온화경향보다 큰 금속은 니켈(Ni)이고, 0.05중량% 내지 1.5중량%의 니켈(Ni)이 Sn-Bi합금에 포함된다는 것이다.
또, 바람직한 형태는, 이온화경향이 주석(Sn)의 이온화경향보다 큰 금속은 아연(Zn), 알루미늄(Al) 또는 철(Fe)이라는 것이다.
또, 바람직한 형태는, 주석에 대한 고용성한계가 비스무트의 고용성한계보다 작은 금속은, 이온화경향이 주석(Sn)의 이온화경향보다 작은 금속이라는 것이다.
또, 바람직한 형태는, 이온화경향이 주석(Sn)의 이온화경향보다 작은 금속은, 구리(Cu), 은(Ag), 팔라듐(Pd), 또는 금(Au)이라는 것이다.
게다가, 바람직한 형태는, 접속전도층이 전기도금법에 의해 형성된다는 것이라는 것이다.
본 발명의 제2양태에 따르면, 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품을 제조하는 방법으로서, 0.01중량% 내지 3중량%의 니켈(Ni)을 함유한 주석-니켈합금으로 이루어지며 직류전원의 양극에 접속된 양극판과, 직류전원의 음극에 접속된 외부단자를, 주석(Sn) 및 비스무트(Bi)를 함유한 용액에 각각 놓는 단계; 및 0.05중량% 내지 1.5중량%의 니켈(Ni)을 함유한 니켈-비스무트합금으로 이루어진 상기 접속전도층을 전기도금법에 의해 상기 외부단자에 형성하는 단계를 포함하는 방법이 제공된다.
본 발명의 제3양태에 따르면, 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품을 제조하는 방법으로서, 주석(Sn), 비스무트(Bi) 및 니켈(Ni)을 함유한 용액에, 주석으로 이루어지며 직류전원의 양극에 접속된 양극판과, 직류전원의 음극에 접속된 외부단자를 각각 놓는 단계; 및 0.05중량% 내지 1.5중량%의 니켈을 함유한 니켈-비스무트합금으로 이루어진 접속전도층을 전기도금법에 의해 외부단자에 형성하는 단계를 포함하는 방법이 제공된다.
본 발명의 제4양태에 따르면, 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품을 제조하는 방법으로서, 주석, 비스무트 및 특정 금속을 외부단자에 코팅한 후 상기 특정 금속을 확산시키기 위해 열처리를 행하는 단계; 및 특정 량의 특정 금속을 함유한 주석-비스무트합금으로 이루어진 접속전도층을 외부단자 위에 형성하는 단계를 포함하는 방법이 제공된다.
본 발명의 전술한 및 다른 목적들, 이점들 및 특징들은 첨부 도면들에 연계된 다음의 설명으로부터 더 명확하게 될 것이다.
본 발명을 실시하는 최선의 실시형태들을 첨부 도면들을 참조하여 실시예들을 사용하여 더 상세히 설명할 것이다.
제1실시예
도 1은 본 발명의 제1실시예에 따른 전자부품(소자)의 구조를 보여주는 사시도이며, 도 2는 도 1의 화살표들인 A-A에 의해 표시된 선을 따라 취해진 단면도이며, 도 3은 제1실시예에 따른 회로기판 상에 실장된 전자부품을 보여주는 단면도이며, 도 4는 이 실시예에 따른 전자부품의 일부의 단면구조를 보여주는 개략도이며, 도 5는 제1실시예에 따른 전자부품의 제1제조방법에 사용되는 도금법을 설명하기 위한 예시도이고, 도 6은 제1실시예에 따른 전자부품의 제2제조방법에 사용되는 다른 도금법을 설명하기 위한 예시도이다. 제1실시예에서, 집적회로(IC) 등과 같은 반도체소자는 전자부품의 일 예로서 사용된다.
제1실시예에 따른 전자부품(소자; 10)에는, 도 1 및 도 2에 보인 것처럼, 수지성형 등에 의해 형성된 패키지(1)와, 철-니켈(Fe-Ni)합금으로 이루어지며 예를 들어 패키지(1)의 양측에서부터 연장되는 복수개의 리드들(2)이 마련된다.리드들(2)의 각각의 표면에는 0.05중량% 내지 1.5중량%의 니켈(Ni), 더 바람직하게는, 대략 0.5중량%의 니켈(Ni)을 함유한 주석-비스무트(Sn-Bi)합금으로 이루어지고 그 결과 낮은 융점을 갖는 접속전도층(3)이 코팅된다. 패키지(1)의 내부에는, 도 2에 보인 것처럼, IC칩(4)이 태브(tab; 5) 위에 고정되고, 본딩와이어(7)가 IC칩(4)의 표면에 형성된 패드전극(6)과 패드전극(6)에 대응하는 리드(2) 사이에 전기 접속된다. 여기서, 리드(2)상에 저융점을 갖는 접속전도층(3)을 형성하기 위하여 도금법을 사용하는 것이 바람직하고, 그러므로, 이런 견지에서 전술한 니켈(Ni)이 선택된다. 니켈(Ni)은 실온에서 주석(Sn)에 대하여 비스무트(Bi)의 고용성한계보다 낮은 고용성한계를 갖는 금속이고, Sn-Bi합금의 주성분인 주석(Sn)의 이온화경향보다 큰 이온화경향의 금속으로서 선택된다.
도 3은 제1실시예에 따른 전자부품의 실장예를 보여준다. 전자부품(10)은 저융점을 갖는 접속전도층(3)을 통해 회로패턴(9)에 전기접속되도록 납땜함으로써 회로기판(8)의 표면에 형성된 회로패턴(9)에 표면실장된다.
니켈(Ni)을 함유한 Sn-Bi합금으로 이루어진 접속전도층(3)에서는, 1중량% 내지 4중량%의 Bi가 주석(Sn)에 함유되고 나머지 성분은 거의 주석(Sn)이다. 그리고, 접속전도층(3)은 실온에서 주석(Sn)에 대한 고용성한계가 비스무트(Bi)의 고용성한계보다 작은 니켈(Ni)을 0.05중량% 내지 1.5중량% 함유한다. 비스무트(Bi)는 주석(Sn)에 고용되어, 전자부품(10)의 일부의 단면구조를 보여주는 도 4에 보인 것처럼, 결정입자경계(12)는 합금의 주성분으로서의 서로 인접한 Sn결정들(11) 간에 생성된다. 그러나, 니켈(Ni)이 주석(Sn)에 좀처럼 고용되지 않으므로(0.05중량% 내지 1.5중량%의 니켈(Ni)이 고용되므로), 니켈석출상(13)은 결정입자경계(12)에서 결정화한다. 그러므로, 전술한 바의 납(Pb)처럼, 니켈석출상(13)은 Sn-Bi합금을 구성하는 성분원자들이 결정입자경계(12)를 따라 이동하는 것을 저지시키는 역할을 한다.
이 경우, 니켈(Ni)의 함량이 증가할수록, Sn-Bi합금의 합금조직이 더욱 안정해질 수 있고, 그러므로, 합금조직의 경시변환는 작게 될 수 있다. 또한, 니켈(Ni)의 함량이 증가할수록, Sn-Bi합금의 융점이 더 높게되고, 그러므로, Sn-Bi합금은 땜납합금으로서 바람직하지 않다. 다시 말하면, Sn-Bi합금의 융점이 니켈(Ni)을 함유함에 의해 높게 되는 경우에는, 전자부품(10)이 회로기판(8)에 실장될 때, 이에 대해 실장온도를 더 높게 만드는 것이 필요하다. 이 점에서, 니켈(Ni)의 함량의 상한이 대략 1.5중량%로 설정되는 것이 바람직하다. 이런 식으로, 니켈(Ni)은 서로 인접한 Sn결정들(11) 간의 결정입자경계(12)에서 석출상(13)으로서 결정화되며, 니켈(Ni)은 주석(Sn)에 고용되지 않고, 그러므로, 합금조직의 경시변화는 전체 합금에서의 니켈(Ni)의 함량이 매우 적을 지라도 작게 될 수 있다. 또한, 니켈(Ni)의 함량의 하한은 함량비에서의 측정정확도의 제약에 의해 대략 0.05중량%로 설정된다.
전술한 바와 같이, 제1실시예에 따른 전자부품(10)에서, 리드(2)에는 0.05중량% 내지 1.5중량%의 니켈(Ni)을 함유한 Sn-Bi합금으로 된 접속전도층(3)이 제공되므로, 접속전도층(3)의 습윤성악화는 최소화되면서 Sn-Bi합금의 합금조직은 안정하게 될 수 있고 합금조직의 경시변화는 작게 될 수 있다. 그러므로, 전자부품(10)을회로기판(8)에 실장한 후, 전자부품의 전기접속성, 접속강도 등이 악화되는 것을 방지할 수 있으므로, 전자부품(10)이 실장신뢰도가 손실되는 경우는 없다.
다음으로, 제1실시예에 따른 전자부품(10)을 실장하는 제1방법이 도 5를 참조하여 설명될 것이다.
먼저, 주석(Sn) 및 비스무트(Bi)를 함유한 Sn-Bi용액으로 채워진 도금조(15)가 준비된다. Sn-Bi용액(14)은 유기산, 무기산, 계면활성제, Sn염, Ni염 등을 포함한다. 그 후, 0.01중량% 내지 3중량%의 니켈(Ni), 바람직하게는 대략 3중량%의 니켈(Ni)을 함유한 Sn-Ni합금으로 이루어진 양극판(16)이 Sn-Bi용액(14)에 놓여지며(담그지며) 도금하려는 대상인 전자부품(10A)도 Sn-Bi용액(14)에 놓여지고(담그지고), 양극판(16) 및 도금하려는 대상인 전자부품(10A)은 직류전원(17)의 양극(17A) 및 음극(17B)에 각각 접속된다. 양극판(16)에서 Sn-Ni합금 내의 니켈(Ni)이 함량은 니켈(Ni)이 도금하려는 합금에 충분히 공급되는 대략 3중량%로 설정된다. 그러나, 니켈(Ni)이 함량이 대략 0.01중량% 또는 그 이상으로 설정되는 경우, 니켈(Ni)은 문제없이 공급될 수 있다. 니켈(Ni)의 함량은 킬레이트성분의 유무, 킬레이트성분의 종류 등에 따라 변화한다.
그 결과, Sn-Bi용액(14)의 전기분해가 일어나며, Sn-Bi용액(14) 내의 주석(Sn) 및 비스무트(Bi)는 Sn이온들(+) 및 Bi이온들(+)로 각각 이온화된다. 그리고, 다음의 반응이 양극판(16)과 도금하려는 대상인 전자부품(10A)에서 각각 일어난다. 먼저, 양극판(16)에서, Sn-Ni합금의 구성성분들이 되는 주석(Sn) 및 니켈(Ni) 둘 다는 Sn이온들(+) 및 Ni이온들(+)로 되는 반면 전자들(-)은 남아있어,전술한 바와 같이 Sn이온들(+) 및 Bi이온들(+)이 존재하는 Sn-Bi용액에 용해된다. 그러면, 도금하려는 대상인 전자부품(10A)에서, Sn-Bi용액(14) 내의 Sn이온들(+), Bi이온들(+) 및 Ni이온들(+) 모두는 음극(17B)에 접속된 리드(2)로 이동하여 음극(17B)으로부터 공급되는 전자들(-)과 결합되고, 따라서, 니켈(Ni)을 함유한 Sn-Bi합금은 접속전도층(3)으로서 리드(2) 위에 도금된다. 여기서, 리드(2)에 도금되는 접속전도층(3)에 관해서는, Sn-Bi용약(14)의 조성 및 양극판(16)의 조성은, 0.05중량% 내지 15중량%의 니켈(Ni)이 Sn-Bi합금에 함유되는 식으로 제어된다. 이러한 작업으로, 도 1 및 2에 보인 전자부품(10)은 제조될 수 있다.
이에 더하여, 니켈(Ni)의 이온화경향은 Sn-Bi합금의 주성분인 주석(Sn)의 이온화경향에 가까우나, 니켈(Ni)의 이온화경향은 주석(Sn)의 이온화경향보다 크다. 그러므로, 니켈(Ni)은 양극판(16)에 Sn-Bi합금으로서 미리 함유되어, 충분한 양의 니켈(Ni)이 Sn-Bi용액(14)에 용해될 수 있다. 또한, 비스무트(Bi)를 양극판(16) 위에 석출하는 것에 의해, 비스무트(Bi)가 전자부품의 리드(2) 위에 석출되는 것이 감소될 수 있다. 이것은 특별한 재료의 사용 없이 적당한 량인 대략 3중량%의 니켈(Ni)을 미리 함유한 Sn-Ni합금을 양극판(16)으로서 사용함으로써 행해질 수 있다. 그러므로, 니켈(Ni)은 주석(Sn) 및 비스무트(Bi)와 함께 전자부품(10)의 리드(2)상에 전기도금되어, 저융점을 가지며 Sn-Bi합금에 0.05중량% 내지 1.5중량%의 니켈(Ni)을 함유한 접속전도층(3)이 형성될 수 있다. 게다가, 니켈 석출은 좀처럼 일어나지 않으므로, 필요하면 킬레이트제를 첨가함으로써, 니켈(Ni)의 특정 함량이 얻어질 수 있다.
다음으로, 제1실시예에 따른 전자부품(10)을 제조하는 제2방법이 도 6을 참조하여 설명될 것이다. 제1방법 및 제2방법 간의 주된 차이점은, 제2방법이 제2방법의 용액에 니켈(Ni)을 첨가하도록 구성된 반면 양극판은 니켈(Ni)을 함유하지 않는다는 것이다.
즉, 제2방법에서, 주석(Sn) 및 비스무트(Bi) 이외에 니켈(Ni)을 함유한 Sn-Bi-Ni용액(18)으로 채워진 도금조(19)가 준비된다. 주석(Sn)으로 이루어진 양극판(20)은 Sn-Bi-Ni용액(18)에 담그지고 도금하려는 리드(2; 미도시)를 갖는 전자부품(10A)도 Sn-Bi-Ni용액(18)에 담그지며, 양극판(20) 및 도금하려는 대상인 전자부품(10A)은 직류전원(17)의 양극(17A) 및 음극(17B)에 각각 접속된다. Sn-Bi-Ni용액(18)에 대한 니켈(Ni)의 첨가량은, 다음과 같이 도금하는 동안 니켈(Ni)이 도금하려는 Sn-Bi합금에 충분히 공급되는 식으로 설정된다.
그 결과, Sn-Bi-Ni용액(18)이 전기분해가 일어나, Sn-Bi-Ni용액(18) 내의 주석(Sn), 비스무트(Bi) 및 니켈(Ni)은 Sn이온들(+), Bi이온들(+) 및 Ni이온들(+)로 각각 이온화된다. 그리고, 다음의 반응이 양극판(20)과 도금하려는 대상인 전자부품(10A)에서 일어난다. 먼저, 양극판(20)에서, 주석(Sn)은 전자들(-)을 남겨, 전자가 남는 상태의 Sn이온(+)으로 되고, Sn이온(+)은 Sn이온(+), Bi이온(+) 및 Ni이온(+)을 함유한 Sn-Bi-Ni용액(18)에 용해된다. 그 후, 도금하려는 대상인 전자부품(10A)에서, Sn-Bi-Ni용액(18) 내의 Sn이온(+), Bi이온(+) 및 Ni이온(+)의 모두는 음극(17B)에 접속된 리드(2)로 이끌어져 음극(17B)로부터 공급된 전자들(-)과 결합하고, 그러면, 니켈(Ni)을 함유한 Sn-Bi합금은 리드(2)상에 접속전도층(3)으로서 도금된다. 여기서, 리드(2)상에 도금하려는 접속전도층(3)에 관하여, Sn-Bi-Ni용액(18)의 조성은, 0.05중량% 내지 1.5중량%의 니켈(Ni)이 Sn-Bi합금에 포함되는 식으로 제어된다. 니켈(Ni)의 Sn-Bi-Ni용액(18)에의 첨가량은 불충분하고 접속전도층(3)에서의 니켈(Ni)의 함량은 전술한 범위를 벗어나는 경우, 니켈(Ni)은 외부로부터 Sn-Bi-Ni용액(18)에 새로 첨가된다. 이 작업으로, 도 1 및 2에 보인 전자부품(10)은 제조될 수 있다.
제2제조방법에 따르면, 적당한 량의 니켈(Ni)을 Sn-Bi-Ni용액(18)에 미리 첨가함으로써, 단일 금속으로 이루어진 양극판(20)만이 사용되고, 이로 인해 니켈(Ni)은 주석(Sn) 및 비스무트(Bi)와 함께 전자부품(10)의 리드(2)에 전기도금되어, 저융점을 가지며 0.05중량% 내지 1.5중량%의 니켈(Ni)을 Sn-Bi합금에 함유한 접속전도층(3)을 형성하는 것이 가능하다.
전술한 바와 같이, 제1실시예에 따른 전자부품(10)에서는, 0.05중량% 내지 1.5중량%의 니켈(Ni)을 함유한 Sn-Bi합금으로 이루어진 접속전도층(3)이 리드(20)의 표면에 외부단자로서 형성되므로, 니켈(Ni)은 좀처럼 주석(Sn)에 고용되지 않고 니켈석출상(13)으로서 결정화되고, Sn-Bi합금을 구성하는 성분원자들은 Sn결정들(11) 간의 결정입자경계(12)를 따라 이동되는 것이 방지된다.
또한, 제1실시예에 따른 전자부품(10)을 제조하는 제1방법에서는, 니켈(Ni)을 함유한 Sn-Ni합금으로 이루어진 양극판(16)을 사용하여 리드(2)를 전기도금함으로써, 0.05중량% 내지 1.5중량%의 니켈(Ni)을 함유한 Sn-Bi합금으로 이루어진 접속전도층(3)이 리드(2)상에 형성되었고, 그러므로, 접속전도층(3)은 쉽게 형성될 수있다.
또한, 제1실시예에 따른 전자부품(10)을 제조하는 제2방법에서는,Sn-Bi-Ni용액을 이용하여 리드(2)를 전기도금함으로써, 0.05중량% 내지 1.5중량%의 니켈(Ni)을 함유한 Sn-Bi합금으로 이루어진 접속전도층(3)이 리드(2)위에 형성되고, 그러므로, 접속전도층(3)은 쉽게 형성될 수 있다.
그러므로, 접속전도층으로서 사용되는 Sn-Bi합금의 합금조직의 경시변화를 작게하는 것이 가능하다.
제2실시예
제1실시예의 전자부품 및 제2실시예의 전자부품간의 주된 차이점은, 아연(Zn), 알루미늄(Al) 또는 철(Fe)이 Sn-Bi합금 내에 이온화경향이 주석(Sn)보다 큰 금속으로서 포함된다는 것이다.
도 1 및 도 2에 보인 제2실시예의 전자부품(10)에는, 리드(2)의 표면에 형성된 Sn-Bi합금 에서의 니켈(Ni) 대신 아연(Zn), 알루미늄(Al) 또는 철(Fe)을 함유한 접속전도층(3)이 제공된다. 아연(Zn), 알루미늄(Al) 또는 철(Fe)은, 실온에서 주석(Sn)에 대한 고용성한계가 비스무트(Bi)보다 작고 이온화경향은 전술한 니켈(Ni)과 거의 비슷한 주석(Sn)의 이온화경향보다 큰 금속으로서 선택된다. 주석(Sn)에 대해 아연(Zn), 알루미늄(Al) 또는 철(Fe)을 함유한 Sn-Bi합금의 고용성한계가 작으므로, 석출상은 니켈(Ni)을 함유한 Sn-Bi합금과 유사하게 결정화되고, 그러므로, Sn-Bi합금의 합금조직은 안정하게 될 수 있다. 전자부품을 제조하기 위해, 접속전도층(3)은 전술한 제1제조방법 또는 제2제조방법에 따라 형성된다.
전술한 바와 같이, 제2실시예는 제1실시예와 동일한 거의 효과를 얻을 수 있다.
제3실시예
제1실시예의 전자부품 및 제3실시예의 전자부품간의 주된 차이점은, 제3실시예에서는, 구리(Cu), 은(Ag), 팔라듐(Pd), 또는 금(Au)이 주석의 이온화경향보다 작은 이온화경향의 금속으로서 Sn-Bi합금에 포함된다는 것이다.
제3실시예에 따른 전자부품(10)에는, 도 1 및 도 2에 보인 리드(2)의 표면에 형성된 Sn-Bi합금에서의 니켈(Ni) 대신 구리(Cu), 은(Ag), 팔라듐(Pd), 또는 금(Au)을 함유한 접속전도층(3)이 제공된다. 구리(Cu), 은(Ag), 팔라듐(Pd), 또는 금(Au)은, 실온에서 주석(Sn)에 대한 고용성한계가 비스무트(Bi)보다 작고 이온화경향은 전술한 니켈(Ni)과 거의 비슷한 주석(Sn)의 이온화경향보다 큰 금속으로서 선택된다. 주석(Sn)에 대해 구리(Cu), 은(Ag), 팔라듐(Pd), 또는 금(Au)을 함유한 Sn-Bi합금의 고용성한계가 작으므로, 석출상은 니켈(Ni)을 함유한 Sn-Bi합금과 유사하게 결정화되고, 그러므로, Sn-Bi합금의 합금조직은 안정하게 될 수 있다.
게다가, 제3실시예에서는, 구리(Cu), 은(Ag), 팔라듐(Pd), 또는 금(Au)이 전자부품의 리드(2; 음극)뿐만 아니라 양극판 위에서도 석출되므로, 각 금속의 소비속도가 빠르게 되고, 그러므로, 제1실시예에 따른 제2제조방법과 마찬가지로 각 금속이 용액에 미리 첨가되는 방법을 사용하는 것이 바람직하다.
전술한 바와 같이, 제3실시예는 제1실세예와 동일한 거의 효과를 얻을 수 있다.
본 발명이 전술한 실시예들에 한정되는 것이 아니고 발명의 범위 및 정신에서 벗어나지 않고 변경이나 변형될 수 있음은 명백하다.
예를 들어, 전술한 실시예들에서는, 접속전도층(3)이 리드(2)상에 형성되었지만, 리드(2)로 한정되지 않는 외부단자로서 사용되는 볼형전극에 적용될 수 있다. 또, 전술한 실시예들에서는, IC 등과 같은 반도체소자가 전자부품으로서 사용되었지만, 본 발명은 도 7a에 보인 삽입실장형 트랜지스터(21), 도 7b에 보인 표면실장형의 소신호(small singal) 트랜지스터(22), 도 7c에 보인 표면실장형의 대신호 트랜지스터(23), 도 7d에 보인 전해커패시터(24), 도 7e에 보인 세라믹커패시터(25), 및 다양한 종류의 다른 전자부품들에 적용할 수 있다.
또한, 니켈(Ni)이 제1실시예에 따른 Sn-Bi합금에 포함된 전자부품에서, 니켈(Ni)을 함유한 Fe-Ni합금과 같은 전도성재료가 전자부품의 리드(2)로서 사용되는 경우, 역전기분해를 리드(2)에 일시적으로 적용함으로써, 니켈(Ni)은 용액에 공급되도록 용액에 용해될 수 있다. 또한, 소망의 금속을 함유한 접속전도층(3)이 각 실시예에 보인 Sn-Bi합금 위에 형성될 때, 스퍼터기법과 같은 물리적인 기법에 의해 리드(2)의 표면에 소망의 금속을 접착한 후, 이 금속이 확산되는 식으로 열처리가 적용되어도 좋다. 이 기법에 의하면, 특히, 복수개의 금속들을 함유한 접속전도층(3)이 형성되는 경우, 열처리는 복수개의 금속들을 접착한 후에 한 번만 적용되고, 그러므로, 접속전도층(3)은 쉽사리 형성될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 전자부품에서는, 주석(Sn)에 대한고용성한계가 Sn-Bi합금에서 Bi의 고용성한계보다 작은 소망의 금속을 함유한 접속전도층이 외부단자 위에 형성되므로, 소망의 금속은 석출상으로서 결정화되며, Sn-Bi합금을 구성하는 성분원자들은 Sn결정들 간의 결정입자경계를 따라 이동되는 것이 저지된다.
또, 본 발명에 따른 전자부품을 제조하는 방법에서는, 주석(Sn)에 대한 고용성한계가 비스무트(Bi)보다 작은 소망의 금속을 함유한 Sn-Ni합금으로 이루어진 양극판으로써 외부단자를 도금하는 것에 의해, Sn-Bi합금 내에 소망의 금속을 소망의 량 함유한 접속전도층이 외부단자에 형성되고, 따라서, 접속전도층은 쉽사리 형성될 수 있다.
또, 본 발명에 따른 전자부품을 제조하는 방법에서는, 주석(Sn)에 대한 고용성한계가 비스무트(Bi)의 고용성한계보다 작은 소망의 금속을 첨가하고 Sn-Bi용액으로써 외부단자를 전기도금하는 것에 의해, Sn-Bi합금 내에 소망의 금속을 소망의 량 함유하고 있는 접속전도층이 외부단자 위에 형성되고, 따라서, 접속전도층은 쉽사리 형성될 수 있다.
그러므로, 접속전도층으로서 사용되는 Sn-Bi합금의 합금조직의 경시변화를 작게하는 것이 가능하다.

Claims (11)

  1. 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품에 있어서, 상기 주석-비스무트합금은, 실온에서 주석에 대한 고용성한계가 상기 주석-비스무트합금에서의 비스무트의 고용성한계보다 작은 금속을 함유하는 전자부품.
  2. 제1항에 있어서, 상기 실온에서 상기 주석에 대한 상기 고용성한계가 비스무트의 고용성한계보다 작은 상기 금속은, 이온화경향이 상기 주석의 이온화경향보다 큰 금속인 전자부품.
  3. 제2항에 있어서, 상기 이온화경향이 상기 주석의 이온화경향보다 큰 상기 금속은, 니켈이고, 0.05중량% 내지 1.5중량%의 상기 니켈이 상기 주석-비스무트합금에 포함된 전자부품.
  4. 제2항에 있어서, 상기 이온화경향이 상기 주석의 이온화경향보다 큰 상기 금속은 아연, 알루미늄 또는 철인 전자부품.
  5. 제1항에 있어서, 상기 주석에 대한 상기 고용성한계가 상기 비스무트의 고용성한계보다 작은 상기 금속은, 이온화경향이 상기 주석의 이온화경향보다 작은 금속인 전자부품.
  6. 제5항에 있어서, 상기 이온화경향이 상기 주석의 이온화경향보다 작은 상기 금속은, 구리, 은, 팔라듐, 또는 금인 전자부품.
  7. 제1항에 있어서, 상기 접속전도층은 전기도금법에 의해 형성된 전자부품.
  8. 제1항에 있어서, 반도체소자를 포함하는 전자부품.
  9. 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품을 제조하는 방법에 있어서,
    0.01중량% 내지 3중량%의 니켈을 함유한 주석-니켈합금으로 이루어지며 직류전원의 양극에 접속된 양극판과, 상기 직류전원의 음극에 접속된 상기 외부단자를, 주석 및 비스무트를 함유한 용액에 각각 놓는 단계; 및
    0.05중량% 내지 1.5중량%의 니켈을 함유한 상기 니켈-비스무트합금으로 이루어진 상기 접속전도층을 전기도금법에 의해 상기 외부단자에 형성하는 단계를 포함하는 방법.
  10. 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품을 제조하는 방법에 있어서,
    주석으로 이루어지며 직류전원의 양극에 접속된 양극판과, 상기 직류전원의 음극에 접속된 상기 외부단자를, 주석, 비스무트 및 니켈을 함유한 용액에 각각 놓는 단계; 및
    0.05중량% 내지 1.5중량%의 니켈을 함유한 상기 니켈-비스무트합금으로 이루어진 상기 접속전도층을 전기도금법에 의해 상기 외부단자에 형성하는 단계를 포함하는 방법.
  11. 표면이 주석-비스무트합금으로 이루어진 접속전도층으로 덮인 외부단자를 갖는 전자부품을 제조하는 방법에 있어서,
    주석, 비스무트 및 특정 금속을 상기 외부단자에 코팅한 후 상기 특정 금속을 확산시키기 위해 열처리를 행하는 단계; 및
    특정 량의 상기 특정 금속을 함유한 상기 주석-비스무트합금으로 이루어진 상기 접속전도층을 상기 외부단자 위에 형성하는 단계를 포함하는 방법.
KR10-2003-0010802A 2002-02-20 2003-02-20 전자부품 및 그 제조방법 KR20030069880A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002042846A JP2003243597A (ja) 2002-02-20 2002-02-20 電子部品及びその製造方法
JPJP-P-2002-00042846 2002-02-20

Publications (1)

Publication Number Publication Date
KR20030069880A true KR20030069880A (ko) 2003-08-27

Family

ID=27678389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0010802A KR20030069880A (ko) 2002-02-20 2003-02-20 전자부품 및 그 제조방법

Country Status (4)

Country Link
US (1) US20030156395A1 (ko)
JP (1) JP2003243597A (ko)
KR (1) KR20030069880A (ko)
TW (1) TW200307362A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4434669B2 (ja) * 2003-09-11 2010-03-17 Ｎｅｃエレクトロニクス株式会社 電子部品
JP4360899B2 (ja) 2003-12-22 2009-11-11 パナソニック電工株式会社 放電灯点灯装置及び照明器具
JP2009194033A (ja) * 2008-02-12 2009-08-27 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP2013163207A (ja) * 2012-02-10 2013-08-22 Nihon Superior Co Ltd Ｓｎ−Ｂｉ系はんだ合金
RU2580355C1 (ru) * 2014-11-24 2016-04-10 Общество с ограниченной ответственностью "Энкон-сервис" (ООО "Энкон-сервис") Способ нанесения металлического покрытия на токопередающие поверхности контактных соединений

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365097B1 (en) * 1999-01-29 2002-04-02 Fuji Electric Co., Ltd. Solder alloy
US6361626B1 (en) * 2000-10-24 2002-03-26 Fujitsu Limited Solder alloy and soldered bond

Also Published As

Publication number Publication date
JP2003243597A (ja) 2003-08-29
US20030156395A1 (en) 2003-08-21
TW200307362A (en) 2003-12-01

Similar Documents

Publication Publication Date Title
JP3475910B2 (ja) 電子部品、電子部品の製造方法および回路基板
US6646330B2 (en) Lead frame for semiconductor device, process for producing the same and semiconductor device using the same
WO1994023555A1 (en) Tin-bismuth solder connection having improved high temperature properties, and process for forming same
US4681670A (en) Bath and process for plating tin-lead alloys
US6259593B1 (en) Electronic component
US4640746A (en) Bath and process for plating tin/lead alloys on composite substrates
US6127205A (en) Process for manufacturing a molded electronic component having pre-plated lead terminals
US5401910A (en) Electronic component
KR20030069880A (ko) 전자부품 및 그 제조방법
JP2001230151A (ja) リードレスチップ部品
JP2000349111A (ja) はんだ接合用電極
JP2004200239A (ja) 電子部品
JP3657874B2 (ja) 半導体装置および電子機器
US6814276B2 (en) Process for soldering and connecting structure
WO2000075940A1 (fr) Composant electronique, appareil dans lequel est monte ce composant et procede de fabrication de cet appareil
JP4182489B2 (ja) 外部接続電極付電子部品及び回路モジュール
JPH11251503A (ja) 電子部品およびその製造方法
JPH08306584A (ja) 外部接続電極付電子部品及び回路モジュール
JPH06306624A (ja) 無電解はんだめっき液
JP3123313B2 (ja) 固体電解コンデンサ
JP2004238689A (ja) めっき材及び電子部品用端子、コネクタ、リード部材及び半導体装置
JP2002204056A (ja) 半田付け用回路基板
JPH0135492Y2 (ko)
JP2002368175A (ja) 電子部品の製造方法
JPH0820886A (ja) セラミック電子部品のメッキ方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application