KR970067883A - 매몰콘택을 구비하는 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
매몰콘택을 구비하는 반도체 메모리장치의 제조방법에 대해 기재되어 있다.
이른, 활성영역과 비활성영역으로 분리된 반도체기판 상에 게이트절연막을 형성하는 단계, 게이트절연막을 식각하여 게이트전극과 반도체기판의 활성층을 접촉시키기 위한 매몰콘택홀을 형성하는 단계, 게이트절연막이 제거되어 반도체기판의 표면이 노출된 부분에 도전물질을 증착하여 제1 도전층을 형성하는 단계, 제1 도전층을 포함하는 상기 결과물 상기 게이트전극용 도전층을 형성하는 단계 및 게이트전극용 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
따라서 매몰콘택홀을 형성한 후 노출된 부분에 선택적으로 도전층을 형성함으로써, 게이트전극용 도전층을 식각할 때 기판의 손상과 이로 인한 소자의 전기적 특정저하를 방지할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도 내지 제9도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
Claims (4)
- 활성영역과 비활성영역으로 분리된 반도체기판 상에 게이트절연막을 형성하는 단계; 게이트절연막을 식각하여 게이트전극과 반도체기판의 활성층을 접촉시키기 위한 매몰콘택홀을 형성하는 단계; 게이트절연막이 제거되어 반도체기판의 표면이 노출된 부분에 도전물질을 증착하여 제1 도전층을 형성하는 단계; 제1 도전층을 포함하는 상기 결과물 상기 게이트전극용 도전층을 형성하는 단계 ;및 게이트전극요 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서 상기 제1도전층은 반도체기판에 선택적으로 증착되는 물질로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제2항에 있어서 상기 제1도전층은 텅스텐(W)또는 티타늄 실리사이드를 사용하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제1항에 있어서 상기 도전층은 500Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960008367A KR100197336B1 (ko) | 1996-03-26 | 1996-03-26 | 매몰콘택을 구비하는 반도체 메모리장치의 제조방법 |
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KR1019960008367A KR100197336B1 (ko) | 1996-03-26 | 1996-03-26 | 매몰콘택을 구비하는 반도체 메모리장치의 제조방법 |
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KR970067883A true KR970067883A (ko) | 1997-10-13 |
KR100197336B1 KR100197336B1 (ko) | 1999-06-15 |
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ID=19453982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019960008367A KR100197336B1 (ko) | 1996-03-26 | 1996-03-26 | 매몰콘택을 구비하는 반도체 메모리장치의 제조방법 |
Country Status (1)
Country | Link |
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KR (1) | KR100197336B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2002050705A (ja) * | 2000-08-01 | 2002-02-15 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
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1996
- 1996-03-26 KR KR1019960008367A patent/KR100197336B1/ko not_active IP Right Cessation
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KR100197336B1 (ko) | 1999-06-15 |
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