KR970055372A - 상보 클럭 발생 방법 및 클럭 발생기 - Google Patents
상보 클럭 발생 방법 및 클럭 발생기 Download PDFInfo
- Publication number
- KR970055372A KR970055372A KR1019950069662A KR19950069662A KR970055372A KR 970055372 A KR970055372 A KR 970055372A KR 1019950069662 A KR1019950069662 A KR 1019950069662A KR 19950069662 A KR19950069662 A KR 19950069662A KR 970055372 A KR970055372 A KR 970055372A
- Authority
- KR
- South Korea
- Prior art keywords
- clock signal
- input terminal
- pmos transistor
- nmos transistor
- inverter
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
본 발명의 상보 클럭 발생기는 입력 클럭 신호를 반전시켜서 발전클럭 신호를 출력하는 제1인버터와, 입력단자 및 출력 단자와, 제1제어 입력단자 및 제2제어 입력 단자를 가지고, 상기 입력 클럭 신호가 제1제어 입력단자에 도달되고 상기 제1인버터의 반전 클럭 신호가 제2제어 입력 단자에 도달되면 입력 단자의 신호를 출력단자로 연결시키는 제1전달 스위치와, 입력 단자 및 출력단자와, 제1제어 입력 단자 및 제2제어 입력단자를 가지고, 상기 제1인버터의 반전 클럭 신호가 제1제어 입력 단자에 도달되고 입력 클럭 신호가 제2제어입력단자에 도달되면 입력단자의 신호를 출력단자로 연결시키는 제2전달스위치를 구비하여, 상기 제1전달스위치의 출력단자에서 동상클럭신호를 얻고 상기 제2전달스위치의 출력단자에서 역상클럭신호를 얻는다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 CMOS 상보 클럭 발생기 블록도이다.
제3도는 본 발명의 CMOS 상보 클럭 발생기회로도이다.
Claims (11)
- 입력되는 클럭신호파형과 동상의 클럭신호와 역상의 클럭신호를 만들어내기위한 상보 클럭 발생기로서, 입력클럭신호를 반전시켜서 반전클럭신호를 출력하는 제1인버터와, 입력단자 및 출력단자와, 제1제어입력단자 및 제2제어입력단자를 가지고, 상기 입력클럭신호가 제1제어입력단자에 도달되고 상기 제1인터버의 반전클럭신호가 제2제어입력단자에 도달되면 입력단자의 신호를 출력단자로 연결시키는 제1전달스위치와, 입력단자 및 출력단자와, 제1제어입력단자 및 제2제어입력단자를 가지고, 상기 제1인버터의 반전클럭신호가 제1제어입력단자에 도달되고 입력 클럭신호가 제2제어입력단자에 도달되면 입력단자의 신호를 출력단자로 연결시키는 제2전달스위치를 구비하여, 상기 제1전달스위치의 출력단자에서 동상클럭신호를 얻고 상기 제2전달스위치의 출력단자에서 역상클럭신호를 얻도록 구성된 상보 클럭 발생기.
- 제1항에 있어서, 상기 제1전달스위치의 출력단자에 제2인버터를 연결하고, 상기 제2전달스위치의 출력단자에 제3인버터를 연결하여, 상기 제2인버터의 출력단자에서 역상클럭신호를 얻고, 상기 제3인버터의 출력단자에서 동상클럭신호를 얻도록 구성된 상보클럭 발생기.
- 제1항에 있어서, 상기 제1전달스위치 및 제2전달스위치는, 제1피모스트랜지스터, 제1엔모스트랜지스터, 제2피모스트랜지스터, 및 제2엔모스트랜지스터가 서로 직렬로 연결되고, 제1피모스트랜지스터와 제2엔모스트랜지스터의 드레인전극들이 서로 연결되어 출력단자로 되고, 제1엔모스트랜지스터와 제2피모스트랜지스터의 게이트전극들이 서로 연결되어 제1제어입력단자가 되고, 제1엔모스트랜지스터와 제2피모스트랜지스터의 소오스 전극들이 서로 연결되어 입력단자로 되며, 제1피모스트랜지스터와 제2엔모스트랜지스터의 게이트 전극들이 서로 연결되어 제2제어입력단자가 되도록 구성된 것이 특징인 상보 클럭 발생기.
- 제1항에 있어서, 상기 제1전달스위치는, 제1피모스트랜지스터, 제1엔모스트랜지스터, 제2피모스트랜지스터, 및 제2엔모스트랜지스터가 서로 직렬로 연결되고, 제1피모스트랜지스터와 제2엔모스트랜지스터의 드레인전극들이 서로 연결되어 출력단자로 되고 여기에 상기 제2인버터가 연결되며, 제1엔모스트랜지스터와 제2피모스트랜지스터의 게이트전극들이 서로 연결되어 제1제어입력단자가 되고 여기에 입력클럭신호가 연결되고, 제1엔모스트랜지스터와 제2피모스트랜지스터의 소오스 전극들이 서로 연결되어 입력단자로 되어 입력클럭신호가 연결되며, 제1피모스트랜지스터와 제2엔모스트랜지스터의 게이트 전극들이 서로 연결되어 제2제어입력단자가 되어 상기 제1인버터의 출력단자에 연결되며 반전클럭신호가 인가되며, 상기 제2전달스위치는, 제1피모스트랜지스터, 제1엔모스트랜지스터, 제2피모스트랜지스터, 및 제2엔모스트랜지스터가 서로 직렬로 연결되고, 제1피모스트랜지스터와 제2엔모스트랜지스터의 드레인 전극들이 서로 연결되어 출력단자로 되고 여기에 상기 제3인버터가 연결되며, 제1엔모스트랜지스터, 제2피모스트랜지스터의 게이트 전극들이 서로 연결되어 제1제어입력단자가 되고 여기에 상기 제1인버터의 반전클럭신호가 연결되고, 제1엔모스트랜지스터와 제2피모스트랜지스터의 소오스 전극들이 서로 연결되어 입력단자로 되어 상기 제1인버터의 반전클럭신호가 연결되며, 제1피모스트랜지스터, 제2엔모스트랜지스터의 게이트 전극들이 서로 연결되어 제2제어입력단자가 되어 입력클럭신호가 연결되는 것이 특징인 상보 클럭 발생기.
- 제2항에 있어서, 상기 제1, 제2, 및 제3인버터는 CMOS 인버터인 것이 특징인 상보 클럭 발생기.
- 제3항에 있어서, 상기 제1피모스트랜지스터의 찬넬 폭과 길이를 상기 제2피모스트랜지스터의 찬넬 폭과 길이와 동일하게 설계하고, 상기 제1엔모스트랜지스터의 찬넬 폭과 길이 제2엔모스트랜지스터이 찬넬 폭과 길이와 동일하게 설계하는 것이 특징인 상보 클럭 발생기.
- 입력되는 클럭신호파형과 동상의 클럭신호와 역상의 클럭신호를 만들어 내는 상보 클럭 발생 방법으로서, (1) 입력클럭신호를 반전시켜서 반전클럭신호를 만듦과 동시에, 입력클럭신호와 반전클럭신호가 모두 인가되는 순간에 신호의 전달이 허용되는 두개의 패스에 입력클럭신호를 인가하여 일부의 패스를 준비하는 단계, (2) 입력클럭신호와 반전클럭신호가 모두 인가되는 순간에 신호의 전달이 허용되는 두개의 패스에 반전클럭신호와 입력클럭신호를 각각 동시에 통과시켜서, 동일한 타이밍으로 정확하게 역상의 파형을 가지는 상보 클럭을 발생하는 단계를 포함하는 상보 클럭 발생 방법.
- 제7항에 있어서, 상기 제(2)단계 후에 각 신호를 한번더 각각 반전시키는 단계를 추가로 포함하는 것이 특징인 상보 클럭 발생 방법.
- 제8항에 있어서, CMOS 인버터를 사용하여 각 클럭신호를 반전시키는 것이 특징인 상보 클럭 발생 방법.
- 제7항에 있어서, 상기 제(2)단계에서 입력클럭신호와 반전클럭신호가 모두 인가되면 동일하게 설계된 두개의 패스에 상기 반전클럭신호와 입력클럭신호가 각각 동일한 지연 시간을 가지면서 동시에 통과되도록 하는 것이 특징인 상보 클럭 발생 방법.
- 제10항에 있어서, 상기 두개의 패스는 엔모스트랜지스터와 피모스트랜지스턱 직렬로 연결된 패스를 각각 두개씩 가지는데, 상기 반전클럭신호와 입력클럭신호가 어느 패스를 통과하든지 엔모스트랜지스터 하나와 피모스트랜지스터 하나를 통과하게 하는 것이 특징인 상보 클럭 발생 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950069662A KR100202193B1 (ko) | 1995-12-30 | 1995-12-30 | 상보 클럭 발생 방법 및 클럭 발생기 |
JP8110874A JP2758881B2 (ja) | 1995-12-30 | 1996-05-01 | 相補クロック発生方法および相補クロック発生器 |
DE19624270A DE19624270C2 (de) | 1995-12-30 | 1996-06-18 | Komplementärtaktgenerator zum Erzeugen von Komplementärtakten |
US08/774,825 US5867043A (en) | 1995-12-30 | 1996-12-27 | Complementary clock generator and method for generating complementary clocks |
US09/187,354 US6225847B1 (en) | 1995-12-30 | 1998-11-06 | Complementary clock generator and method for generating complementary clocks |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950069662A KR100202193B1 (ko) | 1995-12-30 | 1995-12-30 | 상보 클럭 발생 방법 및 클럭 발생기 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970055372A true KR970055372A (ko) | 1997-07-31 |
KR100202193B1 KR100202193B1 (ko) | 1999-06-15 |
Family
ID=19448524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950069662A KR100202193B1 (ko) | 1995-12-30 | 1995-12-30 | 상보 클럭 발생 방법 및 클럭 발생기 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5867043A (ko) |
JP (1) | JP2758881B2 (ko) |
KR (1) | KR100202193B1 (ko) |
DE (1) | DE19624270C2 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100299050B1 (ko) * | 1999-06-18 | 2001-11-01 | 정명식 | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 |
KR100306882B1 (ko) * | 1998-10-28 | 2001-12-01 | 박종섭 | 반도체메모리소자에서데이터스트로브신호를버퍼링하기위한방법및장치 |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100202193B1 (ko) * | 1995-12-30 | 1999-06-15 | 문정환 | 상보 클럭 발생 방법 및 클럭 발생기 |
EP0960497A2 (en) * | 1997-12-16 | 1999-12-01 | Koninklijke Philips Electronics N.V. | Electronic circuit with a clock switch |
KR100263485B1 (ko) * | 1998-04-25 | 2000-08-01 | 김영환 | 위상 분리기 |
DE19821458C1 (de) | 1998-05-13 | 1999-11-18 | Siemens Ag | Schaltungsanordnung zur Erzeugung komplementärer Signale |
US6181182B1 (en) * | 1999-03-18 | 2001-01-30 | Agilent Technologies | Circuit and method for a high gain, low input capacitance clock buffer |
US6362676B1 (en) * | 1999-04-30 | 2002-03-26 | Bae Systems Information And Electronic Systems Integration, Inc. | Method and apparatus for a single event upset (SEU) tolerant clock splitter |
US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
JP3428527B2 (ja) * | 1999-09-29 | 2003-07-22 | 日本電気株式会社 | 波形整形回路 |
US6304111B1 (en) * | 2000-05-12 | 2001-10-16 | Zilog, Inc. | CMOS switch circuit having concurrently switching complementary outputs independent from process variation |
US6629255B1 (en) * | 2000-05-22 | 2003-09-30 | Intel Corporation | Generating a 2-phase clock using a non-50% divider circuit |
WO2002005427A1 (en) * | 2000-07-10 | 2002-01-17 | Koninklijke Philips Electronics N.V. | Circuit for generating an inverse signal of a digital signal with a minimal delay difference between the inverse signal and the digital signal |
US6433603B1 (en) * | 2000-08-14 | 2002-08-13 | Sun Microsystems, Inc. | Pulse-based high speed flop circuit |
US6420920B1 (en) * | 2000-08-28 | 2002-07-16 | Micron Technology, Inc. | Method and apparatus for phase-splitting a clock signal |
US6384658B1 (en) * | 2000-09-29 | 2002-05-07 | Intel Corporation | Clock splitter circuit to generate synchronized clock and inverted clock |
TW483258B (en) * | 2001-02-22 | 2002-04-11 | Realtek Semiconductor Corp | Phase interpolating circuit and the apparatus composed of phase interpolating circuits for generating phase interpolating signal |
JP3646676B2 (ja) * | 2001-07-06 | 2005-05-11 | セイコーエプソン株式会社 | チョッパ型コンパレータ |
GB2390945B (en) * | 2001-08-24 | 2004-03-10 | Fujitsu Ltd | Switching circuitry |
KR100416378B1 (ko) * | 2001-09-06 | 2004-01-31 | 삼성전자주식회사 | 위상 분할 회로 |
US6664836B1 (en) * | 2002-12-12 | 2003-12-16 | International Business Machines Corporation | Dynamic phase splitter circuit and method for low-noise and simultaneous production of true and complement dynamic logic signals |
JP3833199B2 (ja) * | 2003-07-24 | 2006-10-11 | 沖電気工業株式会社 | 相補信号発生回路 |
US7564284B2 (en) * | 2007-03-26 | 2009-07-21 | Infineon Technologies Ag | Time delay circuit and time to digital converter |
US8384438B1 (en) * | 2011-08-11 | 2013-02-26 | Initio Corporation | Single-to-differential conversion circuit and method |
US9438212B2 (en) | 2012-11-30 | 2016-09-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Concurrent true and complement signal generation |
US9703737B2 (en) * | 2013-03-15 | 2017-07-11 | Intel Corporation | Method, apparatus, and system for improving inter-chip and single-wire communication for a serial interface |
KR101995389B1 (ko) * | 2013-08-20 | 2019-07-02 | 에스케이하이닉스 주식회사 | 위상 혼합 회로, 이를 포함하는 반도체 장치 및 반도체 시스템 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4494021A (en) * | 1982-08-30 | 1985-01-15 | Xerox Corporation | Self-calibrated clock and timing signal generator for MOS/VLSI circuitry |
WO1993019529A1 (en) * | 1992-03-19 | 1993-09-30 | Vlsi Technology Inc. | Asynchronous-to-synchronous synchronizers, particularly cmos synchronizers |
JPH0622773A (ja) * | 1992-07-08 | 1994-02-01 | Kobe Steel Ltd | ポリエステル共重合体及びその製造方法 |
JP2580989B2 (ja) * | 1993-01-13 | 1997-02-12 | 日本電気株式会社 | 多相クロック発生回路 |
KR100202193B1 (ko) * | 1995-12-30 | 1999-06-15 | 문정환 | 상보 클럭 발생 방법 및 클럭 발생기 |
-
1995
- 1995-12-30 KR KR1019950069662A patent/KR100202193B1/ko not_active IP Right Cessation
-
1996
- 1996-05-01 JP JP8110874A patent/JP2758881B2/ja not_active Expired - Fee Related
- 1996-06-18 DE DE19624270A patent/DE19624270C2/de not_active Expired - Lifetime
- 1996-12-27 US US08/774,825 patent/US5867043A/en not_active Expired - Lifetime
-
1998
- 1998-11-06 US US09/187,354 patent/US6225847B1/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100306882B1 (ko) * | 1998-10-28 | 2001-12-01 | 박종섭 | 반도체메모리소자에서데이터스트로브신호를버퍼링하기위한방법및장치 |
KR100299050B1 (ko) * | 1999-06-18 | 2001-11-01 | 정명식 | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 |
Also Published As
Publication number | Publication date |
---|---|
JPH09200011A (ja) | 1997-07-31 |
DE19624270C2 (de) | 1997-12-18 |
US5867043A (en) | 1999-02-02 |
JP2758881B2 (ja) | 1998-05-28 |
DE19624270A1 (de) | 1997-07-10 |
KR100202193B1 (ko) | 1999-06-15 |
US6225847B1 (en) | 2001-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970055372A (ko) | 상보 클럭 발생 방법 및 클럭 발생기 | |
KR930003556A (ko) | 점진적 턴-온 특성의 cmos 구동기 | |
KR940004973A (ko) | 반도체 소자의 모스(mos) 발진기 | |
KR940018718A (ko) | 다상 클럭 발생 회로 | |
KR970078002A (ko) | 전류 스파이크 억제 회로를 갖는 차분 신호 발생 회로 | |
KR980006802A (ko) | 오실레이터 출력 발생장치 | |
KR100263485B1 (ko) | 위상 분리기 | |
KR960035284A (ko) | 메모리의 데이타 전송장치 | |
KR940010532A (ko) | 인터페이스회로 | |
DE3871166D1 (de) | Multivibrator-schaltung ab verzoegerungsglied. | |
KR890005996A (ko) | 동기 플립플롭회로 | |
KR880011802A (ko) | 반도체장치 | |
KR960019978A (ko) | 펄스 발생기 | |
KR970055552A (ko) | 주파수의 주기조절이 가능한 주파수발생기 | |
KR970071797A (ko) | 지연조정이 용이한 반도체 메모리 장치 | |
KR900001043A (ko) | Cmos용 속도향상 방법 | |
KR970019032A (ko) | 신호 레벨 변환 회로(Signal Level Converting Circuit) | |
KR970012732A (ko) | 반도체 소자의 지연회로 | |
KR960036334A (ko) | 가변형 지연회로 | |
KR0175026B1 (ko) | 클럭 스큐 제거 장치 | |
KR100230796B1 (ko) | 에이티디 펄스신호 발생장치 | |
KR970055520A (ko) | 신호 지연회로 | |
KR960019990A (ko) | 저잡음 고속 출력버퍼 | |
KR970013735A (ko) | 출력버퍼 회로 | |
KR940025165A (ko) | 신호 지연 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050221 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |