KR970054080A

KR970054080A - 반도체장치 및 그의 제조 방법

Info

Publication number: KR970054080A
Application number: KR1019950059369A
Authority: KR
Inventors: 김인철; 남인호
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1997-07-31

Abstract

본 발명은 반도체장치의 패드전극으로 패드전극으로 불순물이 도핑되지 않은 막질을 사용하고, 상기 도핑되지 않은 막질에서 소오스 및 드레인 콘택이 이루어지는 영역만을 도전층으로 형성하여 콘택간 또는 상기 패드전극과 하부도전층간의 전기적인 단락을 방지할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 반도체장치는, 반도체기판에 활성영역과 비활성영역을 정의하도록 형성된 소자분리 영역과; 상기 소자분리 영역을 포함하여 상기 반도체기판상에 소정의 간격을 두고 형성된 게이트 전극층과; 상기 반도체기판전면에 불순물 이온을 주입하고 확산하여 형성된 반도체장치의 비트라인이 콘택되는 드레인 영역과; 상기 반도체기판내 상기 드레인 영역의 양측에 형성되어 커패시터의 하부전극이 콘택되는 소오스 영역과; 상기 게이트 전극층의 양측벽에 형성되어 상기 게이트 전극층과 상기 소오스-드레인 영역상에 형성되는 콘택홀을 절연시키는 역할을 맞는 게이트 스페이서와; 불순물이 도핑되지 않은 막질을 사용하여 상기 게이트 스페이서와 게이트 스페이서의 사이를 충전하면서 형성하되, 커패시터의 하부전극과 비트라인이 콘택홀을 갖도록 상기 패드전극용 막질상에 형성된 제1층간 절연막과; 상기 드레인 영역의 콘택홀을 충전하면서 상기 제1층간절연막상에 형성된 비트라인과; 상기 소오스 영역의 콘택홀을 부위를 제외하고 상기 비트라인상에 형성된 제2층간절연막과; 상기 소오스 영역의 콘택홀을 충전하면서 상기 제2층간절연막상에 형성된 케패시터의 하부전극으로 이루어진 구조를 갖는다. 이와같은 구조에 의해서, 커패시터의 하부전극과 비트라인이 콘택되는 BC, DC 콘택홀을 상기 소오스-드레인 영역의 패드전극상에 정확하게 정렬시킬 수 있고, 오정렬이 발생하는 경우에 있어서도 패드전극과 패드전극 또는 패드전극과 하부도전층이 단락되는 등의 심각한 문제를 방지할 수 있다.

Description

반도체장치 및 그의 제조 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 실시예에 따른 반도체장치의 구조를 보이는 단면도.

Claims

반도체장치에 있어서, 반도체기판(10)에 활성영역과 비활성영역을 정의하도록 형성된 소자분리 영역(12)과; 상기 소자분리 영역(12)을 포함하여 상기 반도체기판(10)상에 소정의 간격을 두고 형성된 게이트 전극층(14)과; 상기 반도체기판(10)전면에 부룬물 이온을 주입하고 확산하여 형성된 반도체장치의 비트라인의 콘택되는 드레인 영역(18)과; 상기 반도체기판(10)내 상기 드레인 영역(18)의 양측에 형성되어 커패시터의 하부전극이 콘택되는 소오스 영역(16)과; 상기 게이트 전극층(14)의 양측벽에 형성되어 상기 게이트 전극층(14)과 상기 소오스-드레인 영역(16,18)상에 형성되는 콘택홀을 절연시키는 역할을 맞는 게이트 스페이서(20)와; 불순물이 도핑되지 않은 막질을 사용하여 상기 게이트 스페이서(20)와 게이트 스페이서(20)의 사이를 충전하면서 형성하되, 커패시터의 하부전극과 비트라인이 콘택되는 부분의 패드전극(25a, 33a)은 불순물이 도핑되도록 형성된 패드전극용 막질(23)과; 상기 소오스-드레인 영역(16,18)상에 콘택홀을 갖도록 상기 패드전극용 막질(23)상에 형성된 제1층간절연막(24)과; 상기 드레인 영역(18)의 콘택홀을 충전하면서 상기 제1층간절연막(24)상에 형성된 비트라인(28)와; 상기 소오스 영역(16)의 콘택홀 부위를 제외하고 상기 비트라인(28)상에 형성된 제2층간절연막(30)과; 상기 소오스 영역(16)의 콘택홀을 충전하면서 상기 제2층간절연막(30)상에 형성된 커패시터의 하부전극(34a)으로 이루어진 구조를 포함하는 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 게이트 스페이서(20) 및 게이트 전극층(14), 그리고 상기 게이트 스페이서(20)와 게이트 스페이서(20) 사이의 상기 패드전극용 막질(23)은 패드전극(25a, 33a)을 형성한 후에도 제거되지 않는 것을 특징으로 하는 반도체장치.
제1항에 있어서, 커패시터의 하부전극(34a) 및 비트라인(28)이 콘택되는 소오스-드레인 영역(16,18) 이오으 상기 패드전극용 막질(23)은 불순물이 도핑되지 않는 것을 특징으로 하는 반도체장치.
반도체장치의 제조 방법에 있어서, 반도체기판(10)에 소자분리 영역(12)을 형성하여 활성영역과 비활성영역을 정의하는 공정과; 상기 소자분리 영역(12)을 포함하여 상기 반도체기판(10)상에 소정의 간격을 두고 게이트 전극층(14)을 형성하는 공정과; 상기 ㅈ기판(10)전면에 불순물 이온을 주입하고 확산하여 커패시터의 하부전극과 비트라인이 콘택되는 소오스-드레인 영역(16,18)을 형성하는 공정과; 상기 게이트 전극층(14)과 소오스-드레인 영역(16,18)상에 형성되는 콘택홀을 절연시키는 역할을 맡는 게이트 스페이서(20)을 상기 게이트 전극층(14)의 양측벽에 형성하는 공정과; 불순물이 도핑되지 않은 막질을 사용하여 상기 게이트 스페이서(20)와 게이트 스페이서(20)의 사이를 충전하면서 상기 게이트 전극층(14)상에 패드전극용 막질(23)을 형성하는 공정과; 비트라인이 콘택될 드레인 영역(18)의 상기 패드전극용 막질(23)상에 콘택홀(26)을 갖는 제1층간절연막(24)을 형성하는 공정과; 상기 콘택홀(26) 형성 공정에서 노출된 상기 드레인 영역(18)상의 상기 패드전극용 막질(23)을 도전층으로 변형시키기 위하여 상기 콘택홀(26)영역을 포함하여 상기 제1층간절연막(24)상에 불순물 이온(25)을 주입하는 공정과; 상기 제1층간절연막(24)상에 상기 드레인 영역(18)상의 콘택홀(26)을 충전하면서 형성된 비트라인(28)을 사이에 두고 제2층간절연막(30)을 형성하는 공정과; 상기 제2층간절연막(30), 비트라인(28), 그리고 제1층간절연막(24)을 순차적으로 식각하여 커패시터의 하부전극이 콘택되는 콘택홀(32)을 상기 소오스 영역(16)의패드전극용 막질(23)상에 형성하는 공정과; 상기 콘택홀(32) 형성 공정에서 노출된 상기 소오스 영역(16)상의 상기 패드전극용 막질(23)을 도전층으로 변형시키기 위하여 상기 소오스 영역(16)의 콘택홀을 포함하여 상기 제2층간절연막(30)상에 불순물 이온(33a)을 주입하는 공정과; 상기 소오스 영역(16)의 콘택홀(32)을 충전하면서 상기 제2층간절연막(30)상에 커패시터의 하부전극으로 형성되는 폴리실리콘막(34)을 형성하는 공정과; 상기 폴리실리콘막(34)을 식각하여 커패시터의 하부전극(34a)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.