KR970053895A - 씨모스(cmos) 소자의 구조 및 제조방법 - Google Patents

Abstract

본 발명은 CMOS 소자에 관한 것으로, NMOS와 PMOS의 격리 구조를 수직구조로 하여 집적도 및 소자의 신뢰성을 향상시키는데 적당한 CMOS 소자의 구조및 제조방법을 제공하기 위한 것이다.

이를 위한 본 발명의 CMOS 소자의 구조는 필드 산화막에 의해 활성영역이 정의된 제1도전형 반도체 기판과, 상기 제1조전형 반도체 기판의 소정부위에 상기 활성영역을 포함하여 형성되는 제1도전형 웰, 상기 활성영역상의 소정부위에 형성되는 제1게이트 전극과, 상기 제1도전형 반도체 기판상에 형성된 필드 산화막 상부에 형성되는 제2도전형 기판, 상기 제2도전형 기판상의 소정부위에 형성되는 제2게이트 전극을 포함하여 이루어지고, 또한 본 발명의 씨모스 소자의 제조방법은 웰 마스크를 이용한 이온주입을 실시하여 제1도전형 반도체 기판에 제1도전형 웰을 형성하는 공정과, 전면에 제1다결정 실리콘층을 형성한 후 이를 선택적으로 제거하여 제1게이트 전극을 형성하고, 상기 필드 산화막 상부의 제1다결정 실리콘층에 제2도전형 불순물을 도핑하는 공정과, 상기 전면에 제2다결정 실리콘층을 형성한 후 이를 선택적으로 제거하여 제2게이트 전극을 형성하는 공정과, 상기 제2게이트 전극을 마스크로 한 제1도전형 불순물 이온주입을 실시하여 제1도전형 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

씨모스(CMOS) 소자의 구조 및 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명 CMOS 소자의 구조단면도.

Claims (3)

1. 필드 산화막에 의해 활성영역이 정의된 제1도전형 반도체 기판과, 상기 제1조전형 반도체 기판의 소정부위에 상기 활성영역을 포함하여 형성되는 제1도전형 웰, 상기 활성영역상의 소정부위에 형성되는 제1게이트 전극과, 상기 제1도전형 반도체 기판상에 형성된 필드 산화막 상부에 형성되는 제2도전형 기판, 상기 제2도전형 기판상의 소정부위에 형성되는 제2게이트 전극을 포함하여 이루어짐을 특징으로 하는 CMOS 소자의 구조.
2. 웰 마스크를 이용한 이온주입을 실시하여 제1도전형 반도체 기판에 제1도전형 웰을 형성하는 공정과, 상기 제1도전형 반도체 기판을 활성영역과 필드영역으로 정의한 후 상기 필드 영역에 필드 산화막을 형성하는 공정과, 전면에 제1다결정 실리콘층을 형성한 후 이를 선택적으로 제거하여 제1게이트 전극을 형성하고, 상기 필드 산화막 상부의 제1다결정 실리콘층에 제2도전형 불순물을 도핑하는 공정과, 상기 전면에 제2다결정 실리콘층을 형성한 후 이를 선택적으로 제거하여 제2게이트 전극을 형성하는 공정과, 상기 제2게이트 전극을 마스크로 한 제1도전형 불순물 이온주입을 실시하여 제1도전형 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 CMOS 소자의 제조방법.
3. 제2항에 있어서, 상기 제2도전형 불순물이 도핑된 제1다결정 실리콘층은 제1도전형 MOS의 기판으로 사용함을 특징으로 하는 CMOS 소자의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.